JPS59186190A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS59186190A JPS59186190A JP58060884A JP6088483A JPS59186190A JP S59186190 A JPS59186190 A JP S59186190A JP 58060884 A JP58060884 A JP 58060884A JP 6088483 A JP6088483 A JP 6088483A JP S59186190 A JPS59186190 A JP S59186190A
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- Japan
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- gate
- circuit
- word line
- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、データ線をプリチージする回路形態のスタティック
型ＲＡＭ （ランダム・アクセス・メモリ）を具備する
ものに有効な技術に関するものである。
ば、データ線をプリチージする回路形態のスタティック
型ＲＡＭ （ランダム・アクセス・メモリ）を具備する
ものに有効な技術に関するものである。
メモリアレイのデータ線をプリチージする形態のスタテ
ィック型ＲＡＭにおいては、メモリセルを選択する時、
ブリチージＭＯＳ Ｆ ＥＴをオフ状態にする必要があ
る。なぜなら、プリチージＭ０５ＦＥＴとメモリセルの
伝送ゲートＭＯ５ＦＥＴ及びランチ形態の一対の駆動Ｍ
ＯＳ Ｆ ＥＴのうちオン状態の駆動ＭＯ３ＦＥＴとの
直列回路が構成され、そのコンダクタンス特性比に従っ
てオフ状態の駆動ＭＯ５ＦＥＴのゲート電位を上昇させ
、そのしきい値電圧に達すると、記憶情報を破壊させて
しまう虞があるからである。
ィック型ＲＡＭにおいては、メモリセルを選択する時、
ブリチージＭＯＳ Ｆ ＥＴをオフ状態にする必要があ
る。なぜなら、プリチージＭ０５ＦＥＴとメモリセルの
伝送ゲートＭＯ５ＦＥＴ及びランチ形態の一対の駆動Ｍ
ＯＳ Ｆ ＥＴのうちオン状態の駆動ＭＯ３ＦＥＴとの
直列回路が構成され、そのコンダクタンス特性比に従っ
てオフ状態の駆動ＭＯ５ＦＥＴのゲート電位を上昇させ
、そのしきい値電圧に達すると、記憶情報を破壊させて
しまう虞があるからである。
そこで、メモリアレイのプリチージ期間と、ワード線を
選択するアドレスデコーダの動作タイミングとが時間的
に重なることのないように遅延回路等を用いたパルス発
生回路によってタイミング制御を行うことが考えられる
。
選択するアドレスデコーダの動作タイミングとが時間的
に重なることのないように遅延回路等を用いたパルス発
生回路によってタイミング制御を行うことが考えられる
。
しかしながら、記憶容量の大きなメモリアレイにあって
は、多数のメモリアレイが１つのワード線に接続される
ので、その配線長が長くなりワード線駆動回路から離れ
る従ってメモリセルの選択タイミングが遅れてしまう。
は、多数のメモリアレイが１つのワード線に接続される
ので、その配線長が長くなりワード線駆動回路から離れ
る従ってメモリセルの選択タイミングが遅れてしまう。
しかも、通常ワード線はメモリセルの伝送ゲートＭＯ３
ＦＥＴのゲート電極と一体的に構成される導電性ポリシ
リコン層を用いているので、その配線抵抗値のバラツキ
が大きいので、」二記のタイミング制御が極めて難しい
ものとなる。
ＦＥＴのゲート電極と一体的に構成される導電性ポリシ
リコン層を用いているので、その配線抵抗値のバラツキ
が大きいので、」二記のタイミング制御が極めて難しい
ものとなる。
この発明の目的は、メモリアレイのプリチージ動作とワ
ード線選択動作とが重なることにより発生する誤動作を
防止したスタティック型ＲＡＭを具備する半導体集積回
路装置を櫂供することにある。
ード線選択動作とが重なることにより発生する誤動作を
防止したスタティック型ＲＡＭを具備する半導体集積回
路装置を櫂供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、スタティック型ＲＡＭにおけるワード線遠端
でのレベル判定を行うことにより、全ワード線の非選択
状態の検出出力によりメモリアレイのブリチージ動作を
開始するとともに、このプリチージ動作の終了を確認し
てワード線の選択信号を形成するアドレスデコーダを動
作状態にするという回路形態によって、上記誤動作の発
生を防止するという目的を達成するものである。
でのレベル判定を行うことにより、全ワード線の非選択
状態の検出出力によりメモリアレイのブリチージ動作を
開始するとともに、このプリチージ動作の終了を確認し
てワード線の選択信号を形成するアドレスデコーダを動
作状態にするという回路形態によって、上記誤動作の発
生を防止するという目的を達成するものである。
第１図には、特に制限されないが、１チツプのマイクロ
コンピュータに内蔵されるスタティック型ＲＡＭにこの
発明を適用した場合の一実施例の回路図が示されている
。特に制限されないが、同図のＲＡＭは、公知のＣＭＯ
３（相補型−金属一絶縁物一半導体）集積回路（ＩＣ）
技術によって１個のシリコン単結晶のような半導体基板
上にマイクロコンピュータを構成する他の回路とともに
形成される。
コンピュータに内蔵されるスタティック型ＲＡＭにこの
発明を適用した場合の一実施例の回路図が示されている
。特に制限されないが、同図のＲＡＭは、公知のＣＭＯ
３（相補型−金属一絶縁物一半導体）集積回路（ＩＣ）
技術によって１個のシリコン単結晶のような半導体基板
上にマイクロコンピュータを構成する他の回路とともに
形成される。
メモリセルＭＣは、その１つの具体的回路が代表として
示されており、ゲートとドレインが互いに交差結線され
たｎチャンネル型の記憶ＭＯ３ＦＥＴＱＩ、Ｑ２と、上
記ＭＯ３ＦＥＴＱＩ、Ｑ２のドレインと電源電圧ＶＯＯ
との間には、情報保持用のポリ（多結晶）シリコン層で
形成された高抵抗Ｒ１，Ｒ２が設けられている。そして
、上記ＭＯ３ＦＥＴＱＩ、Ｑ２の共通接続点と相補デー
タ線Ｄｏ、Ｄｏとの間にｎチャンネル型の伝送ゲー）Ｍ
Ｏ３ＦＥＴＱ３．Ｑ４が設けられいてる。他のメモリセ
ルＭＣも相互において同様な回路構成にされている。こ
れらのメモリセルは、マトリックス状に配置されている
。同じ行に配置されたメモリセルの伝送デー１〜型ＭＯ
３ＦＥＴＱ３．Ｑ４等のゲートは、それぞれ対応するワ
ード線Ｗ１及びＷ２に共通に接続され、同じ列に配置さ
れたメモリセルの入出力端子は、それぞれ対応する一対
の相補データ線（又はビット線）ＤＯ，Ｄｏ及びＤＩ、
ＤＩに接続される。
示されており、ゲートとドレインが互いに交差結線され
たｎチャンネル型の記憶ＭＯ３ＦＥＴＱＩ、Ｑ２と、上
記ＭＯ３ＦＥＴＱＩ、Ｑ２のドレインと電源電圧ＶＯＯ
との間には、情報保持用のポリ（多結晶）シリコン層で
形成された高抵抗Ｒ１，Ｒ２が設けられている。そして
、上記ＭＯ３ＦＥＴＱＩ、Ｑ２の共通接続点と相補デー
タ線Ｄｏ、Ｄｏとの間にｎチャンネル型の伝送ゲー）Ｍ
Ｏ３ＦＥＴＱ３．Ｑ４が設けられいてる。他のメモリセ
ルＭＣも相互において同様な回路構成にされている。こ
れらのメモリセルは、マトリックス状に配置されている
。同じ行に配置されたメモリセルの伝送デー１〜型ＭＯ
３ＦＥＴＱ３．Ｑ４等のゲートは、それぞれ対応するワ
ード線Ｗ１及びＷ２に共通に接続され、同じ列に配置さ
れたメモリセルの入出力端子は、それぞれ対応する一対
の相補データ線（又はビット線）ＤＯ，Ｄｏ及びＤＩ、
ＤＩに接続される。
上記メモリセルＭＣにおいて、それを低消費電力にさせ
るため、その抵抗Ｒ１は、ＭＯＳ Ｆ ＥＴＱｌがオフ
状態にされているときのＭＯＳ Ｆ ＥＴＱ２のゲート
電圧をしきい値電圧以上に維持させることができる程度
の高抵抗値にされる。同様に抵抗Ｒ２も高抵抗値にされ
る。言い換えると、上記抵抗Ｒ１は、ＭＯ３ＦＥＴＱＩ
のドレインリーク電流によってＭＯ５ＦＥＴＱ２のゲー
ト容量（図示しない）に蓄積されている情報電荷が放電
させられてしまうのを防ぐ程度の電流供給能力を持つよ
うにされる。
るため、その抵抗Ｒ１は、ＭＯＳ Ｆ ＥＴＱｌがオフ
状態にされているときのＭＯＳ Ｆ ＥＴＱ２のゲート
電圧をしきい値電圧以上に維持させることができる程度
の高抵抗値にされる。同様に抵抗Ｒ２も高抵抗値にされ
る。言い換えると、上記抵抗Ｒ１は、ＭＯ３ＦＥＴＱＩ
のドレインリーク電流によってＭＯ５ＦＥＴＱ２のゲー
ト容量（図示しない）に蓄積されている情報電荷が放電
させられてしまうのを防ぐ程度の電流供給能力を持つよ
うにされる。
この実施例に従うと、ＲＡＭがＣＭＯ３−ＩＣ技術によ
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはｎチャンネルＭＯ３ＦＥＴとポリシリコン抵抗
素子とから構成される。
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはｎチャンネルＭＯ３ＦＥＴとポリシリコン抵抗
素子とから構成される。
上記ポリシリコン抵抗素子に代えてｐチャンネルＭＯ３
ＦＥＴを用いる場合に比べ、メモリセル及びメモリアレ
イの大きさを小さくできる。すなわち、ポリシリコン抵
抗を用いた場合、駆動ＭＯ３ＦＥＴＱＩ又はＱ２のゲー
ト電極と一体的に形成できるとともに、それ自体のサイ
ズを小型化できる。そして、ｐチャンネルＭＯ３ＦＥＴ
を用いたときのように、駆動ＭＯ３ＦＥＴＱＩ、Ｑ２か
ら比較的大きな距離を持って離さなければならないこと
がないので無駄な空白部分が生じない。
ＦＥＴを用いる場合に比べ、メモリセル及びメモリアレ
イの大きさを小さくできる。すなわち、ポリシリコン抵
抗を用いた場合、駆動ＭＯ３ＦＥＴＱＩ又はＱ２のゲー
ト電極と一体的に形成できるとともに、それ自体のサイ
ズを小型化できる。そして、ｐチャンネルＭＯ３ＦＥＴ
を用いたときのように、駆動ＭＯ３ＦＥＴＱＩ、Ｑ２か
ら比較的大きな距離を持って離さなければならないこと
がないので無駄な空白部分が生じない。
同図において、ワード線Ｗ１は、ＸアドレスデコーダＸ
−ＤＣＲで形成された選択信号を受ける駆動回路として
のインバータＤＶによって選択すれる。他のワード線Ｗ
２についても同様である。
−ＤＣＲで形成された選択信号を受ける駆動回路として
のインバータＤＶによって選択すれる。他のワード線Ｗ
２についても同様である。
上記ＸアドレスデコーダＸ−ＤＣＲは、特に制限されな
いが、縦型ＲＯＭ、（リード・オンリー・メモリ）によ
って構成される。すなわち、同図の縦方向に走る入力線
と横方向に走る出力線との交点に○印で示した箇所にメ
モリセルとしてのエンハンスメント型ＭＯ３ＦＥＴが形
成され、■印のない箇所にはディプレッション型ＭＯ３
ＦＥＴが形成される。これらのメモリセルを構成するＭ
ＯＳＦＥＴは、ｎチャンネルＭＯ３ＦＥＴによって構成
される。このようなＭＯＳＦＥＴが横方向に直列形態に
接続され、その一端と電源電圧ＶＤＤとの間にプリチー
ジ手段としてのｐチャンネルＭＯ３ＦＥＴが接続され、
上記直列形態の他端と回路の接地電位との間にディスチ
ャージ手段としてのｎチャンネルＭＯ５ＦＥＴが接続さ
れている。そして、上記ブリチージＭＯ３ＦＥＴとの接
続端から出力信号（ワード線選択信号）を送出するもの
である。
いが、縦型ＲＯＭ、（リード・オンリー・メモリ）によ
って構成される。すなわち、同図の縦方向に走る入力線
と横方向に走る出力線との交点に○印で示した箇所にメ
モリセルとしてのエンハンスメント型ＭＯ３ＦＥＴが形
成され、■印のない箇所にはディプレッション型ＭＯ３
ＦＥＴが形成される。これらのメモリセルを構成するＭ
ＯＳＦＥＴは、ｎチャンネルＭＯ３ＦＥＴによって構成
される。このようなＭＯＳＦＥＴが横方向に直列形態に
接続され、その一端と電源電圧ＶＤＤとの間にプリチー
ジ手段としてのｐチャンネルＭＯ３ＦＥＴが接続され、
上記直列形態の他端と回路の接地電位との間にディスチ
ャージ手段としてのｎチャンネルＭＯ５ＦＥＴが接続さ
れている。そして、上記ブリチージＭＯ３ＦＥＴとの接
続端から出力信号（ワード線選択信号）を送出するもの
である。
このＸアドレスデコーダＸ−ＤＣＲには、アドレス信号
ｘｏ、 ｘｉと、インバータＩＶで反転されたアドレス
信号１０，７１との相補アドレス信号が供給される。
ｘｏ、 ｘｉと、インバータＩＶで反転されたアドレス
信号１０，７１との相補アドレス信号が供給される。
上記メモリアレイにおける一対のデータ線ＤＯ。
■０及びＤＩ、ＤＩは、それぞれデータ線選択のための
伝送ゲー）ＭＯ３ＦＥＴＱ９．ＱＩＯ及びＱｌｌ、Ｑ１
２から構成されたカラムスイッチ回路を介してコモンデ
ータ線ＣＤ、ＣＤに接続される。このコモンデータ線Ｃ
Ｄ、ＣＤには、読み出し回路ＤＯＢの入力端子と、書込
み回路ＤｒＢの出力端子が接続される（図示せず）。
伝送ゲー）ＭＯ３ＦＥＴＱ９．ＱＩＯ及びＱｌｌ、Ｑ１
２から構成されたカラムスイッチ回路を介してコモンデ
ータ線ＣＤ、ＣＤに接続される。このコモンデータ線Ｃ
Ｄ、ＣＤには、読み出し回路ＤＯＢの入力端子と、書込
み回路ＤｒＢの出力端子が接続される（図示せず）。
上記カラムスイッチ回路を構成するＭＯ３ＦＥＴＱ９．
ＱＩＯ及びＱｌｌ、Ｑ１２のゲートには、それぞれＹア
ドレスデコーダＹ−ＤＣＲから選択信号が供給される。
ＱＩＯ及びＱｌｌ、Ｑ１２のゲートには、それぞれＹア
ドレスデコーダＹ−ＤＣＲから選択信号が供給される。
このＹアドレスデコーダＹ−ＤＣＲは、上記同様な縦型
ＲＯＭによって構成され、上記同様に相補アドレス信号
ＶＯ，ｙｌ及びｉｏ。
ＲＯＭによって構成され、上記同様に相補アドレス信号
ＶＯ，ｙｌ及びｉｏ。
Ｖｌが供給されている。
この実施例では、メモリアレイのプリチージ動作とワー
ド線選択動作とが重なることにより発生する誤動作を防
止するため次の各回路によって動作タイミング信号が供
給される。
ド線選択動作とが重なることにより発生する誤動作を防
止するため次の各回路によって動作タイミング信号が供
給される。
ワード線駆動回路ＤＶに対して遠端側とされるワード線
信号は、アンド（ＡＮＤ）デー１−回路Ｇ１にそれぞれ
入力される。このゲート回路Ｇ１には、タイミング（プ
リチージ）信号φｐが印加されている。このゲート回路
Ｇ１の出力Ｃは、上記データ線のプリチージ用ｐチャン
ネルＭＯ５ＦＥＴＱ５〜Ｑ８のゲートに共通に印加され
る。特に制限されないが、上記ＭＯ３ＦＥＴＱ５〜Ｑ８
のゲート電極を共通接続する配線は、上記ワード線と異
なりアルミニュウム配線によって形成され、その一端か
ら上記ゲート回路Ｇ１で形成された出力Ｃが供給される
。
信号は、アンド（ＡＮＤ）デー１−回路Ｇ１にそれぞれ
入力される。このゲート回路Ｇ１には、タイミング（プ
リチージ）信号φｐが印加されている。このゲート回路
Ｇ１の出力Ｃは、上記データ線のプリチージ用ｐチャン
ネルＭＯ５ＦＥＴＱ５〜Ｑ８のゲートに共通に印加され
る。特に制限されないが、上記ＭＯ３ＦＥＴＱ５〜Ｑ８
のゲート電極を共通接続する配線は、上記ワード線と異
なりアルミニュウム配線によって形成され、その一端か
ら上記ゲート回路Ｇ１で形成された出力Ｃが供給される
。
また、上記プリチージＭＯ３ＦＥＴＱ５〜Ｑ８の共通化
されたゲート電極の他端の信号は、上記タイミング信号
φｐとともにオア（ＯＲ）ゲート回路Ｇ２に入力される
。特に制限されないが、この場合にも、上記タイミング
信号φｐをゲート回路Ｇ２に供給する配線は、アルミニ
ュウム配線によって形成される。
されたゲート電極の他端の信号は、上記タイミング信号
φｐとともにオア（ＯＲ）ゲート回路Ｇ２に入力される
。特に制限されないが、この場合にも、上記タイミング
信号φｐをゲート回路Ｇ２に供給する配線は、アルミニ
ュウム配線によって形成される。
上記ゲート回路Ｇ２の出力信号Ａは、上記アドレスデコ
ーダＸ−ＤＣＲ，Ｙ−ＤＣＲのプリチージ及びディスチ
ャージＭＯ３ＦＥＴのゲートに共通に供給される。
ーダＸ−ＤＣＲ，Ｙ−ＤＣＲのプリチージ及びディスチ
ャージＭＯ３ＦＥＴのゲートに共通に供給される。
次にこの実施例回路の動作を第２図のタイミング図に従
って説明する。
って説明する。
同図においては、ハイレベルを論理“０″とし、ロウレ
ベルを論理“１”とする負論理により構成される。
ベルを論理“１”とする負論理により構成される。
タイミング信号φｐがロウレベルのとき、ゲート回路Ｇ
２の出力信号Ａもロウレベルとなり、アドレスデコーダ
Ｘ−ＤＣＲ及びＹ−ＤＣＲのプリチージＭＯ３Ｆ：ＩＥ
Ｔがオン状態となり、その全出力をハイレベルとするの
で、ワード線駆動回路ＤＶを通した全ワード線がロウレ
ベルになり、メモリセルの伝送ゲー）ＭＯＳＦＥＴをオ
フ状態とする非選択状態となる。したがって、デー１−
回路Ｇ１の出力信号Ｃもロウレベルになる。
２の出力信号Ａもロウレベルとなり、アドレスデコーダ
Ｘ−ＤＣＲ及びＹ−ＤＣＲのプリチージＭＯ３Ｆ：ＩＥ
Ｔがオン状態となり、その全出力をハイレベルとするの
で、ワード線駆動回路ＤＶを通した全ワード線がロウレ
ベルになり、メモリセルの伝送ゲー）ＭＯＳＦＥＴをオ
フ状態とする非選択状態となる。したがって、デー１−
回路Ｇ１の出力信号Ｃもロウレベルになる。
この状態では、上記信号Ｃのロウレベルによりデータ線
のプリチージＭＯ５ＦＥＴＱ５〜Ｑ８がオン状態となり
、データ線のプリチージを行うものである。すなわち、
アドレスデコーダＸ−ＤＣＲ及びＹ−ＤＣＲと、メモリ
アレイとがブリチージを行う非動作状態となるものであ
る。
のプリチージＭＯ５ＦＥＴＱ５〜Ｑ８がオン状態となり
、データ線のプリチージを行うものである。すなわち、
アドレスデコーダＸ−ＤＣＲ及びＹ−ＤＣＲと、メモリ
アレイとがブリチージを行う非動作状態となるものであ
る。
次に、上記タイミング信号φｐがハイレベル（論理“０
”）に変化する時、まずゲート回路Ｇ１がそのハイレベ
ル（論理“０°）によりハイレベルに変化して、データ
線のプリ千−ジＭ ＯＳ Ｆ ＩＥＴＱ５〜Ｑ８をオフ
状態にする。これらのＭＯ５ＦＥＴＱ５〜Ｑ８のうち、
最もゲーｉ・回路Ｇ１がら離れて設けられたＭＯ３Ｆ１
７Ｔがオフ状態となった時、ゲート回路Ｇ２への信号Ｃ
がハイレー・ルに変化するのを待って、デー１〜回１ｍ
Ｇ２の出力信！ Ａ カハイレベルに変化する。この信
号Ａのハイレベルにより、アドレスデコーダＸ−ＤＣＲ
，Ｙ−ＤＣＲのプリチージＭＯ３ＦＥＴがオフ状態とな
り、ディスチャージＭ ＯＳ Ｆ Ｅ Ｔがオン状態と
なって、１つのワード線選択信号と１つのデータ線選択
信号を形成する。例えば、ＸアドレスデコーダＸ−ＤＣ
Ｒにおいて、ワード線Ｗ１を選択す１す る場合には、第１行目の出力線のみがディスチャージさ
れてロウレベルとなり他はハイレベルのままに留まるの
で、ワード線Ｗ１だけがハイレベルに変化して、このワ
ード線に結合されたメモリセルを選択状態とする。この
選択動作に要する時間遅れをもって、遠端の信号Ｂがハ
イレベルに変化する。
”）に変化する時、まずゲート回路Ｇ１がそのハイレベ
ル（論理“０°）によりハイレベルに変化して、データ
線のプリ千−ジＭ ＯＳ Ｆ ＩＥＴＱ５〜Ｑ８をオフ
状態にする。これらのＭＯ５ＦＥＴＱ５〜Ｑ８のうち、
最もゲーｉ・回路Ｇ１がら離れて設けられたＭＯ３Ｆ１
７Ｔがオフ状態となった時、ゲート回路Ｇ２への信号Ｃ
がハイレー・ルに変化するのを待って、デー１〜回１ｍ
Ｇ２の出力信！ Ａ カハイレベルに変化する。この信
号Ａのハイレベルにより、アドレスデコーダＸ−ＤＣＲ
，Ｙ−ＤＣＲのプリチージＭＯ３ＦＥＴがオフ状態とな
り、ディスチャージＭ ＯＳ Ｆ Ｅ Ｔがオン状態と
なって、１つのワード線選択信号と１つのデータ線選択
信号を形成する。例えば、ＸアドレスデコーダＸ−ＤＣ
Ｒにおいて、ワード線Ｗ１を選択す１す る場合には、第１行目の出力線のみがディスチャージさ
れてロウレベルとなり他はハイレベルのままに留まるの
で、ワード線Ｗ１だけがハイレベルに変化して、このワ
ード線に結合されたメモリセルを選択状態とする。この
選択動作に要する時間遅れをもって、遠端の信号Ｂがハ
イレベルに変化する。
なお、上記ＹアドレスデコーダＹ−ＤＣＲにより、一対
のカラムスイッチＭＯ３ＦＥＴがオン状態となり、一対
の相補データ線を共通データ線に接続する。書込み動作
ならば、共通データ線に書込み信号が供給されているの
で、１つのメモリセルにはその情報が記憶されるものと
なる。読み出し動作ならば、共通データ線に得られた１
つのメモリセルからの記憶情報が増幅して送出されるも
のとなる。
のカラムスイッチＭＯ３ＦＥＴがオン状態となり、一対
の相補データ線を共通データ線に接続する。書込み動作
ならば、共通データ線に書込み信号が供給されているの
で、１つのメモリセルにはその情報が記憶されるものと
なる。読み出し動作ならば、共通データ線に得られた１
つのメモリセルからの記憶情報が増幅して送出されるも
のとなる。
次に、上記タイミング信号φｐがロウレベルに変化する
と、まず無条件にゲート回路Ｇ２の出力信号Ａがロウレ
ベルに変化する。これにより、アドレスデコーダＸ−Ｄ
ＣＲ，Ｙ−ＤＣＲのブリチ２ 一ジＭＯ３ＦＥＴをオン状態とし全ワード線を非選択状
態とする。これにより、上記ワード線ｗ１の遠端の信号
Ｂも遅れてロウレベルに変化する。
と、まず無条件にゲート回路Ｇ２の出力信号Ａがロウレ
ベルに変化する。これにより、アドレスデコーダＸ−Ｄ
ＣＲ，Ｙ−ＤＣＲのブリチ２ 一ジＭＯ３ＦＥＴをオン状態とし全ワード線を非選択状
態とする。これにより、上記ワード線ｗ１の遠端の信号
Ｂも遅れてロウレベルに変化する。
この信号Ｂのロウレベルにより、ゲート回路Ｇ１の全入
力信号が初めてロウレベル（論理“１”）になるので、
その出力信号Ｃがロウレベルに変化して、データ線のプ
リチージＭＯ３ＦＥＴＱ５〜Ｑ８をオン状態にするもの
である。
力信号が初めてロウレベル（論理“１”）になるので、
その出力信号Ｃがロウレベルに変化して、データ線のプ
リチージＭＯ３ＦＥＴＱ５〜Ｑ８をオン状態にするもの
である。
以下同様な動作の繰り返しによって、書込み又は読み出
し動作が行われる。
し動作が行われる。
（効 果〕
（１）この実施例では、第２図のタイミング図から明ら
かなように、ワード線を選択状態とする時には、データ
線のプリチージＭ ＯＳ Ｆ ＥＴのうち最も遅くオフ
状態とする信号Ｃのロウレベルを待って、信号Ａをハイ
レベルとして、その選択信号を形成するという作用によ
って、メモリセルの伝送ゲートＭＯ３ＦＥＴとデータ線
のプリチージＭＯ３ＦＥＴとが同時にオン状態となるこ
とが無く、前述のような誤動作を発生させないという効
果が得られる。
かなように、ワード線を選択状態とする時には、データ
線のプリチージＭ ＯＳ Ｆ ＥＴのうち最も遅くオフ
状態とする信号Ｃのロウレベルを待って、信号Ａをハイ
レベルとして、その選択信号を形成するという作用によ
って、メモリセルの伝送ゲートＭＯ３ＦＥＴとデータ線
のプリチージＭＯ３ＦＥＴとが同時にオン状態となるこ
とが無く、前述のような誤動作を発生させないという効
果が得られる。
（２）また、データ線のプリチージＭＯ３ＦＥＴをオン
状態とする時には、ワード線に結合されたメモリセルの
うち最も遅く非選択状態となるメモリセル遠端のロウレ
ベルを待って、そのプリチージ信％Ｃｔ−ロウレベルと
するという作用によって、メモリセルの伝送ゲー１〜Ｍ
Ｏ３ＦＥＴとデータ線のブリチージＭＯ３ＦＥＴとが同
時にオン状態となることが無く、前述のような誤動作を
発生させないという効果が得られる。
状態とする時には、ワード線に結合されたメモリセルの
うち最も遅く非選択状態となるメモリセル遠端のロウレ
ベルを待って、そのプリチージ信％Ｃｔ−ロウレベルと
するという作用によって、メモリセルの伝送ゲー１〜Ｍ
Ｏ３ＦＥＴとデータ線のブリチージＭＯ３ＦＥＴとが同
時にオン状態となることが無く、前述のような誤動作を
発生させないという効果が得られる。
（３）上記（１）及び（２）において、各動作を規定す
る信号は、入力側に対して最も遠端側の信号レベルを用
いているので、信号伝播遅延時間のバラツキに従って変
動し、最適タイミングにより各動作を規定するという作
用によって、無駄な時間マージンを設定する必要がない
から、高速動作化を達成できるという効果が得られる。
る信号は、入力側に対して最も遠端側の信号レベルを用
いているので、信号伝播遅延時間のバラツキに従って変
動し、最適タイミングにより各動作を規定するという作
用によって、無駄な時間マージンを設定する必要がない
から、高速動作化を達成できるという効果が得られる。
（４）各信号レベルを上述のようにシュミレーションす
るという作用によって、遅延回路を用いる場合のような
メモリ容量に合わせた時間設定を伴う回路設計が不用と
なるという効果が得られる。
るという作用によって、遅延回路を用いる場合のような
メモリ容量に合わせた時間設定を伴う回路設計が不用と
なるという効果が得られる。
（５）上記（４）によって、電源電圧、温度変化等の影
響を受けることなく、動作マージンの拡大を図ることが
できるという効果が得られる。
響を受けることなく、動作マージンの拡大を図ることが
できるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることばいうまでもない。たとえば、上記ゲート
回路Ｇｌ、Ｇ２の論理構成は、ハイレベルをｉｉ＊理“
１”とする正論理を採る場合には、ナンド（ＮＡＮＤ）
、ノア（ＮＯＲ）ゲート等を用いるものとすればよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることばいうまでもない。たとえば、上記ゲート
回路Ｇｌ、Ｇ２の論理構成は、ハイレベルをｉｉ＊理“
１”とする正論理を採る場合には、ナンド（ＮＡＮＤ）
、ノア（ＮＯＲ）ゲート等を用いるものとすればよい。
また、アドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲは、ノ
アゲート回路等を利用するものであってもよい。メモリ
セルは、ＣＭＯ３＋￥２１路により構成されるフリップ
フロップ回路を用いるものであってもよい。
アゲート回路等を利用するものであってもよい。メモリ
セルは、ＣＭＯ３＋￥２１路により構成されるフリップ
フロップ回路を用いるものであってもよい。
以−ヒの説明では主として本発明者によってなされた発
明をその背景となった利用分野である半導５ 体集積回路装置に適用した場合について説明しかが、そ
れに限定されるものでなく、例えば、上記実施例のスタ
ティック型ＲＡＭは、１個の半導体メモリにも同様に適
用することができる。
明をその背景となった利用分野である半導５ 体集積回路装置に適用した場合について説明しかが、そ
れに限定されるものでなく、例えば、上記実施例のスタ
ティック型ＲＡＭは、１個の半導体メモリにも同様に適
用することができる。
第１図は、この発明の一実施例を示す回路図、第２図は
、その動作を説明するためのタイミング図である。 Ｘ−ＡＤＢ−−Ｘ７トルスバ７７ ア、Ｙ−ＡＤＢ・・
Ｙアドレスバッファ、ｘ−ＤｃＲ・・Ｘアドレスデコー
ダ、Ｙ−ＤＣＲ・・Ｙアドレスデコーダ、ＭＣ・・メモ
リセル、 ６ 第 １ 図 第 ２ 図
、その動作を説明するためのタイミング図である。 Ｘ−ＡＤＢ−−Ｘ７トルスバ７７ ア、Ｙ−ＡＤＢ・・
Ｙアドレスバッファ、ｘ−ＤｃＲ・・Ｘアドレスデコー
ダ、Ｙ−ＤＣＲ・・Ｙアドレスデコーダ、ＭＣ・・メモ
リセル、 ６ 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、ワード線駆動回路に対してメモリアレイにおける遠
端側のワード線レベルを受け、全ワード線の非選択状態
を検出する論理ゲート回路と、メモリアレイにおけるデ
ータ線をプリチージするプリチージＭＯ３ＦＥＴの共通
ゲートの一端から上記論理ゲート回路の非選択検出信号
によって開くゲート回路を通したプリチージ信号を供給
するブリチージ回路と、このブリチージＭＯＳ Ｆ Ｅ
Ｔの共通ゲートの他端の信号によって制御されるゲート
回路を通した上記プリチージ信号を受けて上記プリチー
ジＭＯ３ＦＥＴと相補的に動作状態とされ、上記ワード
線選択信号を形成するアドレスデコーダ回路とを含むス
タティック型ＲＡＭを具備することを特徴とする半導体
集積回路装置。 ２、上記ワード線は、メモリセルの伝送ゲートＭＯ３Ｆ
ＥＴのゲート電極と一体的に構成された導電性ポリシリ
コンを含む配線手段によって形成されるものであること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。 ３、上記プリチージ回路は、上記ワード線遠端のの非選
択状態を検出する論理ゲート回路を利用して、その１つ
の入力に上記プリチージ信号を供給することにより構成
されるものであることを特徴とする特許請求の範囲第１
又第２項記載の半導体・集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060884A JPS59186190A (ja) | 1983-04-08 | 1983-04-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060884A JPS59186190A (ja) | 1983-04-08 | 1983-04-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59186190A true JPS59186190A (ja) | 1984-10-22 |
Family
ID=13155238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58060884A Pending JPS59186190A (ja) | 1983-04-08 | 1983-04-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186190A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08180682A (ja) * | 1994-12-21 | 1996-07-12 | Nec Corp | 半導体記憶装置 |
| US5886941A (en) * | 1996-08-20 | 1999-03-23 | Oki Electric Industry Co., Ltd. | Address decoder and address decoding method |
-
1983
- 1983-04-08 JP JP58060884A patent/JPS59186190A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08180682A (ja) * | 1994-12-21 | 1996-07-12 | Nec Corp | 半導体記憶装置 |
| US5886941A (en) * | 1996-08-20 | 1999-03-23 | Oki Electric Industry Co., Ltd. | Address decoder and address decoding method |
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