JPH0973779A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Abstract
(57)【要約】
【課題】 センスアンプ回路の入力信号線の電位が出力
バッファ回路のしきい値を越えるまでに要する時間が長
いため、メモリの読み出し速度が遅い。 【解決手段】 選択されたビット線の電位を所定電位ま
でプリチャージし、その後に、選択されたビット線の電
位を上記所定電位をしきい値として判定するようにした
半導体メモリ装置。
バッファ回路のしきい値を越えるまでに要する時間が長
いため、メモリの読み出し速度が遅い。 【解決手段】 選択されたビット線の電位を所定電位ま
でプリチャージし、その後に、選択されたビット線の電
位を上記所定電位をしきい値として判定するようにした
半導体メモリ装置。
Description
【０００１】
【発明の属する技術分野】この発明は、読み出し速度を
高速化した半導体メモリ装置に関するものである。
高速化した半導体メモリ装置に関するものである。
【０００２】
【従来の技術】図４は従来のメモリ装置の構成例を示す
回路図であり、図において、４５はセンスアンプ回路、
４６はセレクタ回路、４７はメモリセルブロック、４８
はビット線接地回路である。センスアンプ回路４５にお
いて、ＭＰ１はＰチャネルトランジスタ、４４は３ステ
ートバッファ、３２は読み出し時に”Ｌ”となるメモリ
読み出し信号線、３４はセンスアンプ回路４５の入力信
号線、３８はセンスアンプ出力線である。セレクタ回路
４６において、ＭＮ５及びＭＮ６はそれぞれ、セレクタ
信号線３９及び４０が”Ｈ”のときオンとなってビット
線３６及び３７とセンスアンプ回路４５とを接続するト
ランジスタである。メモリセルブロック４７において、
３６及び３７はビット線、４１〜４３はメモリ装置に入
力されるアドレスにより適宜選択され、選択時に”
Ｈ”、非選択時に”Ｌ”となるワード線、ＭＮ７〜ＭＮ
１２は蓄積情報が”１”のときは高しきい値、”０”の
ときは低しきい値のＮチャネルメモリトランジスタ（以
下メモリトランジスタという）、Ｃ１及びＣ２は各メモ
リトランジスタのドレインやビット線の配線などの寄生
容量である。ビット線接地回路４８において、ＭＮ１３
及びＭＮ１４はそれぞれ、メモリ読み出し信号線３２
が”Ｈ”のときビット線３６及び３７を接地して”Ｌ”
レベルに固定し、メモリ読み出し信号線３２が”Ｌ”の
ときはビット線を接地電位から切り離すＮチャネルトラ
ンジスタである。
回路図であり、図において、４５はセンスアンプ回路、
４６はセレクタ回路、４７はメモリセルブロック、４８
はビット線接地回路である。センスアンプ回路４５にお
いて、ＭＰ１はＰチャネルトランジスタ、４４は３ステ
ートバッファ、３２は読み出し時に”Ｌ”となるメモリ
読み出し信号線、３４はセンスアンプ回路４５の入力信
号線、３８はセンスアンプ出力線である。セレクタ回路
４６において、ＭＮ５及びＭＮ６はそれぞれ、セレクタ
信号線３９及び４０が”Ｈ”のときオンとなってビット
線３６及び３７とセンスアンプ回路４５とを接続するト
ランジスタである。メモリセルブロック４７において、
３６及び３７はビット線、４１〜４３はメモリ装置に入
力されるアドレスにより適宜選択され、選択時に”
Ｈ”、非選択時に”Ｌ”となるワード線、ＭＮ７〜ＭＮ
１２は蓄積情報が”１”のときは高しきい値、”０”の
ときは低しきい値のＮチャネルメモリトランジスタ（以
下メモリトランジスタという）、Ｃ１及びＣ２は各メモ
リトランジスタのドレインやビット線の配線などの寄生
容量である。ビット線接地回路４８において、ＭＮ１３
及びＭＮ１４はそれぞれ、メモリ読み出し信号線３２
が”Ｈ”のときビット線３６及び３７を接地して”Ｌ”
レベルに固定し、メモリ読み出し信号線３２が”Ｌ”の
ときはビット線を接地電位から切り離すＮチャネルトラ
ンジスタである。
【０００３】次に動作について説明する。図５は図４の
しきい値の低いメモリトランジスタＭＮ８からデータを
読み出した場合のメモリ装置の各部の電圧波形を示すタ
イムチャートであり、図６は図４のしきい値の高いメモ
リトランジスタＭＮ１１からデータを読み出した場合の
メモリ装置の各部の電圧波形を示すタイムチャートであ
る。図５及び図６において、（１）はメモリ装置に入力
される基準クロック３０、（２）は基準クロック３０を
２分周した分周クロック３１、（３）はアドレスの電
位、（４）はメモリ読み出し信号線３２の電位、（５）
は図５においてはワード線４２及びセレクタ信号線３９
の電位、図６においてはワード線４２及びセレクタ信号
線４０の電位、（６）はセンスアンプ回路４５の入力信
号線３４の電位、（７）は図５においてはビット線３６
の電位、図６においてはビット線３７の電位、（８）は
センスアンプ回路４５の出力線３８の電位を示す。
しきい値の低いメモリトランジスタＭＮ８からデータを
読み出した場合のメモリ装置の各部の電圧波形を示すタ
イムチャートであり、図６は図４のしきい値の高いメモ
リトランジスタＭＮ１１からデータを読み出した場合の
メモリ装置の各部の電圧波形を示すタイムチャートであ
る。図５及び図６において、（１）はメモリ装置に入力
される基準クロック３０、（２）は基準クロック３０を
２分周した分周クロック３１、（３）はアドレスの電
位、（４）はメモリ読み出し信号線３２の電位、（５）
は図５においてはワード線４２及びセレクタ信号線３９
の電位、図６においてはワード線４２及びセレクタ信号
線４０の電位、（６）はセンスアンプ回路４５の入力信
号線３４の電位、（７）は図５においてはビット線３６
の電位、図６においてはビット線３７の電位、（８）は
センスアンプ回路４５の出力線３８の電位を示す。
【０００４】メモリ装置に入力されるアドレスは、分周
クロック３１の立ち上がりにより確定するものとする。
また、メモリ読み出し信号線３２の電位は、分周クロッ
ク３１の”Ｌ”期間に”Ｌ”となるものとする。分周ク
ロック３１が”Ｈ”になると、アドレスの入力が確定
し、アドレスのデコードによりセレクタ信号線３９又は
４０が選択されて”Ｈ”となる。同時に、ワード線４
１、４２又は４３のうち１本が選択されて”Ｈ”とな
る。このワード線の選択により、読み出しを行うメモリ
トランジスタが選択される。前述のように、選択された
メモリトランジスタのしきい値が低ければ、ビット線の
電位は”Ｌ”となり、しきい値が高ければ。ビット線の
電位はフローティングとなる。
クロック３１の立ち上がりにより確定するものとする。
また、メモリ読み出し信号線３２の電位は、分周クロッ
ク３１の”Ｌ”期間に”Ｌ”となるものとする。分周ク
ロック３１が”Ｈ”になると、アドレスの入力が確定
し、アドレスのデコードによりセレクタ信号線３９又は
４０が選択されて”Ｈ”となる。同時に、ワード線４
１、４２又は４３のうち１本が選択されて”Ｈ”とな
る。このワード線の選択により、読み出しを行うメモリ
トランジスタが選択される。前述のように、選択された
メモリトランジスタのしきい値が低ければ、ビット線の
電位は”Ｌ”となり、しきい値が高ければ。ビット線の
電位はフローティングとなる。
【０００５】しきい値の低いメモリトランジスタＭＮ８
に蓄積されているデータの読み出し動作を図４及び図５
により次に説明する。まず、分周クロック３１が”Ｈ”
になると、メモリ読み出し信号線３２の電位は”Ｈ”に
なり、ビット線接地回路４８のトランジスタＭＮ１３及
びＭＮ１４がオンになる。したがって、ビット線３６と
３７の電位は”Ｌ”になる。メモリ装置に入力されるア
ドレスのデコードにより分周クロック３１の立ち上がり
からアドレス遅延時間４９及びワード線セレクタ信号遅
延時間５０の後にワード線４２が選択され、これに接続
されたメモリトランジスタＭＮ８とＭＮ１１のゲート
が”Ｈ”になる。この結果、メモリトランジスタＭＮ８
はしきい値が低いためオンになり、メモリトランジスタ
ＭＮ１１はしきい値が高いためオフになる。また、同じ
くアドレスのデコードによりセレクタ信号線３９が選択
されて”Ｈ”となり、それによりビット線３６がセンス
アンプ回路４５の入力信号線３４に接続される。このと
き、センスアンプ回路４５においては、メモリ読み出し
信号線３２の電位が”Ｈ”のため、Ｐチャネルトランジ
スタＭＰ１がオフであり、したがってセンスアンプ回路
４５の入力信号線３４の電位はビット線３６の電位すな
わち”Ｌ”になる。
に蓄積されているデータの読み出し動作を図４及び図５
により次に説明する。まず、分周クロック３１が”Ｈ”
になると、メモリ読み出し信号線３２の電位は”Ｈ”に
なり、ビット線接地回路４８のトランジスタＭＮ１３及
びＭＮ１４がオンになる。したがって、ビット線３６と
３７の電位は”Ｌ”になる。メモリ装置に入力されるア
ドレスのデコードにより分周クロック３１の立ち上がり
からアドレス遅延時間４９及びワード線セレクタ信号遅
延時間５０の後にワード線４２が選択され、これに接続
されたメモリトランジスタＭＮ８とＭＮ１１のゲート
が”Ｈ”になる。この結果、メモリトランジスタＭＮ８
はしきい値が低いためオンになり、メモリトランジスタ
ＭＮ１１はしきい値が高いためオフになる。また、同じ
くアドレスのデコードによりセレクタ信号線３９が選択
されて”Ｈ”となり、それによりビット線３６がセンス
アンプ回路４５の入力信号線３４に接続される。このと
き、センスアンプ回路４５においては、メモリ読み出し
信号線３２の電位が”Ｈ”のため、Ｐチャネルトランジ
スタＭＰ１がオフであり、したがってセンスアンプ回路
４５の入力信号線３４の電位はビット線３６の電位すな
わち”Ｌ”になる。
【０００６】次に分周クロック３１が”Ｌ”になると、
メモリ読み出し信号線３２が”Ｌ”になるので、ビット
線接地回路４８内のトランジスタＭＮ１３及びＭＮ１４
がオフになり、それによりビット線３６及び３７の電位
はメモリトランジスタＭＮ８及びＭＮ１１の状態により
決まろうとするとともに、センスアンプ回路４５内のＰ
チャネルトランジスタＭＰ１がオンになってセンスアン
プ回路４５の入力信号線３４の電位が上昇する。一方、
この時ワード線４２及びセレクタ信号線３９により選択
されているしきい値の低いメモリトランジスタＭＮ８が
オンになっているので、ビット線３６は接地電位になろ
うとし、ビット線３６に接続されている入力信号線３４
の電位は、ＰチャネルトランジスタＭＰ１の駆動能力と
メモリトランジスタＭＮ８の駆動能力と寄生容量Ｃ１の
放電容量とで決まる１／２Ｖｃｃ（３ステートバッファ
４４のしきい値）以下の電位に制限され、この結果セン
スアンプ出力線３８には”０”が読み出される。
メモリ読み出し信号線３２が”Ｌ”になるので、ビット
線接地回路４８内のトランジスタＭＮ１３及びＭＮ１４
がオフになり、それによりビット線３６及び３７の電位
はメモリトランジスタＭＮ８及びＭＮ１１の状態により
決まろうとするとともに、センスアンプ回路４５内のＰ
チャネルトランジスタＭＰ１がオンになってセンスアン
プ回路４５の入力信号線３４の電位が上昇する。一方、
この時ワード線４２及びセレクタ信号線３９により選択
されているしきい値の低いメモリトランジスタＭＮ８が
オンになっているので、ビット線３６は接地電位になろ
うとし、ビット線３６に接続されている入力信号線３４
の電位は、ＰチャネルトランジスタＭＰ１の駆動能力と
メモリトランジスタＭＮ８の駆動能力と寄生容量Ｃ１の
放電容量とで決まる１／２Ｖｃｃ（３ステートバッファ
４４のしきい値）以下の電位に制限され、この結果セン
スアンプ出力線３８には”０”が読み出される。
【０００７】次に、しきい値の高いメモリトランジスタ
ＭＮ１１に蓄積されているデータの読み出し動作を図４
及び図６により説明する。分周クロック３１が”Ｈ”に
なってから”Ｌ”になるまでは、セレクタ信号４０が”
Ｈ”になってビット線３７がセンスアンプ回路４５の入
力信号線３４に接続されることを除き、図５の場合と同
様である。
ＭＮ１１に蓄積されているデータの読み出し動作を図４
及び図６により説明する。分周クロック３１が”Ｈ”に
なってから”Ｌ”になるまでは、セレクタ信号４０が”
Ｈ”になってビット線３７がセンスアンプ回路４５の入
力信号線３４に接続されることを除き、図５の場合と同
様である。
【０００８】分周クロック３１が”Ｈ”から”Ｌ”にな
ると、図５の場合と同様に、センスアンプ回路４５の入
力信号線３４の電位が上昇するが、この時ワード線４２
及びセレクタ信号線４０により選択されている、しきい
値の高いメモリトランジスタＭＮ８がオフになっている
のでビット線３７はフローディング状態となる。この結
果、ビット線３７に接続されている入力信号線３４の電
位は、”Ｌ”レベルからオンとなっているＰチャネルト
ランジスタＭＰ１をを通じて電源電圧Ｖｃｃにまで上昇
し、３ステートバッファ４４の出力からは過渡的に”
０”が読み出された後に正しいデータ”１”が読み出さ
れる。
ると、図５の場合と同様に、センスアンプ回路４５の入
力信号線３４の電位が上昇するが、この時ワード線４２
及びセレクタ信号線４０により選択されている、しきい
値の高いメモリトランジスタＭＮ８がオフになっている
のでビット線３７はフローディング状態となる。この結
果、ビット線３７に接続されている入力信号線３４の電
位は、”Ｌ”レベルからオンとなっているＰチャネルト
ランジスタＭＰ１をを通じて電源電圧Ｖｃｃにまで上昇
し、３ステートバッファ４４の出力からは過渡的に”
０”が読み出された後に正しいデータ”１”が読み出さ
れる。
【０００９】このように、しきい値が低いメモリトラン
ジスタと高いメモリトランジスタで情報を保存し、アド
レス入力とメモリ読み出し信号を入力することにより、
ワード線、セレクタ信号が選択され、適宜指定されたメ
モリトランジスタの情報を、センスアンプ回路でセンス
して出力信号として読み出す。以上の一連のメモリ読み
出し動作において、基準クロック３０を分周して分周ク
ロック３１を発生すること、メモリ読み出し信号３２の
出力、アドレスのデコードによるワード線の選択、アド
レスのデコードによるセレクタ信号の出力等はメモリ装
置の図示しない制御回路により行われる。
ジスタと高いメモリトランジスタで情報を保存し、アド
レス入力とメモリ読み出し信号を入力することにより、
ワード線、セレクタ信号が選択され、適宜指定されたメ
モリトランジスタの情報を、センスアンプ回路でセンス
して出力信号として読み出す。以上の一連のメモリ読み
出し動作において、基準クロック３０を分周して分周ク
ロック３１を発生すること、メモリ読み出し信号３２の
出力、アドレスのデコードによるワード線の選択、アド
レスのデコードによるセレクタ信号の出力等はメモリ装
置の図示しない制御回路により行われる。
【００１０】
【発明が解決しようとする課題】従来の半導体メモリ装
置は以上のように構成されているので、センスアンプ回
路４５の入力信号線３４の電位はメモリ読み出し信号線
３２が”Ｈ”の期間は”Ｌ”に固定されている。このた
め、”１”の読み出し時に、メモリ読み出し信号線３２
が”Ｈ”から”Ｌ”に反転してから入力信号線３４の電
位が３ステートバッファ４４のしきい値である１／２Ｖ
ｃｃを越えるまでに所定電位到達時間５１を要し、この
所定電位到達時間５１が長いためにメモリの読み出しス
ピードが遅いという課題があった。
置は以上のように構成されているので、センスアンプ回
路４５の入力信号線３４の電位はメモリ読み出し信号線
３２が”Ｈ”の期間は”Ｌ”に固定されている。このた
め、”１”の読み出し時に、メモリ読み出し信号線３２
が”Ｈ”から”Ｌ”に反転してから入力信号線３４の電
位が３ステートバッファ４４のしきい値である１／２Ｖ
ｃｃを越えるまでに所定電位到達時間５１を要し、この
所定電位到達時間５１が長いためにメモリの読み出しス
ピードが遅いという課題があった。
【００１１】一方、メモリ装置のメモリ容量を増やす場
合は、一般にビット線に接続されるメモリトランジスタ
と、アドレスをデコードしたワード線を増やしてメモリ
容量を増やすが、ビット線につながるメモリトランジス
タを増やせば、図４のＣ１、Ｃ２で示す寄生容量が増加
し、入力信号線３４の所定電位到達時間５１が長くなる
ので、メモリ読み出しスピードが遅くなり、一つのビッ
ト線に接続できるメモリトランジスタには制限がある。
したがって、メモリ容量を増やすには、更に別のセンス
アンプ回路やセレクタ回路、ビット線接地回路を設ける
必要があり、レイアウト面積を大きくするという課題が
あった。
合は、一般にビット線に接続されるメモリトランジスタ
と、アドレスをデコードしたワード線を増やしてメモリ
容量を増やすが、ビット線につながるメモリトランジス
タを増やせば、図４のＣ１、Ｃ２で示す寄生容量が増加
し、入力信号線３４の所定電位到達時間５１が長くなる
ので、メモリ読み出しスピードが遅くなり、一つのビッ
ト線に接続できるメモリトランジスタには制限がある。
したがって、メモリ容量を増やすには、更に別のセンス
アンプ回路やセレクタ回路、ビット線接地回路を設ける
必要があり、レイアウト面積を大きくするという課題が
あった。
【００１２】さらに、メモリ読み出しのスピードを早く
するために、基準クロック３０の周波数を高くすること
が考えられる。前述のアドレス遅延時間４９、ワード線
及びセレクタ信号線遅延時間５０は、分周クロック３１
が”Ｌ”になるまでに確定すればよく、基準クロックの
周波数を高くしても時間的に余裕がある。しかし、”
１”読み出し時、すなわちセンスアンプ出力が”１”の
場合は、入力信号線３４の所定電位到達時間５１が長
く、基準クロック３０の周波数を高くすると入力信号線
３４の電位が３ステートバッファ４４のしきい値に到達
する前に”０”が誤って読み出されることになるので、
基準クロックの周波数を高くできない。基準クロックを
高くする代わりにＰチャネルトランジスタＭＰ１の駆動
能力を高めることにより所定電位到達時間５１を短くす
ることも考えられるが、このようにすると”０”読み出
しの場合に入力信号線３４の電位が３ステートバッファ
４４のしきい値より高くなり、読み出し値が誤って”
１”になってしまうなどの課題があった。
するために、基準クロック３０の周波数を高くすること
が考えられる。前述のアドレス遅延時間４９、ワード線
及びセレクタ信号線遅延時間５０は、分周クロック３１
が”Ｌ”になるまでに確定すればよく、基準クロックの
周波数を高くしても時間的に余裕がある。しかし、”
１”読み出し時、すなわちセンスアンプ出力が”１”の
場合は、入力信号線３４の所定電位到達時間５１が長
く、基準クロック３０の周波数を高くすると入力信号線
３４の電位が３ステートバッファ４４のしきい値に到達
する前に”０”が誤って読み出されることになるので、
基準クロックの周波数を高くできない。基準クロックを
高くする代わりにＰチャネルトランジスタＭＰ１の駆動
能力を高めることにより所定電位到達時間５１を短くす
ることも考えられるが、このようにすると”０”読み出
しの場合に入力信号線３４の電位が３ステートバッファ
４４のしきい値より高くなり、読み出し値が誤って”
１”になってしまうなどの課題があった。
【００１３】この発明は上記のような課題を解決するた
めになされたもので、メモリ容量を増大して一つのセン
スアンプ回路につながるメモリトランジスタの数を多く
しても、レイアウト面積の増加を最小限にとどめなが
ら、読み出しスピードが低下しない、高速読み出しが可
能な半導体メモリ装置を得ることを目的とする。
めになされたもので、メモリ容量を増大して一つのセン
スアンプ回路につながるメモリトランジスタの数を多く
しても、レイアウト面積の増加を最小限にとどめなが
ら、読み出しスピードが低下しない、高速読み出しが可
能な半導体メモリ装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】請求項１記載の発明に係
る半導体メモリ装置は、選択されたビット線の電位を所
定電位までプリチャージし、その後に、選択されたビッ
ト線の電位を上記所定電位をしきい値として判定するよ
うにしたものである。
る半導体メモリ装置は、選択されたビット線の電位を所
定電位までプリチャージし、その後に、選択されたビッ
ト線の電位を上記所定電位をしきい値として判定するよ
うにしたものである。
【００１５】請求項２記載の発明に係る半導体メモリ装
置は、請求項１記載の半導体メモリ装置において、プリ
チャージは、所定期間にビット線を接地電位に固定し、
その後ビット線を接地電位から切り離すためのスイッチ
回路と、上記所定期間に第二のビット線を電源に接続す
る第二のスイッチ回路と、ワード線と第二のビット線と
の交差部に設けられ、メモリセルと実質的に同一サイズ
の第二のメモリセルと、上記所定期間に続く第二の所定
期間に、選択されたビット線と第二のビット線とを接続
する接続回路とを備えたものである。
置は、請求項１記載の半導体メモリ装置において、プリ
チャージは、所定期間にビット線を接地電位に固定し、
その後ビット線を接地電位から切り離すためのスイッチ
回路と、上記所定期間に第二のビット線を電源に接続す
る第二のスイッチ回路と、ワード線と第二のビット線と
の交差部に設けられ、メモリセルと実質的に同一サイズ
の第二のメモリセルと、上記所定期間に続く第二の所定
期間に、選択されたビット線と第二のビット線とを接続
する接続回路とを備えたものである。
【００１６】請求項３記載の発明に係る半導体メモリ装
置は、請求項１記載の半導体メモリ装置において、トラ
ンジスタが、選択されたビット線が電源に接続された後
に選択されたビット線の電位が、２値情報の一方を読み
出すときは上記所定電圧より低くなるようにする駆動能
力を有するように構成したものである。
置は、請求項１記載の半導体メモリ装置において、トラ
ンジスタが、選択されたビット線が電源に接続された後
に選択されたビット線の電位が、２値情報の一方を読み
出すときは上記所定電圧より低くなるようにする駆動能
力を有するように構成したものである。
【００１７】請求項４記載の発明に係る半導体メモリ装
置は、請求項１記載の半導体メモリ装置において、メモ
リセルの各々は、接地されたソース、前記ビット線のい
ずれかに接続されたドレイン、及び前記ワード線のいず
れかに接続されたゲートを備え、蓄積情報が”０”のと
きはしきい値が低く、蓄積情報が”１”のときはしきい
値が高い、ＮチャネルＭＯＳトランジスタであるもので
ある。
置は、請求項１記載の半導体メモリ装置において、メモ
リセルの各々は、接地されたソース、前記ビット線のい
ずれかに接続されたドレイン、及び前記ワード線のいず
れかに接続されたゲートを備え、蓄積情報が”０”のと
きはしきい値が低く、蓄積情報が”１”のときはしきい
値が高い、ＮチャネルＭＯＳトランジスタであるもので
ある。
【００１８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態による半導
体メモリ装置の構成を示す回路図である。図１におい
て、図４の従来回路と同一部分には同一の参照番号を付
してあり、再度説明すると、４５はセンスアンプ回路、
４６はセレクタ回路（ビット線選択回路）、４７はメモ
リセルブロック、４８はビット線接地回路（第一のスイ
ッチ回路）である。
説明する。 実施の形態１．図１はこの発明の実施の形態による半導
体メモリ装置の構成を示す回路図である。図１におい
て、図４の従来回路と同一部分には同一の参照番号を付
してあり、再度説明すると、４５はセンスアンプ回路、
４６はセレクタ回路（ビット線選択回路）、４７はメモ
リセルブロック、４８はビット線接地回路（第一のスイ
ッチ回路）である。
【００１９】センスアンプ回路４５において、ＭＰ１は
Ｐチャネルトランジスタ（トランジスタ）、４４は３ス
テートバッファ（出力バッファ回路）、３２は読み出し
時に”Ｌ”となるメモリ読み出し信号線、３８はセンス
アンプ出力線である。
Ｐチャネルトランジスタ（トランジスタ）、４４は３ス
テートバッファ（出力バッファ回路）、３２は読み出し
時に”Ｌ”となるメモリ読み出し信号線、３８はセンス
アンプ出力線である。
【００２０】セレクタ回路４６において、ＭＮ５及びＭ
Ｎ６はそれぞれ、セレクタ信号線３９及び４０が”Ｈ”
のときオンとなってビット線３６及び３７とセンスアン
プ回路４５とを接続するトランジスタである。
Ｎ６はそれぞれ、セレクタ信号線３９及び４０が”Ｈ”
のときオンとなってビット線３６及び３７とセンスアン
プ回路４５とを接続するトランジスタである。
【００２１】メモリセルブロック４７において、３６及
び３７はビット線、４１〜４３はメモリ装置に入力され
るアドレスにより適宜選択され、選択時に”Ｈ”、非選
択時に”Ｌ”となるワード線、ＭＮ７〜ＭＮ１２は蓄積
情報が”１”のときは高しきい値、”０”のときは低し
きい値のＮチャネルＭＯＳトランジスタ（以下メモリセ
ルという）、Ｃ１及びＣ２は各メモリトランジスタのド
レインやビット線の配線などの寄生容量である。
び３７はビット線、４１〜４３はメモリ装置に入力され
るアドレスにより適宜選択され、選択時に”Ｈ”、非選
択時に”Ｌ”となるワード線、ＭＮ７〜ＭＮ１２は蓄積
情報が”１”のときは高しきい値、”０”のときは低し
きい値のＮチャネルＭＯＳトランジスタ（以下メモリセ
ルという）、Ｃ１及びＣ２は各メモリトランジスタのド
レインやビット線の配線などの寄生容量である。
【００２２】ビット線接地回路４８において、ＭＮ１３
及びＭＮ１４は、制御信号線６が”Ｈ”のときビット線
３６及び３７を接地して”Ｌ”レベルに固定し、制御信
号線６が”Ｌ”のときはビット線を接地電位から切り離
すＮチャネルトランジスタである。
及びＭＮ１４は、制御信号線６が”Ｈ”のときビット線
３６及び３７を接地して”Ｌ”レベルに固定し、制御信
号線６が”Ｌ”のときはビット線を接地電位から切り離
すＮチャネルトランジスタである。
【００２３】２は、この発明の実施の形態により設けら
れた、ビット線３６及び３７とは別の第二のビット線、
３は読み出し時に第二のビット線２を電源電圧に接続す
るスイッチ回路（第二のスイッチ回路）、ＭＮ１７〜Ｍ
Ｎ１９はワード線４１〜４３と第二のビット線２との交
差部に設けられ、ワード線４１〜４３に接続されたメモ
リセルＭＮ７〜ＭＮ１２と実質的に同一サイズの第二の
メモリトランジスタ（第二のメモリセル）、４はセレク
タ回路４６により選択されたビット線３６又は３７と第
二のビット線２とを接続する接続回路、ＭＮ１５は接続
回路４を構成するＮチャネルトランジスタ、ＭＮ１６は
スイッチ回路３を構成し、ゲートが制御信号線６に接続
されているＮチャネルトランジスタ、５はＮチャネルト
ランジスタＭＮ１５を制御する制御信号線、Ｃ３は第二
のビット線２の寄生容量である。ビット線３６又はビッ
ト線３７に接続されたメモリトランジスタの数と、第二
のビット線２に接続された第二のメモリトランジスタＭ
Ｎ１７〜ＭＮ１９の数とが同数なので、ビット線２の寄
生容量Ｃ３はビット線３６又は３７の寄生容量Ｃ１又は
Ｃ２とほぼ同じである。ビット線接地回路４８、第二の
ビット線線２、スイッチ回路三、接続回路四、第二のメ
モリトランジスタＭＮ１７〜ＭＮ１９は、セレクタ回路
４６により選択されたビット線の電位を３ステートバッ
ファ４４のしきい値である１／２Ｖｃｃにまでプリチャ
ージするプリチャージ手段を構成している。
れた、ビット線３６及び３７とは別の第二のビット線、
３は読み出し時に第二のビット線２を電源電圧に接続す
るスイッチ回路（第二のスイッチ回路）、ＭＮ１７〜Ｍ
Ｎ１９はワード線４１〜４３と第二のビット線２との交
差部に設けられ、ワード線４１〜４３に接続されたメモ
リセルＭＮ７〜ＭＮ１２と実質的に同一サイズの第二の
メモリトランジスタ（第二のメモリセル）、４はセレク
タ回路４６により選択されたビット線３６又は３７と第
二のビット線２とを接続する接続回路、ＭＮ１５は接続
回路４を構成するＮチャネルトランジスタ、ＭＮ１６は
スイッチ回路３を構成し、ゲートが制御信号線６に接続
されているＮチャネルトランジスタ、５はＮチャネルト
ランジスタＭＮ１５を制御する制御信号線、Ｃ３は第二
のビット線２の寄生容量である。ビット線３６又はビッ
ト線３７に接続されたメモリトランジスタの数と、第二
のビット線２に接続された第二のメモリトランジスタＭ
Ｎ１７〜ＭＮ１９の数とが同数なので、ビット線２の寄
生容量Ｃ３はビット線３６又は３７の寄生容量Ｃ１又は
Ｃ２とほぼ同じである。ビット線接地回路４８、第二の
ビット線線２、スイッチ回路三、接続回路四、第二のメ
モリトランジスタＭＮ１７〜ＭＮ１９は、セレクタ回路
４６により選択されたビット線の電位を３ステートバッ
ファ４４のしきい値である１／２Ｖｃｃにまでプリチャ
ージするプリチャージ手段を構成している。
【００２４】次に動作について説明する。図２は図１の
しきい値の低いメモリトランジスタＭＮ８からデータを
読み出した場合のメモリ装置の各部の電圧波形を示すタ
イムチャートであり、図３は図１のしきい値の高いメモ
リトランジスタＭＮ１１からデータを読み出した場合の
メモリ装置の各部電圧波形を示すタイムチャートであ
る。
しきい値の低いメモリトランジスタＭＮ８からデータを
読み出した場合のメモリ装置の各部の電圧波形を示すタ
イムチャートであり、図３は図１のしきい値の高いメモ
リトランジスタＭＮ１１からデータを読み出した場合の
メモリ装置の各部電圧波形を示すタイムチャートであ
る。
【００２５】図２及び図３において、（１）はメモリ装
置に入力される基準クロック３０、（２）は基準クロッ
ク３０を２分周した分周クロック３１、（３）はアドレ
スの電位、（４）はメモリ読み出し信号線３２の電位、
（５）は図２においてはワード線４２及びセレクタ信号
線３９の電位、図３においてはワード線４２及びセレク
タ信号線４０の電位、（６）は接続回路４を構成するＮ
チャネルトランジスタＭＮ１５のオン又はオフを制御す
る制御信号線５の電位、（７）はビット線接地回路４８
内のトランジスタ及びスイッチ回路３内のトランジスタ
ＭＮ１６を制御する制御信号線６の電位、（８）は入力
信号線（選択されたビット線）３４の電位、（９）は図
２においてはビット線３６の電位、図３においてはビッ
ト線３７の電位、（１０）はセンスアンプ出力線３８の
電位を示す。
置に入力される基準クロック３０、（２）は基準クロッ
ク３０を２分周した分周クロック３１、（３）はアドレ
スの電位、（４）はメモリ読み出し信号線３２の電位、
（５）は図２においてはワード線４２及びセレクタ信号
線３９の電位、図３においてはワード線４２及びセレク
タ信号線４０の電位、（６）は接続回路４を構成するＮ
チャネルトランジスタＭＮ１５のオン又はオフを制御す
る制御信号線５の電位、（７）はビット線接地回路４８
内のトランジスタ及びスイッチ回路３内のトランジスタ
ＭＮ１６を制御する制御信号線６の電位、（８）は入力
信号線（選択されたビット線）３４の電位、（９）は図
２においてはビット線３６の電位、図３においてはビッ
ト線３７の電位、（１０）はセンスアンプ出力線３８の
電位を示す。
【００２６】まず、”０”読み出しの場合と”１”読み
出しの場合で共通する動作を図１、図２及び図３により
説明する。メモリ装置に入力されるアドレスは、図４に
示した従来回路と同様に、分周クロック３１の立ち上が
りにより確定するものとする。分周クロック３１が”
Ｈ”で、基準クロック３０が”Ｈ”のとき（図２及び図
３における期間ｔ１）、基準クロック３０の立ち上がり
に応じて制御信号線６の電位は”Ｈ”になることによ
り、ビット線接地回路４８内のトランジスタＭＮ１３及
びＭＮ１４がオンになるとともにスイッチ回路３内のト
ランジスタＭＮ１６もオンになる。トランジスタＭＮ１
３及びＭＮ１４がオンになることにより、ビット線３６
と３７の電位は”Ｌ”になって寄生容量Ｃ１及びＣ２は
ディスチャージされる。また、トランジスタＭＮ１６が
オンになることにより、第二のビット線２が電源に接続
されて寄生容量Ｃ３は電源電圧Ｖｃｃに充電される。
出しの場合で共通する動作を図１、図２及び図３により
説明する。メモリ装置に入力されるアドレスは、図４に
示した従来回路と同様に、分周クロック３１の立ち上が
りにより確定するものとする。分周クロック３１が”
Ｈ”で、基準クロック３０が”Ｈ”のとき（図２及び図
３における期間ｔ１）、基準クロック３０の立ち上がり
に応じて制御信号線６の電位は”Ｈ”になることによ
り、ビット線接地回路４８内のトランジスタＭＮ１３及
びＭＮ１４がオンになるとともにスイッチ回路３内のト
ランジスタＭＮ１６もオンになる。トランジスタＭＮ１
３及びＭＮ１４がオンになることにより、ビット線３６
と３７の電位は”Ｌ”になって寄生容量Ｃ１及びＣ２は
ディスチャージされる。また、トランジスタＭＮ１６が
オンになることにより、第二のビット線２が電源に接続
されて寄生容量Ｃ３は電源電圧Ｖｃｃに充電される。
【００２７】この状態で、メモリ装置に入力されるアド
レスのデコードにより分周クロック３１の立ち上がりか
らアドレス遅延時間４９及びワード線セレクタ信号遅延
時間５０の後にワード線４２が選択され、これに接続さ
れたメモリトランジスタＭＮ８とＭＮ１１のゲートが”
Ｈ”になる。しかし、期間ｔ１内で制御信号線６の電位
が”Ｈ”の間はビット線３６及び３７の電位はメモリト
ランジスタＭＮ８及びＭＮ１１のしきい値の如何に関わ
らず”Ｌ”に固定されている。
レスのデコードにより分周クロック３１の立ち上がりか
らアドレス遅延時間４９及びワード線セレクタ信号遅延
時間５０の後にワード線４２が選択され、これに接続さ
れたメモリトランジスタＭＮ８とＭＮ１１のゲートが”
Ｈ”になる。しかし、期間ｔ１内で制御信号線６の電位
が”Ｈ”の間はビット線３６及び３７の電位はメモリト
ランジスタＭＮ８及びＭＮ１１のしきい値の如何に関わ
らず”Ｌ”に固定されている。
【００２８】一方、アドレスのデコードにより分周クロ
ック３１の立ち上がりからアドレス遅延時間４９及びワ
ード線セレクタ信号遅延時間５０の後にセレクタ信号線
３９又は４０が選択されて”Ｈ”となり、それによりビ
ット線３６又は３７がセンスアンプ回路４５の入力信号
線３４に接続される。期間ｔ１においては、メモリ読み
出し信号線３２の電位が”Ｈ”のため、センスアンプ回
路４５内のＰチャネルトランジスタＭＰ１がオフなので
センスアンプ回路４５の入力信号線３４の電位はビット
線３６又は３７と同電位すなわち”Ｌ”になる。
ック３１の立ち上がりからアドレス遅延時間４９及びワ
ード線セレクタ信号遅延時間５０の後にセレクタ信号線
３９又は４０が選択されて”Ｈ”となり、それによりビ
ット線３６又は３７がセンスアンプ回路４５の入力信号
線３４に接続される。期間ｔ１においては、メモリ読み
出し信号線３２の電位が”Ｈ”のため、センスアンプ回
路４５内のＰチャネルトランジスタＭＰ１がオフなので
センスアンプ回路４５の入力信号線３４の電位はビット
線３６又は３７と同電位すなわち”Ｌ”になる。
【００２９】次に分周クロック３１が”Ｈ”の状態で、
基準クロック３０が”Ｌ”になると（図２及び図３にお
ける期間ｔ２）、制御信号線５が”Ｈ”、制御信号線６
が”Ｌ”となる。制御信号線６が”Ｌ”になることによ
り、ビット線接地回路４８内のトランジスタＭＮ１３及
びＭＮ１４がオフになり、スイッチ回路３内のトランジ
スタＭＮ１６もオフになる。トランジスタＭＮ１３及び
ＭＮ１４がオフになることにより、ビット線３６及び３
７の電位はそれぞれワード線により選択されているメモ
リトランジスタＭＮ８及びＭＮ１１のしきい値によって
決まろうとする。メモリトランジスタＭＮ８はしきい値
が低いためオンになるので、ビット線３６の電位は”
Ｌ”となり、トランジスタＭＮ１１はしきい値が高いた
めオフになるので、ビット線３７の電位はフローティン
グとなる。そして、制御信号線５が”Ｈ”となることに
より接続回路４内のトランジスタＭＮ１５がオンするの
で、第二のビット線２が入力信号線３４に接続される。
この時、選択されたビット線の寄生容量Ｃ１又はＣ２と
第二のビット線２の寄生容量Ｃ３とが接続されることに
なり、先の動作で寄生容量Ｃ１又はＣ２がディスチャー
ジされ、寄生容量Ｃ３はチャージされているので、入力
信号線３４の電位は寄生容量Ｃ３から寄生容量Ｃ１又は
Ｃ２への電荷の移動により、Ｖｃｃのほぼ１／２とな
る。
基準クロック３０が”Ｌ”になると（図２及び図３にお
ける期間ｔ２）、制御信号線５が”Ｈ”、制御信号線６
が”Ｌ”となる。制御信号線６が”Ｌ”になることによ
り、ビット線接地回路４８内のトランジスタＭＮ１３及
びＭＮ１４がオフになり、スイッチ回路３内のトランジ
スタＭＮ１６もオフになる。トランジスタＭＮ１３及び
ＭＮ１４がオフになることにより、ビット線３６及び３
７の電位はそれぞれワード線により選択されているメモ
リトランジスタＭＮ８及びＭＮ１１のしきい値によって
決まろうとする。メモリトランジスタＭＮ８はしきい値
が低いためオンになるので、ビット線３６の電位は”
Ｌ”となり、トランジスタＭＮ１１はしきい値が高いた
めオフになるので、ビット線３７の電位はフローティン
グとなる。そして、制御信号線５が”Ｈ”となることに
より接続回路４内のトランジスタＭＮ１５がオンするの
で、第二のビット線２が入力信号線３４に接続される。
この時、選択されたビット線の寄生容量Ｃ１又はＣ２と
第二のビット線２の寄生容量Ｃ３とが接続されることに
なり、先の動作で寄生容量Ｃ１又はＣ２がディスチャー
ジされ、寄生容量Ｃ３はチャージされているので、入力
信号線３４の電位は寄生容量Ｃ３から寄生容量Ｃ１又は
Ｃ２への電荷の移動により、Ｖｃｃのほぼ１／２とな
る。
【００３０】期間ｔ２の後に分周クロック３１が”Ｌ”
になると制御信号５は”Ｌ”となり、それによりトラン
ジスタＭＮ１５がオフになって入力信号線３４は第二の
ビット線２から切り離される。また、分周クロック３１
が”Ｌ”になるとメモリ読み出し信号線３２も”Ｌ”に
なるので、センスアンプ回路４５内のＰチャネルトラン
ジスタＭＰ１がオンになる。
になると制御信号５は”Ｌ”となり、それによりトラン
ジスタＭＮ１５がオフになって入力信号線３４は第二の
ビット線２から切り離される。また、分周クロック３１
が”Ｌ”になるとメモリ読み出し信号線３２も”Ｌ”に
なるので、センスアンプ回路４５内のＰチャネルトラン
ジスタＭＰ１がオンになる。
【００３１】ＰチャネルトランジスタＭＰ１がオンにな
った状態で”０”読み出しの場合は、図２に示すように
セレクタ信号線３９が”Ｈ”となっているので、Ｐチャ
ネルトランジスタＭＰ１、トランジスタＭＮ５及びメモ
リトランジスタＭＮ８が直列接続される。メモリトラン
ジスタＭＮ８はオンとなっているので、入力信号線３４
及びビット線３６の電位は、電源電圧Ｖｃｃと接地電圧
との間のトランジスタの持つ抵抗により定まる電位とな
る。この発明の実施の形態によれば、センスアンプ回路
４５の入力信号線３４の電位が、１／２Ｖｃｃから若干
低下するようにＰチャネルトランジスタＭＰ１の駆動能
力を予め定めてある。入力信号線３４の電位がセンスア
ンプ回路４５内の３ステートバッファ４４のしきい値で
ある１／２Ｖｃｃにプリチャージされているので、入力
信号線３４の電位が１／２Ｖｃｃから少しでも下がれ
ば、センスアンプ回路４５の出力３８には”０”が直ち
に読み出される。
った状態で”０”読み出しの場合は、図２に示すように
セレクタ信号線３９が”Ｈ”となっているので、Ｐチャ
ネルトランジスタＭＰ１、トランジスタＭＮ５及びメモ
リトランジスタＭＮ８が直列接続される。メモリトラン
ジスタＭＮ８はオンとなっているので、入力信号線３４
及びビット線３６の電位は、電源電圧Ｖｃｃと接地電圧
との間のトランジスタの持つ抵抗により定まる電位とな
る。この発明の実施の形態によれば、センスアンプ回路
４５の入力信号線３４の電位が、１／２Ｖｃｃから若干
低下するようにＰチャネルトランジスタＭＰ１の駆動能
力を予め定めてある。入力信号線３４の電位がセンスア
ンプ回路４５内の３ステートバッファ４４のしきい値で
ある１／２Ｖｃｃにプリチャージされているので、入力
信号線３４の電位が１／２Ｖｃｃから少しでも下がれ
ば、センスアンプ回路４５の出力３８には”０”が直ち
に読み出される。
【００３２】また、ＰチャネルトランジスタＭＰ１がオ
ンになっている状態で”１”読み出しの場合は、図３に
示すようにセレクタ信号線４０が”Ｈ”となっているの
で、ＰチャネルトランジスタＭＰ１、トランジスタＭＮ
６及びメモリトランジスタＭＮ１１が直列接続される。
このとき、メモリトランジスタＭＮ１１はフローティン
グ状態にあり、ＰチャネルトランジスタＭＰ１及びメモ
リトランジスタＭＮ１１がオンになっているので、図３
（８）及び（９）に示すように入力信号線３４及びビッ
ト線３７の電位はＶｃｃまで上昇する。この場合も入力
信号線３４の電位がセンスアンプ回路４５内の３ステー
トバッファ４４のしきい値である１／２Ｖｃｃにプリチ
ャージされているので、入力信号線３４の電位が１／２
Ｖｃｃから少しでも上昇すれば、センスアンプ回路４５
の出力３８には”１”が直ちに読み出され、従来のよう
に所定電位到達時間５１の経過を待つ必要はなくなる。
ンになっている状態で”１”読み出しの場合は、図３に
示すようにセレクタ信号線４０が”Ｈ”となっているの
で、ＰチャネルトランジスタＭＰ１、トランジスタＭＮ
６及びメモリトランジスタＭＮ１１が直列接続される。
このとき、メモリトランジスタＭＮ１１はフローティン
グ状態にあり、ＰチャネルトランジスタＭＰ１及びメモ
リトランジスタＭＮ１１がオンになっているので、図３
（８）及び（９）に示すように入力信号線３４及びビッ
ト線３７の電位はＶｃｃまで上昇する。この場合も入力
信号線３４の電位がセンスアンプ回路４５内の３ステー
トバッファ４４のしきい値である１／２Ｖｃｃにプリチ
ャージされているので、入力信号線３４の電位が１／２
Ｖｃｃから少しでも上昇すれば、センスアンプ回路４５
の出力３８には”１”が直ちに読み出され、従来のよう
に所定電位到達時間５１の経過を待つ必要はなくなる。
【００３３】上記の実施の形態では３ステートバッファ
４４のしきい値を１／２Ｖｃｃとしたが、”０”読み出
し時にビット線３７が１／２Ｖｃｃから若干低下したレ
ベルと電源電圧Ｖｃｃとの中間のレベルの任意のレベル
を３ステートバッファ４４のしきい値としても同様の効
果が得られる。
４４のしきい値を１／２Ｖｃｃとしたが、”０”読み出
し時にビット線３７が１／２Ｖｃｃから若干低下したレ
ベルと電源電圧Ｖｃｃとの中間のレベルの任意のレベル
を３ステートバッファ４４のしきい値としても同様の効
果が得られる。
【００３４】
【発明の効果】以上のように、請求項１記載の発明によ
れば、選択されたビット線の電位を所定電位までプリチ
ャージし、その後に、選択されたビット線の電位を上記
所定電位をしきい値として判定するように構成したの
で、半導体メモリ装置から情報を読み出す場合のセンス
アンプ回路における判定時間が大幅に短縮され、高速に
読み出すことができる効果がある。
れば、選択されたビット線の電位を所定電位までプリチ
ャージし、その後に、選択されたビット線の電位を上記
所定電位をしきい値として判定するように構成したの
で、半導体メモリ装置から情報を読み出す場合のセンス
アンプ回路における判定時間が大幅に短縮され、高速に
読み出すことができる効果がある。
【００３５】請求項２記載の発明によれば、請求項１記
載の半導体メモリ装置において、プリチャージのため
に、メモリセルが接続されているビット線とは別の第二
のビット線をもうけ、所定期間にビット線を接地電位に
固定し、且つ第二のビット線を電源に接続しておき、上
記所定期間に続く第二の所定期間に、選択されたビット
線と第二のビット線とを接続するように構成したので、
特にシングルチップマイコン等のようにプログラムに応
じて内蔵するメモリ容量を種々とりそろえるような場
合、メモリ容量増加によりビット線容量が増加しても、
読み出し速度の低下が最小限に抑えられるという効果が
ある。したがって、従来のように読み出し速度の低下を
防ぐために読み出し回路の変更やセンスアンプ回路、セ
レクタ回路を小容量メモリごとに持たせていたものが、
この発明では不要になり、開発が迅速に行え、且つ、レ
イアウト面積を削減できる効果がある。
載の半導体メモリ装置において、プリチャージのため
に、メモリセルが接続されているビット線とは別の第二
のビット線をもうけ、所定期間にビット線を接地電位に
固定し、且つ第二のビット線を電源に接続しておき、上
記所定期間に続く第二の所定期間に、選択されたビット
線と第二のビット線とを接続するように構成したので、
特にシングルチップマイコン等のようにプログラムに応
じて内蔵するメモリ容量を種々とりそろえるような場
合、メモリ容量増加によりビット線容量が増加しても、
読み出し速度の低下が最小限に抑えられるという効果が
ある。したがって、従来のように読み出し速度の低下を
防ぐために読み出し回路の変更やセンスアンプ回路、セ
レクタ回路を小容量メモリごとに持たせていたものが、
この発明では不要になり、開発が迅速に行え、且つ、レ
イアウト面積を削減できる効果がある。
【００３６】請求項３記載の発明によれば、請求項１記
載の半導体メモリ装置において、トランジスタを、選択
されたビット線が電源に接続された後に選択されたビッ
ト線の電位が、２値情報の一方を読み出すときは上記所
定電圧より低くなるようにする駆動能力を有するように
構成したので、半導体メモリ装置から情報”１”を読み
出す場合のセンスアンプ回路における判定時間が大幅に
短縮され、高速に読み出すことができる効果がある。
載の半導体メモリ装置において、トランジスタを、選択
されたビット線が電源に接続された後に選択されたビッ
ト線の電位が、２値情報の一方を読み出すときは上記所
定電圧より低くなるようにする駆動能力を有するように
構成したので、半導体メモリ装置から情報”１”を読み
出す場合のセンスアンプ回路における判定時間が大幅に
短縮され、高速に読み出すことができる効果がある。
【００３７】請求項４記載の発明によれば、請求項１記
載の半導体メモリ装置において、メモリセルの各々は、
接地されたソース、前記ビット線のいずれかに接続され
たドレイン、及び前記ワード線のいずれかに接続された
ゲートを備え、蓄積情報が”０”のときはしきい値が低
く、蓄積情報が”１”のときはしきい値が高い、Ｎチャ
ネルＭＯＳトランジスタで構成したので、しきい値が高
いメモリセルからの情報の読み出し時には、選択された
ビット線の電位をセンスアンプ回路内のトランジスタに
より急速に電源電圧にまで上昇させることができ、この
結果センスアンプ回路における判定時間が大幅に短縮さ
れ、高速に読み出すことができる効果がある。
載の半導体メモリ装置において、メモリセルの各々は、
接地されたソース、前記ビット線のいずれかに接続され
たドレイン、及び前記ワード線のいずれかに接続された
ゲートを備え、蓄積情報が”０”のときはしきい値が低
く、蓄積情報が”１”のときはしきい値が高い、Ｎチャ
ネルＭＯＳトランジスタで構成したので、しきい値が高
いメモリセルからの情報の読み出し時には、選択された
ビット線の電位をセンスアンプ回路内のトランジスタに
より急速に電源電圧にまで上昇させることができ、この
結果センスアンプ回路における判定時間が大幅に短縮さ
れ、高速に読み出すことができる効果がある。
【図１】 この発明の実施の一形態による半導体メモリ
装置の構成を示す回路図である。
装置の構成を示す回路図である。
【図２】 図１の回路における”０”読み出し時の動作
を説明する電位波形図である。
を説明する電位波形図である。
【図３】 図１の回路における”１”読み出し時の動作
を説明する電位波形図である。
を説明する電位波形図である。
【図４】 従来の半導体メモリ装置の構成を示す回路図
である。
である。
【図５】 図４の回路における”０”読み出し時の動作
を説明する電位波形図である。
を説明する電位波形図である。
【図６】 図４の回路における”１”読み出し時の動作
を説明する電位波形図である。
を説明する電位波形図である。
２ 第二のビット線（プリチャージ手段）、３ スイッ
チ回路（第二のスイッチ回路、プリチャージ手段）、４
接続回路（プリチャージ手段）、３４ 入力信号線
（選択されたビット線）、３６〜３７ ビット線、４１
〜４３ ワード線、４４ ３ステートバッファ（出力バ
ッファ回路）、４６ セレクタ回路（ビット線選択回
路）、４８ ビット線接地回路（第一のスイッチ回路、
プリチャージ手段）、ＭＮ７〜ＭＮ１２ メモリセル
（ＮチャネルＭＯＳトランジスタ）、ＭＮ１７〜ＭＮ１
９ 第二のメモリトランジスタ（第二のメモリセル）、
ＭＰ１Ｐチャネルトランジスタ（トランジスタ）。
チ回路（第二のスイッチ回路、プリチャージ手段）、４
接続回路（プリチャージ手段）、３４ 入力信号線
（選択されたビット線）、３６〜３７ ビット線、４１
〜４３ ワード線、４４ ３ステートバッファ（出力バ
ッファ回路）、４６ セレクタ回路（ビット線選択回
路）、４８ ビット線接地回路（第一のスイッチ回路、
プリチャージ手段）、ＭＮ７〜ＭＮ１２ メモリセル
（ＮチャネルＭＯＳトランジスタ）、ＭＮ１７〜ＭＮ１
９ 第二のメモリトランジスタ（第二のメモリセル）、
ＭＰ１Ｐチャネルトランジスタ（トランジスタ）。
Claims (4)
- 【請求項１】 ワード線とビット線との交差部に設けら
れた複数のメモリセルと、前記ビット線の一つを選択す
るビット線選択回路と、前記ビット線選択回路により選
択されたビット線の電位を所定電位までプリチャージす
るプリチャージ手段と、前記プリチャージ手段を前記選
択されたビット線から切り離した後に前記選択されたビ
ット線を電源に接続するトランジスタと、前記選択され
たビット線が前記電源に接続された後に前記所定電位を
しきい値として前記選択されたビット線の電位を判定す
る出力バッファ回路とを備えた半導体メモリ装置。 - 【請求項２】 前記プリチャージ手段は、第一の所定期
間に前記ビット線を接地電位に固定し、前記第一の所定
期間以外の期間に前記ビット線を接地電位から切り離す
ための第一のスイッチ回路と、前記ビット線とは別の第
二のビット線と、前記第一の所定期間に前記第二のビッ
ト線を電源電圧に接続する第二のスイッチ回路と、前記
ワード線と前記第二のビット線との交差部に設けられ、
前記ワード線に接続された前記メモリセルと実質的に同
一サイズの第二のメモリセルと、前記第一の所定期間に
続く第二の所定期間に、前記選択されたビット線と前記
第二のビット線とを接続する接続回路とを備えた請求項
１記載の半導体メモリ装置。 - 【請求項３】 前記トランジスタは、前記選択されたビ
ット線が前記電源に接続された後の前記選択されたビッ
ト線の電位が、２値情報の一方を読み出すときは前記所
定電圧より低くなるようにする駆動能力を有する請求項
１記載の半導体メモリ装置。 - 【請求項４】 前記メモリセルの各々は、接地されたソ
ース、前記ビット線のいずれかに接続されたドレイン、
及び前記ワード線のいずれかに接続されたゲートを備
え、蓄積情報が”０”のときはしきい値が低く、蓄積情
報が”１”のときはしきい値が高い、ＮチャネルＭＯＳ
トランジスタである請求項１記載の半導体メモリ装置。
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