JP2008034092A - メモリ回路のための高速化されたシングルエンド・センシング - Google Patents

Abstract

【課題】複数のビット線およびこのビット線に接続された複数のメモリ・セルを含むメモリ回路と共に使用するためのシングルエンド・センシング回路を提供すること。
【解決手段】センシング回路は、少なくとも１つのチャージ・シェアリング回路およびチャージ・シェアリング回路に接続された少なくとも１つのスイッチング回路を含む。スイッチング回路は、そのスイッチング回路に供給される第１制御信号に応じてチャージ・シェアリング回路をビット線の所与の少なくとも１本に選択的に接続させるように動作する。センシング回路は、所与のビット線に接続された少なくとも１つのコンパレータ回路をさらに含む。コンパレータ回路は、所与のビット線に接続されたメモリ・セルの論理状態を示す出力信号を生成するように動作する。チャージ・シェアリング回路は、メモリ・セルの読み出しアクセスに関連して所与のビット線の電圧を低下させるように所与のビット線上のある量の電荷を除去するように動作する。
【選択図】図１

Description

本発明は一般にセンシング回路に関し、より詳細には、メモリ回路におけるシングルエンド・センシングに関する。

シングルエンド・センシング技法は、たとえば、読み出し専用メモリ（ＲＯＭ）およびレジスタ・ファイル（ＲＥＧＦＩＬＥ）メモリを含む、メモリおよびロジックの両方を包含したさまざまな回路用途で使用されている。典型的なメモリ回路用途では、多数のメモリ・セル（たとえば、最大で約５１２個まで）がしばしばビット線と呼ばれる１本の共通線に接続される。通常、メモリ回路は、複数のビット線およびこのビット線に結合された対応するメモリ・セルを含む。メモリ回路の所与のビット線に接続されたメモリ・セルの数が増加するにつれて、単一のメモリ・セルがビット線をチャージおよび／またはディスチャージする時間がそれに応じて増加する。これは、主として、このビット線に接続されたメモリ・セルに起因するビット線上の増加したキャパシタンスのためである。

多くの場合に、特にシングルエンド・センシング用途では、メモリ回路内の選択されたメモリ・セルの論理状態が、選択されたメモリ・セルに関連付けられた対応するビット線に接続されたインバータによって、たとえば読み出し動作の期間中にセンシングされる。主として、メモリ回路のローカル・アクセス・タイムは、ビット線の電圧がセンシング・インバータのスイッチング点に到達するために要する時間によって定義される。従って、メモリ回路のアクセス・タイムを最小化することが望ましいので、ビット線の電圧がセンシング・インバータのスイッチング点に到達するために要する時間を削減することは有益である。

ビット線の電圧がインバータのスイッチング点に到達するために要する時間を削減するための１つの知られた技法は、対応するビット線をより急速に駆動（たとえば、チャージまたはディスチャージ）できる高い利得を有するより大きなメモリ・セルを用いることである。しかしながら、より大きなメモリ・セルを使用することは、メモリ・セルにより消費される面積および電力を望ましくなく増加させ、それによりメモリ回路のコストを増加させる。また、メモリ回路のアクセス・タイムは差動センシングの手法を使用することによっても削減されることが可能であり、この場合には、メモリ・セルの個別の論理状態を読み出すために複数のビット線対および対応する差動センシング回路が使用される。しかしながら、差動センシング構成のサイズおよび複雑さの増大が、そのような手法をシングルエンド・センシング方法に比較して望ましくないものにしている。

従って、従来のシングルエンド・センシング方法で示された１つまたは複数の問題に煩わされることのない、メモリ回路で使用するための改良されたシングルエンド・センシング構成の必要性が存在する。

本発明は、その例示的実施形態において、メモリ回路におけるシングルエンド・センシングを有利に高速化するための技法を提供することによって上記の必要性を満足させる。本発明の例示的実施形態は、所与のビット線に接続された選択されたメモリ・セルに関連する読み出し信号をビット線に接続された対応するセンシング回路構成のスイッチング点に到達できるようにし、それによってメモリ回路のアクセス・タイムを減少させるチャージ・シェアリングの原理を有利に利用する。

本発明の一態様によれば、シングルエンド・センシング回路が、複数のビット線およびビット線に接続された複数のメモリ・セルを含むメモリ回路と共に使用するために提供される。このセンシング回路は、少なくとも１つのチャージ・シェアリング回路およびチャージ・シェアリング回路に接続された少なくとも１つのスイッチング回路を含む。スイッチング回路は、そのスイッチング回路に供給される第１制御信号に応じてチャージ・シェアリング回路をビット線の所与の少なくとも１本に選択的に接続するように動作する。センシング回路は、所与のビット線に接続された少なくとも１つのコンパレータ回路をさらに含む。コンパレータ回路は、所与のビット線に接続されたメモリ・セルの論理状態を示す出力信号を生成するように動作する。チャージ・シェアリング回路は、メモリ・セルの読み出しアクセスに関連して所与のビット線の電圧を低下させるように、所与のビット線上のある量の電荷を除去するように動作する。

本発明の別の実施形態によれば、メモリ回路は、複数のビット線と、ビット線に接続された複数のメモリ・セルと、少なくとも１つのシングルエンド・センシング回路とを含む。センシング回路は、少なくとも１つのチャージ・シェアリング回路、およびチャージ・シェアリング回路に接続された少なくとも１つのスイッチング回路を含む。スイッチング回路は、そのスイッチング回路に供給される第１制御信号に応じてチャージ・シェアリング回路をビット線の所与の少なくとも１本に選択的に接続するように動作する。センシング回路は、所与のビット線に接続された少なくとも１つのコンパレータ回路をさらに含む。コンパレータ回路は、所与のビット線に接続されたメモリ・セルの論理状態を示す出力信号を生成するように動作する。チャージ・シェアリング回路は、メモリ・セルの読み出しアクセスに関連して所与のビット線の電圧を低下させるように所与のビット線上のある量の電荷を除去するように動作する。

本発明のさらに別の態様によれば、本発明の高速化されたセンシング方法は、組み込みメモリとして電子装置または代替のシステムに実装されることができる。
本発明のこれらおよび他の特徴ならびに利点は、添付の図面と共に読まれるであろう本発明の例示的実施形態についての以下の詳細な説明から明らかになるであろう。

本発明は、シングルエンド・センシング回路およびそれを使用したメモリ回路の例示的実施形態の文脈で本明細書において説明する。しかしながら、本発明は示された例示的実施形態の特定の回路構成に限定されないことが理解されるべきである。そうではなく、本発明は、少なくとも一態様において、ビット線上に生じた読み出し信号がそのビット線に結合された対応するセンシング回路構成のスイッチングしきい値により急速に到達できるように、チャージされたビット線の電圧を所定の大きさだけ低下させるためにチャージ・シェアリングを使用してメモリ回路の性能を有利に改善する技法を提供する。このようにして、メモリ回路のサイズを著しく増加させることなくメモリ回路のアクセス・タイムが有利に削減される。本発明の実施形態により形成されるシングルエンド・センシング構成は、たとえば、ＲＯＭおよびＲＥＧＦＩＬＥメモリを含む幅広い種類のメモリ回路用途に使用するのに特に好適であるが、しかし本発明はそのような用途に限定されない。

図１は、本発明の一実施形態による、本発明のセンシング方法が使用された例示のＲＯＭ回路１００の少なくとも一部分を示す概略図である。ＲＯＭ回路１００は複数の論理ビット線を含むことができ、説明を容易にするためにそのうちの１本の論理ビット線１０２だけが示される。ＲＯＭ回路１００は、論理ビット線に結合された複数のＲＯＭセルをさらに含むことができ、そのうちの１つのＲＯＭセル１０３が示される。ＲＯＭセル１０３は、プログラマブル・ビア１０４およびｎ型電界効果トランジスタ（ＮＦＥＴ）であってよい対応するアクセス・トランジスタ１０６を好ましくは備える。プログラマブル・ビア１０４は、ＲＯＭセル１０３に記憶されるべき論理状態に応じて開回路または閉回路のいずれかである。ＲＯＭセル１０３は対応するビット線１０２に接続される。標準的なＲＯＭ回路では１本の所与のビット線に接続された多数のＲＯＭセル（たとえば５１２個）が存在し得る。具体的には、プログラマブル・ビア１０４の第１端はビット線１０２に接続され、プログラマブル・ビアの第２端はアクセス・トランジスタ１０６のドレイン（Ｄ）に接続され、アクセス・トランジスタのソース（Ｓ）はグラウンドであってよい第１の電圧源に接続され、アクセス・トランジスタのゲート（Ｇ）は第１制御信号ＲＷＬを受信するように構成される。制御信号ＲＷＬは、対応するリード・ワード線（図示せず）によってＲＯＭ回路１００内で伝えられることができる。

電界効果トランジスタ（ＦＥＴ）デバイスは性質上対称的であり従って双方向性であるので、ＦＥＴデバイスのソースおよびドレインの名称の割り当ては本質的に任意であることを理解されたい。従って、本明細書では全体として、ソースおよびドレインはそれぞれ第１および第２ソース／ドレインと呼ばれることができ、この文脈での「ソース／ドレイン」はソースまたはドレインを表す。

読み出しアクセスに先立って、ＲＯＭ回路１００のビット線１０２は、対応するｐ型電界効果トランジスタ（ＰＦＥＴ）プルアップ・デバイスＰ１または代替のプリチャージング構成を経由して、たとえばＶＤＤなどの所定の電圧レベルに好ましくはプリチャージされる。具体的には、ＰＦＥＴデバイスＰ１のソースはＶＤＤに接続するように構成され、Ｐ１のドレインはビット線１０２に接続され、Ｐ１のゲートは第２制御信号ＲＳＰを受信するように構成される。信号ＲＳＰがロー（たとえば、０ボルト）のときはデバイスＰ１がターンオンし、それによりビット線１０２を実質的にＶＤＤまでチャージする。コンパレータ回路１０８が、対応するビット線１０２に接続され、ビット線１０２に接続された選択されたＲＯＭセル（たとえば、ＲＯＭセル１０３）の論理状態を示す出力信号ＯＵＴを生成するように動作する。任意の所与の時間においては、メモリ回路の複数のビット線のうちの１つのサブセットだけが一般に使用されるので、コンパレータ回路１０８は複数のビット線によって共用されることが可能であり、コンパレータ回路をビット線の選択された１本に接続するために選択回路構成（図示せず）がメモリ回路に含まれることが可能である。

シングルエンド・センシング用途において、コンパレータ回路１０８は、対応するビット線１０２に結合された入力および信号ＯＵＴを生成するための出力を有するたとえばインバータＩ１を好ましくは備える。この例では、ビット線１０２上に生じた信号は、インバータ内のＰＦＥＴおよびＮＦＥＴデバイスのそれぞれのサイズ（たとえばチャネル長に対するチャネル幅の比）に応じて制御されることが可能なインバータＩ１のスイッチング点に対して比較される。別法として、差動入力を有するコンパレータ回路を使用する場合は、ビット線１０２上に生じた信号はコンパレータ回路１０８に供給される基準信号に対して比較されることが可能である。この構成は、設計がより複雑ではあるが、コンパレータ回路１０８のスイッチングしきい値に対して付加的な制御が望まれる場合には有利になり得る。

ビット線１０２が論理ハイ・レベル（たとえば、「１」）にプリチャージされると、信号ＯＵＴは論理ロー・レベル（たとえば、「０」）になる。論理「０」がＲＯＭセル１０３に記憶されるべきときには、プログラマブル・ビア１０４は開回路として形成される。従って、ビット線１０２は、信号ＯＵＴが論理「０」となるように、読み出しアクセスの間はプリチャージされたハイに留まる。同様に、論理「１」がＲＯＭセル１０３に記憶されるべきときには、プログラマブル・ビア１０４は短絡回路として形成される。従って、読み出しアクセス（たとえば、信号ＲＷＬが論理ハイ・レベル）の間は、ビット線１０２は、プログラマブル・ビア１０４およびアクセス・トランジスタ１０６を経由してグラウンドにディスチャージする。ビット線１０２の電圧が、本実施形態においてはインバータＩ１のスイッチング点に等しいコンパレータ１０８のスイッチングしきい値より低いレベルに低下したときには、信号ＯＵＴは論理ハイの状態に切り換わる。

先に述べたように、多数のメモリ・セルが１本の所与のビット線に結合された標準のメモリ回路では、メモリ・セルに起因するキャパシタンスは、ビット線が急速にディスチャージされるのを妨げる可能性がある。メモリ・セルがビット線をインバータＩ１のスイッチング点より下までディスチャージするために要する時間は、メモリ回路を通じた全体の遅延のかなりの部分を占める。本発明の諸態様によれば、この遅延を削減するために、読み出しアクセスに先立ってかつ／または読み出しアクセスの間に、チャージされたビット線の電圧を所定の大きさだけ低下させるためにチャージ・シェアリングが有利に使用される。このようにして、本発明の技法は速度を高めるために有益に使用されることができ、この速度で有効な出力信号がメモリ回路によって生成される。

このチャージ・シェアリングの手法を遂行するために、ＲＯＭ回路１００は、ダミー・ビット線１１０およびこのダミー・ビット線に接続されたＮＦＥＴデバイスＮ２または他のスイッチング回路構成を含むチャージ・シェアリング回路１０９をさらに備える。代替のチャージ・シェアリング回路構成も、本発明に従って同様に考えることができる。ＮＦＥＴデバイスＮ２は、読み出しアクセスに先立って所定の電圧レベルへのダミー・ビット線のプリチャージを可能とするように、ダミー・ビット線１１０をグラウンドなどの電圧源に選択的に接続させるように動作する。ＮＦＥＴデバイスＮ２のソースはグラウンドまたは代替の電圧源に接続されるように好ましくは構成され、Ｎ２のドレインはダミー・ビット線１１０に接続され、Ｎ２のゲートは第３制御信号ＲＳＮを受信するように構成される。信号ＲＳＮがアクティブ（たとえば、ＶＤＤ）のとき、ＮＦＥＴ Ｎ２がターンオンし、それによりダミー・ビット線１１０をグラウンドまでプリチャージする。

チャージ・シェアリング回路１０９は、ＮＦＥＴデバイスＮ１を備えてもよいスイッチング回路１１１を介して所与の論理ビット線１０２に好ましくは接続される。ＮＦＥＴデバイスＮ１のソースはダミー・ビット線１１０に接続され、Ｎ１のドレインは所与の論理ビット線１０２に接続するように構成され、Ｎ１のゲートは、この例示的実施形態では第２制御信号すなわちＲＳＰと同じである第４制御信号を受信するように構成される。従って、プリチャージＰＦＥＴ Ｐ１がターンオフする（たとえば、信号ＲＳＰがハイに達する）と、ＮＦＥＴ Ｎ１がアクティブにされる。別法として、２つの別個の制御信号がプリチャージＰＦＥＴ Ｐ１およびスイッチング回路１１１のために使用されてもよい。論理ビット線１０２およびダミー・ビット線１１０がプリチャージされている間は、ＮＦＥＴデバイスＮ１がディスエーブルにされ（たとえば、ターンオフされ）、それによりチャージ・シェアリング回路１０９を論理ビット線から電気的に切り離す。プリチャージ・デバイスＰ１がターンオフされた後で、スイッチング・デバイスＮ１は、チャージ・シェアリング回路１０９をビット線１０２に接続するためにターンオンされることができる。各論理ビット線は対応するチャージ・シェアリング回路１０９を好ましくは含むが、任意の所与の時間においてはメモリ回路の複数の論理ビット線のうちの１つのサブセットだけが選択される。従って、単一のチャージ・シェアリング回路１０９が複数の論理ビット線によって使用されることが可能であり、スイッチング回路１１１は、チャージ・シェアリング回路を適切な論理ビット線に選択的に接続するように動作するマルチプレクサまたは代替の接続構成を含むことができる。

制御信号ＲＷＬ、ＲＳＰおよびＲＳＮ、ならびにＲＯＭ回路１００で使用される他の信号は、このＲＯＭ回路に含まれるタイミング回路１１２により生成されることができる。別法として、これらの制御信号の１つまたは複数は、ＲＯＭ回路１００に対して相対的に外部で生成され、このＲＯＭ回路に供給されてもよい。メモリ回路で使用するためのタイミング信号の生成は当業者によって一般に良く知られている。従って、タイミング回路１１２についての詳細な議論については本明細書では述べない。

チャージ・シェアリング回路１０９、スイッチング回路１１１およびコンパレータ回路１０８は、ＲＯＭ回路１００に好ましくは含まれるセンシング回路を形成する。別法として、本発明の例示的実施形態により形成されるセンシング回路はＲＯＭ回路１００から切り離して使用されてもよい。

論理ビット線１０２から除去される電荷の量は、ダミー・ビット線１１０のキャパシタンスＣ_ＤＢＬに対する論理ビット線のキャパシタンスＣ_ＢＬの比に応じたものになるが、また、この量は、ダミー・ビット線が約ＶＤＤ−Ｖｔ−Ｖ_{ｂｏｄｙ ｅｆｆｅｃｔ}にチャージされた後にＮＦＥＴデバイスＮ１がカットオフに達することによっても制限される。ここで、ＶｔはＮＦＥＴ Ｎ１のしきい値電圧であり、Ｖ_{ｂｏｄｙ ｅｆｆｅｃｔ}はＮ１の基板効果電圧である。Ｃ_ＤＢＬに対するＣ_ＢＬの比は、論理ビット線１０２の電圧がチャージ・シェアリングによってどの程度初期に低下させられるかを本質的に制御する。たとえば、ダミー・ビット線１１０が対応するビット線１０２のキャパシタンスと実質的に等しいキャパシタンスを有するように構成されると仮定すると、論理ビット線１０２の電圧が初期に低下させられる最大の量は約５０％である。インバータのスイッチング点の上に少なくともいくらかのマージンを持たせるために、ダミー・ビット線１１０は論理ビット線１０２よりも容量性が僅かに小さくなるように構成されることができる。これは、たとえば、論理ビット線１０２に対して相対的にダミー・ビット線１１０の長さまたは代替の寸法を調整することによって達成されることができる。このチャージ・シェアリング方法は寄生容量比に依存するので、結果として得られる効果は半導体プロセスの変動に実質的に影響されない。また、チャージ・シェアリング方法は電源電圧の大きさによく対応する。

代替の実施形態において、チャージ・シェアリング回路１０９は、そのチャージ・シェアリング回路１０９に関連した所定のキャパシタンスを有するように構成されたキャパシタまたは他の容量性の要素を含むことができる。キャパシタはダミー・ビット線１１０の代わりに、またはダミー・ビット線１１０に付加して使用されることができる。たとえば、キャパシタの第１端子はスイッチング回路１１１に接続されることができ、キャパシタの第２端子はグラウンドまたは代替の電圧源に接続するように構成されることができる。この構成は寄生容量比に依存しないので、半導体プロセスおよび／または電圧の変動に対してより敏感である可能性があるが、しかし、たとえば消費される半導体面積に関するような、他の利益をもたらす可能性がある。

コンパレータ回路１０８のインバータＩ１の所望のスイッチング点は、メモリ回路にとって受け入れることのできるノイズ・マージン（たとえば、１／２ＶＤＤ、２／３ＶＤＤなど）に少なくとも部分的に依存することを理解されたい。言い換えると、インバータＩ１のスイッチング点により、どれだけの量の電荷が論理ビット線１０２から除去されるべきであるかが決まる。論理ビット線１０２から除去されるべき電荷の所望の量は、メモリ回路が受ける可能性のある半導体プロセス、電圧および／または温度（ＰＶＴ）条件の変動に対する十分なマージンを許容した上で、論理ビット線の電圧が論理ビット線の初期のプリチャージ電圧（たとえば、ＶＤＤ）未満になりかつインバータＩ１のスイッチング点よりも大きくなるように選択されるべきである。もしもチャージ・シェアリング回路の結果として過剰な電荷が論理ビット線１０２から除去されるならば、論理ビット線の電圧がコンパレータ回路のスイッチングしきい値より下まで減少し、それによりメモリ回路に誤った出力信号を生成させる原因になることがある。

本発明の他の態様によると、スイッチング回路１１１に供給される制御信号は、ＰＦＥＴデバイスＰ１に供給される制御信号ＲＳＰと異なる。読み出しアクセスのためにＲＯＭセル１０３をイネーブルにするために使用される制御信号ＲＷＬに対して、スイッチング回路をアクティブにするために使用される制御信号のタイミングは、読み出しアクセスの間は（たとえば、ＲＷＬがハイの間は）、チャージ・シェアリング回路１０９が論理ビット線１０２から切り離されるように構成されることができる。チャージ・シェアリング回路１０９は、所定の量の電荷をビット線から除去するために好ましくはビット線１０２に接続され、その場合はその後、チャージ・シェアリング回路は信号ＲＷＬがハイに達する直前にビット線から切り離されることができる。このようにして、ＲＯＭセル１０３がビット線をより急速にディスチャージできるようにするために、チャージ・シェアリング回路１０９に関連した任意のキャパシタンスが論理ビット線１０２から除去されることが可能となる。

図２は、本発明の一実施形態による、図１に示したＲＯＭ回路１００に対応する例示の信号を示す論理タイミング図２００である。図から明らかなように、時間ｔ０で、制御信号ＲＳＰおよびＲＷＬはロー（たとえば、０）であり、ＲＳＮはハイ（たとえば、ＶＤＤ）である。ローの状態にある信号ＲＳＰはＰＦＥＴデバイスＰ１をターンオンし、それにより、論理ビット線信号ＢＬで示されるように論理ビット線１０２をハイにプリチャージする。また、ローの状態にある信号ＲＳＰはＮＦＥＴデバイスＮ１をターンオフし、それにより、論理ビット線をチャージ・シェアリング回路１０９から切り離す。ハイの状態にある信号ＲＳＮはＮＦＥＴデバイスＮ２をターンオンし、それにより、ダミー・ビット線信号ＤＢＬで示されるようにダミー・ビット線１１０をローにプリチャージする。

時間ｔ１で信号ＲＳＮがローになり、それによりＮＦＥＴデバイスＮ２をターンオフし、ダミー・ビット線１１０を基本的にフロートにする。時間ｔ２で信号ＲＳＰがハイになり、それによりＰＦＥＴデバイスＰ１をターンオフし、論理ビット線１０２のプリチャージを終了させる。また、ハイの状態の信号ＲＳＰはＮＦＥＴデバイスＮ１をターンオンさせ、それにより、チャージ・シェアリング回路を論理ビット線に接続する。チャージ・シェアリング回路が論理ビット線に接続された後、論理ビット線１０２上のいくらかの電荷は、電荷保存則に従ってダミー・ビット線１１０に転送され始める。先に説明したように、論理ビット線から除去される電荷の量は、チャージ・シェアリング回路のキャパシタンス（たとえば、主としてダミー・ビット線のキャパシタンス）に対する論理ビット線のキャパシタンスの比に応じたものになる。論理ビット線およびダミー・ビット線のキャパシタンスが互いに実質的に等しいと仮定すると、論理ビット線から除去されダミー・ビット線に付加される電荷の量は、論理ビット線上の初期の電荷の約１／２になる。

時間ｔ３で、信号ＲＷＬがハイになり、それによりＲＯＭセルのアクセス・トランジスタ１０６をターンオンする。ＲＯＭセルがその内部に「０」が記憶されている場合は、ＲＯＭセルは論理ビット線から事実上切り離され、従ってビット線をディスチャージさせないことになる。本例示においては、ＲＯＭセルはその内部に「１」が記憶されているものと仮定されている。従って、信号ＲＷＬがハイに達するとＲＯＭセルは論理ビット線をグラウンドまでディスチャージさせ始める。しかし、チャージ・シェアリング回路の結果としていくらかの電荷は論理ビット線からすでに除去されているので、ビット線をコンパレータ回路１０８のスイッチングしきい値より下までディスチャージさせるために必要とされる時間の量は、標準のメモリ回路に比較してかなり削減される。チャージ・シェアリング回路が無い場合は、論理ビット線電圧ＢＬは、２０２で示されるように、ＲＯＭセルがアクセスされた後（たとえば、時間ｔ３後）になるまで低下を始めない。論理ビット線の電圧ＢＬがコンパレータ回路１０８のスイッチングしきい値より下まで低下した後、コンパレータ回路で生成される出力信号ＯＵＴは時間ｔ４でハイに達する。時間ｔ５は、出力信号ＯＵＴが軌跡２０４をたどってハイに達する時点を示し、この軌跡はチャージ・シェアリング回路が無い場合のＲＯＭ回路の性能を表す。時間ｔ５とｔ４の差すなわちｔ５−ｔ４は、チャージ・シェアリング回路の効果に帰すことができるＲＯＭ回路の遅延時間の削減を表す。

上述のように、もしもチャージ・シェアリング回路の結果として過度な量の電荷が論理ビット線から除去されると、論理ビット線の電圧がコンパレータ回路のスイッチングしきい値より下まで低下する可能性があり、それによりＲＯＭ回路が誤った出力信号を生成することがある。図から明らかなように、論理ビット線からダミー・ビット線に転送される電荷の量は、スイッチング回路１１１のＮＦＥＴデバイスＮ１のカットオフにより効果的に制限される。具体的に言うと、デバイスＮ１のゲート電圧はＶＤＤであるので、ダミー・ビット線の電圧ＤＢＬがＶＤＤより下の、Ｎ１のしきい値電圧に基板効果電圧を加えた値の近くまで上昇すると、デバイスＮ１はカットオフを始める。ＮＦＥＴデバイスのこのカットオフ効果は、過度な量の電荷が論理ビット線から抜き取られることを有利に防止する自己制限方式のメカニズムをもたらす。

図３は、本発明の他の実施形態による、本発明のセンシング方法が使用された例示のＲＥＧＦＩＬＥメモリ回路３００の少なくとも一部分を示す概略図である。図から明らかになるであろうが、ＲＥＧＦＩＬＥメモリ回路と共に使用される本発明のシングルエンド・センシング技法は、図１に示したＲＯＭ回路用途で使用された技法と実質的に同じである。

ＲＥＧＦＩＬＥメモリ回路３００は複数の論理ビット線を含むことができ、説明を容易にするためにそのうちの１本の論理ビット線３０２だけが示される。ＲＥＧＦＩＬＥメモリ回路３００は、論理ビット線に結合された複数のＲＥＧＦＩＬＥメモリ・セルをさらに含むことができ、そのうちの１つのＲＥＧＦＩＬＥメモリ・セル３０４が示される。ＲＥＧＦＩＬＥメモリ・セル３０４は、メモリ・セルの論理状態を蓄えるための記憶要素３０６を好ましくは備える。記憶要素３０６は、一方のインバータの出力が他方のインバータの入力に接続されるように結びつけられた一対のインバータＩ１およびＩ２を好ましくは備える。すなわち、インバータＩ１の出力がインバータＩ２の入力にノードＮ１で接続され、インバータＩ２の出力がインバータＩ１の入力にノードＮ２で接続される。記憶要素３０６は、一対の対応するＮＦＥＴデバイス３０８および３１０をそれぞれ介して、一対のライト・ビット線３１２および３１４に選択的に接続される。メモリ・セル３０４に記憶されるであろうデータは、ライト・ビット線３１２、３１４を介して好ましくは伝えられる。デバイス３０８のソースが記憶要素３０６にノードＮ１で接続され、デバイス３０８のドレインがビット線３１２に接続するように構成され、デバイス３０８のゲートが第１制御信号ＷＷＬを受信するように構成される。同様に、デバイス３１０のソースが記憶要素３０６にノードＮ２で接続され、デバイス３１０のドレインがビット線３１４に接続するように構成され、デバイス３１０のゲートが第１制御信号ＷＷＬを受信するように構成される。

記憶要素３０６のノードＮ２における出力は、ノードＮ１において同様に生成されることもできるが、第１ＮＦＥＴアクセス・トランジスタ３１６に好ましくは接続される。第２ＮＦＥＴアクセス・トランジスタ３１８は、第１アクセス・トランジスタ３１６と対応する論理ビット線３０２との間に接続される。具体的に言えば、ＮＦＥＴ３１８のドレインがビット線３０２に接続するように構成され、ＮＦＥＴ３１８のゲートが第２制御信号ＲＷＬを受信するように構成され、ＮＦＥＴ３１８のソースがＮＦＥＴ３１６のドレインに接続され、ＮＦＥＴ３１６のゲートが記憶要素３０６にノードＮ２で接続され、ＮＦＥＴ３１６のソースがグラウンドまたは代替の電圧源に接続するように構成される。制御信号ＲＷＬは、ＲＥＧＦＩＬＥメモリ回路３００の対応するリード・ワード線（図示せず）によって伝えられることができる。信号ＲＷＬがハイのとき、アクセスＮＦＥＴ３１８はターンオンする。記憶要素３０６に論理「１」が記憶されているときは、アクセスＮＦＥＴ３１６がターンオンされ、それによりビット線３０２をグラウンドまでディスチャージする。同様に、記憶要素３０６に論理「０」が記憶されているときは、ＮＦＥＴ３１６はターンオフされ、それによりメモリ・セル３０４を論理ビット線３０２から事実上切り離す。ビット線に接続された１個のメモリ・セルだけが示されているが、標準のＲＥＧＦＩＬＥメモリ回路では通常、多数のメモリ・セル（たとえば、５１２個）が１本の所与のビット線に接続されている。

読み出しアクセスに先立って、ＲＥＧＦＩＬＥメモリ回路３００の論理ビット線３０２は、対応するＰＦＥＴプルアップ・デバイスＰ１または代替のプリチャージ構成を経由して、たとえばＶＤＤなど所定の電圧レベルまで好ましくはプリチャージされる。すなわち、ＰＦＥＴデバイスＰ１のソースはＶＤＤに接続するように構成され、Ｐ１のドレインはビット線３０２に接続され、Ｐ１のゲートは第３制御信号ＲＳＰを受信するように構成される。信号ＲＳＰがローのとき、デバイスＰ１がターンオンし、それによりビット線３０２を実質的にＶＤＤまでチャージする。コンパレータ回路３２０が、対応するビット線３０２に接続され、ビット線３０２に接続された選択されたメモリ・セル（たとえば、メモリ・セル３０４）の論理状態を示す出力信号ＯＵＴを生成するように動作する。先に述べたように、一般に、メモリ回路の複数のビット線のうち１つのサブセットだけが任意の所与の時間で使用されるので、コンパレータ回路３２０は複数のビット線によって共用されることができ、このコンパレータ回路をビット線の選択された１本に接続するために選択回路構成（図示せず）がメモリ回路に含まれることが可能である。

コンパレータ回路３２０は、対応するビット線３０２に結合された入力、および信号ＯＵＴを生成するための出力を有するたとえばインバータＩ３を好ましくは備える。この例では、ビット線３０２上に生じた信号は、インバータ内のＰＦＥＴデバイスおよびＮＦＥＴデバイスのそれぞれのサイズ（たとえばチャネル長に対するチャネル幅の比）に応じて制御されることが可能なインバータＩ３のスイッチング点に対して比較される。別法として、ビット線３０２上に生じた信号をコンパレータ回路３２０に供給される基準信号と比較するための差動入力を有するコンパレータ回路が使用されてもよい。

ビット線３０２が論理ハイ・レベル（たとえば、「１」）にプリチャージされると、信号ＯＵＴは論理ロー・レベル（たとえば、「０」）になる。論理「０」がメモリ・セル３０４に記憶されている場合は、論理ビット線３０２は、信号ＯＵＴが論理「０」になるように、読み出しアクセスの間はプリチャージされたハイの状態に留まる。同様に、論理「１」がメモリ・セル３０４に記憶されているときは、ビット線３０２は、アクセス・トランジスタ３１６および３１８を経由してグラウンドまでディスチャージする。ビット線３０２の電圧が、本実施形態ではインバータＩ３のスイッチング点に等しいコンパレータ３２０のスイッチングしきい値よりも下のレベルに低下したときは、信号ＯＵＴは論理ハイの状態に切り換わる。

図１に示した例示的ＲＯＭ回路１００と同様に、ＲＥＧＦＩＬＥメモリ回路３００は、ダミー・ビット線３２３およびこのダミー・ビット線に接続されたＮＦＥＴデバイスＮ２を含むチャージ・シェアリング回路３２２をさらに備える。チャージ・シェアリング回路３２２は、図１に示され本明細書で上述されたチャージ・シェアリング回路１０９と一致する方法で好ましくは機能するが、同様に、代替のチャージ・シェアリング回路構成も本発明に基づいて考えられる。デバイスＮ２は、読み出しアクセスに先立ってダミー・ビット線を所定の電圧レベルまでプリチャージできるように、ダミー・ビット線３２３をたとえばグラウンドなどの電圧源に接続するように動作する。デバイスＮ２のソースはグラウンドまたは代替の電圧源に接続するように好ましくは構成され、Ｎ２のドレインはダミー・ビット線３２３に接続され、Ｎ２のゲートは第４制御信号ＲＳＮを受信するように構成される。信号ＲＳＮがアクティブ（たとえば、ＶＤＤ）のとき、デバイスＮ２はターンオンし、それによりダミー・ビット線３２３をグラウンドまでプリチャージする。

チャージ・シェアリング回路３２２は、ＮＦＥＴデバイスＮ１を好ましくは備えるスイッチング回路３２４を介して所与の論理ビット線３０２に接続される。デバイスＮ１のソースはダミー・ビット線３２３に接続され、Ｎ１のドレインは論理ビット線３０２に接続するように構成され、Ｎ１のゲートは、この例示的実施形態では第３制御信号と同じである第５制御信号、すなわちＲＳＰを受信するように構成される。従って、プリチャージ・デバイスＰ１がターンオフすると（たとえば、信号ＲＳＰがハイに達すると）、デバイスＮ１はアクティブにされる。別法として、２つの別々の制御信号がプリチャージ・デバイスＰ１およびスイッチング回路３２４のために使用されてもよい。論理ビット線３０２およびダミー・ビット線３２３がプリチャージされている間は、デバイスＮ１はディスエーブルにされ、それによりチャージ・シェアリング回路３２２が論理ビット線から電気的に切り離される。デバイスＰ１がターンオフされた後、デバイスＮ１は、チャージ・シェアリング回路３２２を論理ビット線３０２に接続するためにターンオンされることができる。各論理ビット線は対応するチャージ・シェアリング回路３２２を好ましくは含むが、１つのチャージ・シェアリング回路が複数の論理ビット線によって使用されてもよく、スイッチング回路３２４は、チャージ・シェアリング回路を適切な論理ビット線に選択的に接続するように動作するマルチプレクサまたは代替の接続構成を含んでもよい。

制御信号ＲＷＬ、ＲＳＰ、ＲＳＮおよびＷＷＬは、ＲＥＧＦＩＬＥメモリ回路３００で使用される他の信号と共に、このＲＥＧＦＩＬＥメモリ回路に含まれるタイミング回路３２６により生成されることができる。別法として、これらの制御信号の１つまたは複数は、ＲＥＧＦＩＬＥメモリ回路３００に対して相対的に外部で生成され、このＲＥＧＦＩＬＥメモリ回路に供給されてもよい。一般に、メモリ回路と共に使用するためのタイミング信号の生成は当業者によって良く知られている。従って、タイミング回路３２６についての詳細な考察については本明細書では述べない。

本発明の実施形態のセンシング方法は、電子デバイスまたは代替のシステムに組み込まれたメモリ内部で使用するのに特によく適し得る。たとえば、本発明の他の態様によって形成される例示的電子デバイスは、マイクロプロセッサ、または代替の処理デバイス（たとえば、デジタル信号プロセッサ、マイクロコントローラ、中央演算処理装置など）、（たとえば、バスまたは代替の接続手段を介して）このマイクロプロセッサに結合されたメモリ、ならびに（たとえば、データをマイクロプロセッサに提示し、かつ／または、マイクロプロセッサからデータを得るための）このマイクロプロセッサにインターフェース接続するように動作する入出力回路構成を含むことができる。さまざまな実施形態において、本発明のシングルエンド・センシング回路は、電子デバイスの範囲内の多くの記憶用途領域に含まれることができる。

本発明の装置および方法の少なくとも一部分は、１つまたは複数の集積回路に実装されることが可能である。集積回路の形成において、通常、複数の同一のダイが半導体ウェーハの表面上に繰返しパターンをなして製造される。各ダイは本明細書で説明した１つのデバイスを含み、他の構造または回路を含んでもよい。個々のダイはこのウェーハから切断されまたはダイシングされ、次いで、集積回路としてパッケージングされる。集積回路を作成するためにウェーハをどのようにダイシングしダイをパッケージングするかについて当業者であればわかるであろう。そのようにして製造された集積回路は本発明の一部分であると考えられる。

本発明の例示的実施形態が添付の図面を参照しながら本明細書で説明されてきたが、本発明はそれらの具体的な実施形態に限定されるものでなく、さまざまな他の変更および修正が添付の特許請求の範囲から逸脱することなく本明細書の中で当業者によって行われ得ることを理解されよう。

本発明の一実施形態による、本発明のセンシング方法が使用された例示のＲＯＭ回路の少なくとも一部分を示す概略図である。 本発明の一実施形態による、図１に示されたＲＯＭ回路に対応する例示の信号を示す論理タイミング図である。 本発明の別の実施形態による、本発明のセンシング方法が使用された例示のＲＥＧＦＩＬＥメモリ回路の少なくとも一部分を示す概略図である。

Claims (10)

1. 複数の論理ビット線および前記論理ビット線に接続された複数のメモリ・セルを含むメモリ回路と共に使用するためのシングルエンド・センシング回路であって、
   少なくとも１つのチャージ・シェアリング回路と、
   前記少なくとも１つのチャージ・シェアリング回路に接続され、供給される第１制御信号に応じて前記チャージ・シェアリング回路を前記論理ビット線の所与の少なくとも１本に選択的に接続するように動作する少なくとも１つのスイッチング回路と、
   前記所与の論理ビット線に接続された少なくとも１つのコンパレータ回路とを備え、
   前記コンパレータ回路は、前記所与の論理ビット線に接続されたメモリ・セルの論理状態を示す出力信号を生成するように動作し、前記チャージ・シェアリング回路は、前記メモリ・セルの読み出しアクセスに関連して前記所与の論理ビット線の電圧を低下させるように前記所与の論理ビット線上のある量の電荷を除去するように動作する、シングルエンド・センシング回路。
2. 前記少なくとも１つのチャージ・シェアリング回路は、
   少なくとも１本のダミー・ビット線と、 前記少なくとも１本のダミー・ビット線に接続され、第２制御信号に応じて前記少なくとも１本のダミー・ビット線を第１の電圧源に選択的に接続するように動作する第２のスイッチング回路と
   を備える請求項１に記載のセンシング回路。
3. 前記少なくとも１つのチャージ・シェアリング回路は、
   キャパシタと、
   前記キャパシタに接続され、第２制御信号に応じて前記キャパシタを第１の電圧源に選択的に接続するように動作する第２のスイッチング回路と
   を備える請求項１に記載のセンシング回路。
4. 前記対応する論理ビット線に接続するように構成され、前記メモリ・セルの読み出しアクセスに先立って前記対応する論理ビット線を前記第１の電圧レベルまで選択的にチャージするように動作するプリチャージ回路をさらに備える請求項１に記載のセンシング回路。
5. 前記チャージ・シェアリング回路は、前記メモリ・セルの読み出しアクセスに先立って前記所与の論理ビット線の電圧を低下させるように前記所与の論理ビット線上の所定の量の電荷を除去するように動作する請求項１に記載のセンシング回路。
6. 前記チャージ・シェアリング回路は、前記メモリ・セルの読み出しアクセスの間に前記所与の論理ビット線の電圧を低下させるように前記所与の論理ビット線上の所定の量の電荷を除去するように動作する請求項１に記載のセンシング回路。
7. 複数の論理ビット線と、
   前記論理ビット線に接続された複数のメモリ・セルと、
   少なくとも１つのシングルエンド・センシング回路とを備え、
   前記少なくとも１つのシングルエンド・センシング回路は、
   少なくとも１つのチャージ・シェアリング回路と、
   前記少なくとも１つのチャージ・シェアリング回路に接続され、供給される第１制御信号に応じて前記チャージ・シェアリング回路を前記論理ビット線の所与の少なくとも１本に選択的に接続するように動作する少なくとも１つのスイッチング回路と、
   前記所与の論理ビット線に接続された少なくとも１つのコンパレータ回路とを備え、
   前記コンパレータ回路は、前記対応する論理ビット線に接続されたメモリ・セルの論理状態を示す出力信号を生成するように動作し、前記チャージ・シェアリング回路は、前記メモリ・セルの読み出しアクセスに関連して前記所与の論理ビット線の電圧を低下させるように前記所与の論理ビット線上のある量の電荷を除去するように動作する、メモリ回路。
8. 複数のビット線および前記ビット線に接続された複数のメモリ・セルを含むメモリ回路と共に使用するための少なくとも１つのシングルエンド・センシング回路を含む集積回路であって、前記少なくとも１つのセンシング回路は、
   チャージ・シェアリング回路構成と、
   前記チャージ・シェアリング回路構成に接続され、供給される第１制御信号に応じて前記チャージ・シェアリング回路構成を前記ビット線の所与の少なくとも１本に選択的に接続するように動作するスイッチング回路構成と、
   前記所与のビット線に接続された少なくとも１つのコンパレータとを備え、
   前記コンパレータは、前記所与のビット線に接続されたメモリ・セルの論理状態を示す出力信号を生成するように動作し、前記チャージ・シェアリング回路構成は、前記メモリ・セルの読み出しアクセスに関連して前記所与のビット線の電圧を低下させるように前記所与のビット線上のある量の電荷を除去するように動作する、集積回路。
9. 少なくとも１つのメモリ回路を含む集積回路であって、前記少なくとも１つのメモリ回路は、
   複数のビット線と、
   前記複数のビット線に接続された複数のメモリ・セルと、
   少なくとも１つのシングルエンド・センシング回路とを備え、前記少なくとも１つのシングルエンド・センシング回路は、
   チャージ・シェアリング回路構成と、
   前記チャージ・シェアリング回路構成に接続され、供給される第１制御信号に応じて前記チャージ・シェアリング回路構成を前記ビット線の所与の少なくとも１本に選択的に接続するように動作するスイッチング回路構成と、
   前記所与のビット線に接続された少なくとも１つのコンパレータとを備え、
   前記コンパレータは、前記所与のビット線に接続されたメモリ・セルの論理状態を示す出力信号を生成するように動作し、前記チャージ・シェアリング回路構成は、前記メモリ・セルの読み出しアクセスに関連して前記所与のビット線の電圧を低下させるように前記所与のビット線上のある量の電荷を除去するように動作する、集積回路。
10. 組み込みメモリを含むシステムであって、前記組み込みメモリは、
    複数のビット線と、
    前記複数のビット線に接続された複数のメモリ・セルと、
    少なくとも１つのシングルエンド・センシング回路とを備え、前記少なくとも１つのシングルエンド・センシング回路は、
    少なくとも１つのチャージ・シェアリング回路と、
    前記少なくとも１つのチャージ・シェアリング回路に接続され、供給される第１制御信号に応じて前記チャージ・シェアリング回路を前記ビット線の所与の少なくとも１本に選択的に接続するように動作する少なくとも１つのスイッチング回路と、
    前記所与のビット線に接続された少なくとも１つのコンパレータ回路とを備え、
    前記コンパレータ回路は、前記対応するビット線に接続されたメモリ・セルの論理状態を示す出力信号を生成するように動作し、前記チャージ・シェアリング回路は、前記メモリ・セルの読み出しアクセスに関連して前記所与のビット線の電圧を低下させるように前記所与のビット線上のある量の電荷を除去するように動作する、システム。

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