TWI609377B - 記憶體裝置以及在此種記憶體裝置中控制漏電流的方法 - Google Patents

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Description

記憶體裝置以及在此種記憶體裝置中控制漏電流的方法
本發明相關於包含記憶體細胞元陣列的記憶體裝 置，以及在此種裝置內控制漏電流的方法。
在發展記憶體裝置時，花費了顯著的發展努力以尋 求改良相關聯於寫入與讀取作業的效能，及(或)減少電力消耗。例如文獻「A Step-Down Boosted-Wordline Scheme for 1-V Battery-Operated Fast SRAMs」(H Morimura et al,IEEE Journal of Solid-State Circuits,Volume 33,No.8,August 1998,Pages 1220 to 1227)、「PVT-and-Aging Adaptive Wordline Boosting for 8T SRAM Power Reduction」(A Raychowdhury et al,ISSCC 2010,Session 19,High-Performance Embedded Memory,19.6,Pages 352 to 354)以及「Low Power SRAM with Boost Driver Generating Pulsed Word Line Voltage for Sub-1V Operation」(M Iijima et al,Journal of Computers,Volume 3,No.5,May 2008,Pages 34 to 40)，說明了各種用於基於效能或減 少電力之理由推升字線電壓的技術。
文獻「A 45nm Dual-Port SRAM with Write and Read Capability Enhancement at Low Voltage」(D Wang et al,IEEE 2007,Pages 211 to 214)，說明了將地線推升至負電位的寫入與讀取增強機制。文獻「An 8T Sub-Threshold SRAM Cell Utilising Reverse Short Channel Effect for Write Margin and Read Performance Improvement」(T Hyoung Kim et al,IEEE 2007 Custom Integrated Circuits Conference(CICC),Pages 241 to 244)說明了另一種改良效能的做法，藉由使用長通道裝置以利用明顯的反向短通道效應，來改良8T次臨限SRAM的寫入邊際與讀取效能。文獻「8T Single-Ended Sub-Threshold SRAM with Cross-Point Data-Aware Write Operation」(Yi Chiu et al,IEEE 2011,pages 169 to 174)說明了適合用於低電力與低電壓作業的8T SRAM細胞元，此細胞元的結構維持不受干擾的讀取作業，同時改良細胞元的寫入能力，以改良可執行寫入作業的最小電壓。
儘管諸如前述的文獻關注於改良記憶體裝置的效能 及(或)減少記憶體裝置的電力消耗，但另一議題變得越來越顯著，此議題為在記憶體裝置內觀察到的漏電流量。
隨著製程尺寸在現代資料處理系統中縮小，個別電 路元件的操作特性中的變異性提昇。對於由記憶體細胞元陣列所組成的記憶體裝置的範例，將瞭解到，每一記憶體細胞元將通常由數個電子部件(諸如電晶體)組成，而彼等個別部件中的變異性隨著製程尺寸縮小而顯著地提昇。再者，逐 漸期望以更低的供應電壓來操作資料處理系統，但隨著供應電壓降低，個別部件中的變異所造成的可靠性議題變得更為顯著。
個別記憶體細胞元內的漏電流隨著製程尺寸縮小而 提昇的事實，產生了一種對於可靠性的顧慮。記憶體裝置內存在各種可能的漏電流路徑，但一種顧慮領域為透過連接至記憶體裝置內的位元線的部件而產生的漏電流。
記憶體細胞元陣列通常被設置為複數個列與行，每 一記憶體細胞元列耦接至至少一個相關聯的字線(在一些實施例中存在個別用於寫入作業與讀取作業的字線)，而每一記憶體細胞元行形成至少一個行群組。一或更多個位元線通常將相關聯於每一行群組(再次說明，一些實施例將提供個別寫入位元線與讀取位元線)，而行群組中的每一記憶體細胞元將具有耦接至此種位元線的部件。
在一或更多行中的記憶體細胞元當前不被存取時， 將持續存在各種部件耦接至位元線，且這些部件可產生洩漏路徑，漏電流可透過洩漏路徑發生，而提昇裝置的電力消耗。
對於單端記憶體細胞元的範例，此種記憶體細胞元 使用單一讀取位元線，單一讀取位元線經由耦接電路系統耦接至記憶體細胞元的內部節點，以允許在讀取作業內讀取儲存在彼記憶體細胞元中的資料值。在讀取作業之前，單一讀取位元線被預充電至第一電壓位準(通常為供應電壓Vdd)，而隨後若耦接至彼讀取位元線的記憶體細胞元在讀取作業內被定址(藉由耦接至彼記憶體細胞元的讀取字線上的確立讀 取字線訊號)，則根據儲存在記憶體細胞元內的值，位元線上的電壓將保持在第一電壓位準或將朝第二電壓位準(通常為地電位)放電。
在行群組的記憶體細胞元當前未經受讀取作業時， 行群組內的所有記憶體細胞元仍將被經由他們所相關聯的耦接電路系統耦接至讀取位元線，而此可產生顯著的漏電流。
因此，期望提供在記憶體內減少此種漏電流，而不 犧牲記憶體裝置效能的改良技術。
本發明之第一態樣提供一種記憶體裝置，包含：記 憶體細胞元陣列，記憶體細胞元陣列設置為複數個列與行，每一記憶體細胞元列耦接至相關聯的讀取字線，每一記憶體細胞元行形成至少一個行群組，且每一行群組的記憶體細胞元耦接至相關聯的讀取位元線，每一行群組具有活躍作業模式與非活躍作業模式，在活躍作業模式中可對彼行群組內的啟動記憶體細胞元執行讀取作業，在非活躍作業模式中讀取作業無法被執行；預充電電路系統，對於在活躍作業模式中的每一行群組，預充電電路系統經配置以在讀取作業之前將相關聯的讀取位元線預充電至第一電壓位準；每一記憶體細胞元包含耦接電路系統，耦接電路系統在相關聯的讀取位元線與參考線之間連接，參考線與包含彼記憶體細胞元的行群組相關聯；參考線控制電路系統，對於具有在活躍作業模式中的相關聯的行群組的每一參考線，參考線控制電路系統經 配置以將參考線連接至不同於第一電壓位準的第二電壓位準，且對於不具有在活躍作業模式中的相關聯的行群組的每一參考線，參考線控制電路系統經配置以將參考線與第二電壓位準斷開；以及字線推升電路系統，字線推升電路系統經配置以在相關聯於欲在讀取作業中啟動的記憶體細胞元列的讀取字線上，產生位於經推升電壓位準的經確立字線訊號；在讀取作業中，相關聯於每一啟動記憶體細胞元的耦接電路系統，經配置以由經確立字線訊號啟動，並根據儲存在啟動記憶體細胞元內的資料值，選擇性地使相關聯的讀取位元線朝向存在相關聯的參考線上的第二電壓位準放電；以及對於不具有在活躍作業模式中的相關聯的行群組的每一參考線，參考線控制電路系統將參考線與第二電壓位準斷開的動作，用於移除通過相關聯的行群組的每一記憶體細胞元的耦接電路系統的漏電流路徑。
根據本發明，建立了參考線，且每一行群組相關聯 於這些參考線的一者。對於每一參考線，隨後使用參考線控制電路系統以選擇性地將彼參考線連接至第二電壓位準，或使參考線與第二電壓位準斷開。詳言之，對於具有在活躍作業模式中的相關聯的行群組的每一參考線(亦即，其中可對彼行群組內的啟動記憶體執行讀取作業)，參考線控制電路系統將彼參考線連接至第二電壓位準。相反的，對於不具有在活躍作業模式中的相關聯的行群組的任意參考線，彼參考線 被與第二電壓位準斷開，使彼參考線上的電壓浮接，從而減少通過彼相關聯的行群組的每一記憶體細胞元的耦接電路系統的漏電流路徑。
此種做法顯著地減少通過耦接電路系統的漏電流。 然而，由於在相關聯的行群組位於活躍作業模式中時參考線控制電路系統將造成額外部件存在讀取位元線與第二電壓位準之間的路徑中，此可能對讀取作業效能產生衝擊。為了補償彼可能的效能降低，本發明包含經配置以在讀取字線上產生位於經推升電壓位準的經確立字線訊號的字線推升電路系統，此增加耦接電路系統的效能，並確保參考線控制電路系統的存在不對讀取效能產生衝擊。推升讀取字線電壓，可顯著地增加讀取效能，因此允許前述的設置同時得到低漏電流與高效能。
可由各種方式建立參考線。例如在一個具體實施例 中，每一行群組經配置為具有自身的參考線。在替代性具體實施例中，多個行群組可共享參考線。存在數種方式以讓多個行群組可經配置以共享參考線。例如，共享參考線的多個行群組可位於記憶體陣列的單一行內。或者，在其中陣列的各個行被多工畫以允許記憶體的不同部分在讀取作業中被存取的具體實施例中，共享參考線的多個行可為被提供為多工設置的多個行，使得在特定讀取作業中彼等多個行中僅有一者被啟動。
參考線控制電路系統可為各種形式。然而在一個具 體實施例中，參考線控制電路系統包含對於每一參考線的參 考線控制單元，且記憶體裝置包含經配置對每一參考線控制單元產生致能訊號的控制電路系統。每一參考線控制單元回應於控制電路系統設定該致能訊號而將相關聯的參考線連接至第二電壓位準，並回應於控制電路系統清除致能訊號而將相關聯的參考線與第二電壓位準斷開。
每一參考線控制單元可為各種形式。在一個具體實 施例中，每一參考線控制單元包含NMOS電晶體電路系統，且致能訊號被設定為邏輯1值以開啟NMOS電晶體電路系統，且被清除為邏輯0值以關閉NMOS電晶體電路系統。
NMOS電晶體電路系統可由各種方式設置。例如， 為了增加驅動強度，可由複數個並聯於參考線與第二電壓位準之間的複數個NMOS電晶體來建置NMOS電晶體電路系統。此將確保在其中相關聯的參考線具有在活躍作業模式中的相關聯的行群組的情況中，NMOS電晶體電路系統將更強烈地操作以將參考線拉至第二電壓位準。然而，此將增加在非活躍作業模式中通過NMOS電晶體電路系統的漏電流，在與較弱的NMOS電晶體電路系統相較之下。在替代性具體實施例中，形成參考線控制電路系統的NMOS電晶體電路系統，可被設置為在參考線與第二電壓位準之間串聯放置的NMOS電晶體堆疊。此將降低在活躍作業模式中的驅動強度，但將確保在相關聯的參考線不具有在活躍作業模式中的相關聯的行群組時，形成參考線控制電路系統的NMOS電晶體堆疊設置，將改良可獲得的漏電流減少量。
對每一參考線控制單元產生的致能訊號可由各種方 式來產生。然而在其中使用了前述的多工設置的具體實施例中，致能訊號可從行多工器讀取選擇訊號導出，行多工器讀取選擇訊號用於識別記憶體細胞元要經受讀取作業的陣列的行。
在一個具體實施例中，記憶體裝置進一步包含字線 驅動器電路系統，在讀取作業中，字線驅動器電路系統經配置以在耦接至欲在讀取作業中啟動的記憶體細胞元行的讀取字線上，產生經確立字線訊號作為脈衝訊號，以在脈衝訊號為被確立時啟動彼等記憶體細胞元，字線推升電路系統被併入字線驅動器電路系統內。再者，感測放大器電路系統被連接至每一行群組的相關聯的讀取位元線，且感測放大器電路系統經配置以對於每一啟動記憶體細胞元，若在讀取字線脈衝訊號為被確立時相關聯的讀取位元線上的電壓轉變至第一電壓位準與該第二電壓位準之間的跳脫電壓位準，則決定啟動記憶體細胞元儲存第一值，且若在讀取字線脈衝訊號為被確立時相關聯的讀取位元線上的電壓未轉變至跳脫電壓位準，則決定啟動記憶體細胞元儲存第二值。
在此種具體實施例中，字線推升電路系統可由各種 方式來設置。然而在一個具體實施例中，字線驅動器電路系統包含反相器電路，反相器電路的輸出形成讀取字線脈衝訊號，且字線推升電路系統經配置以在讀取字線脈衝訊號為被確立的期間的至少一部分中，推升跨於反相器電路上的電壓。此對於推升經確立字線訊號的電壓位準，從而改良耦接電路系統的作業速度，提供了簡單且有效的機制。
在一個具體實施例中，記憶體裝置進一步包含耦接 至每一讀取位元線的位元線保持電路系統，位元線保持電路系統經配置以在讀取作業中，微弱地將每一讀取位元線上的電壓朝向第一電壓位準拉升，以避免在讀取字線脈衝訊號為被確立時，相關聯的記憶體細胞元群組的記憶體細胞元的耦接電路系統內的漏電流，使相關聯的讀取位元線上的電壓轉變至第一電壓位準與第二電壓位準之間的跳脫電壓位準。因此，藉由防止耦接電路系統內的漏電流可能使不正確的值被感測到，位元線保持電路系統確保讀取作業系統偵測到正確的資料值。
相關聯於每一記憶體細胞元的耦接電路系統可為各 種形式。然而在一個具體實施例中，每一記憶體細胞元的耦接電路系統包含複數個耦接電晶體，複數個耦接電晶體串聯設置於相關聯的讀取位元線與參考線之間，耦接電晶體之至少一者的閘極端點連接至相關聯的讀取字線，且耦接電晶體的至少一其他者的閘極端點連接至記憶體細胞元的內部儲存節點。在一個特定的具體實施例中，耦接電晶體為NMOS電晶體。
第一電壓位準與第二電壓位準將根據實施例而改 變。然而在一個具體實施例中，第一電壓位準為供應電壓位準，而第二電壓位準為地電壓位準。
儘管在一個具體實施例中，每一記憶體細胞元行可 包含單一行群組，但在替代性具體實施例中每一記憶體細胞元行形成複數個行群組。
本發明之第二態樣提供一種在記憶體裝置內控制漏 電流的方法，記憶體裝置包含記憶體細胞元陣列，記憶體細胞元陣列設置為複數個列與行，每一記憶體細胞元列耦接至相關聯的讀取字線，每一記憶體細胞元行形成至少一個行群組，且每一行群組的記憶體細胞元耦接至相關聯的讀取位元線，每一行群組具有活躍作業模式與非活躍作業模式，在活躍作業模式中可對彼行群組內的啟動記憶體細胞元執行讀取作業，在非活躍作業模式中讀取作業無法被執行，方法包含以下步驟：對於每一行群組，在讀取作業之前，將相關聯的讀取位元線預充電至第一電壓位準；對每一記憶體細胞元提供耦接電路系統，耦接電路系統連接在相關聯的讀取位元線與相關聯於包含彼記憶體細胞元的行群組的參考線；對於具有在活躍作業模式中的相關聯的行群組的每一參考線，將彼參考線連接至不同於第一電壓位準的第二電壓位準；以及在相關聯於欲在讀取作業中啟動的記憶體細胞元行的讀取字線上，產生位於經推升電壓位準的經確立字線訊號；在讀取作業中，使相關聯於每一啟動記憶體細胞元的耦接電路系統被經確立字線訊號啟動，並根據儲存在彼啟動記憶體細胞元內的資料值，選擇性地使相關聯的讀取位元線朝向存在相關聯的參考線上的第二電壓位準放電；以及對於不具有在活躍作業模式中的相關聯的行群組的每一參考線，使彼參考線與第二電壓位準斷開，以移除通過彼相關聯的行群組的每一記憶體細胞元的耦接電路系統的漏電流路徑。
本發明之第三態樣提供一種記憶體裝置，包含：記 憶體細胞元構件，記憶體細胞元構件設置為複數個列與行，每一記憶體細胞元構件列耦接至相關聯的讀取字線，每一記憶體細胞元構件行形成至少一個行群組，且每一行群組的記憶體細胞元構件耦接至相關聯的讀取位元線，每一行群組具有活躍作業模式與非活躍作業模式，在活躍作業模式中可對彼行群組內的啟動記憶體細胞元構件執行讀取作業，在非活躍作業模式中讀取作業無法被執行；預充電構件，用於對於每一行群組，在讀取作業之前將相關聯的讀取位元線預充電至第一電壓位準；每一記憶體細胞元構件包含耦接構件，耦接構件用於連接相關聯的讀取位元線以及參考線之間，參考線相關聯於包含彼記憶體細胞元構件的行群組；參考線控制構件，對於具有在活躍作業模式中的相關聯的行群組的每一參考線，參考線控制構件用於將參考線連接至不同於第一電壓位準的第二電壓位準，且對於不具有在活躍作業模式中的相關聯的行群組的每一參考線，參考線控制構件用於將參考線與第二電壓位準斷開；以及字線推升構件，字線推升構件用於在相關聯於欲在讀取作業中啟動的記憶體細胞元構件列的讀取字線上，產生位於經推升電壓位準的經確立字線訊號；在讀取作業中，相關聯於每一啟動記憶體細胞元構件的耦接構件由經確立字線訊號啟動，並用於根據儲存在啟動記憶體細胞元構件內的資料值，選擇性地使相關聯的讀取位元線朝向存在相關聯的參考線上的第二電壓位準放電；以及對於不具有在活躍作業模式中的相關聯的行群組的每一參考線，參考線控制構件將參考線與第二電壓位準斷開的動作， 用於移除通過相關聯的行群組的每一記憶體細胞元的耦接構件的漏電流路徑。
本發明之第四態樣提供一種電腦程式儲存媒體(例 如非暫態性儲存媒體)，電腦程式儲存媒體儲存記憶體編譯器電腦程式，記憶體編譯器電腦程式用於控制電腦以根據相關聯於記憶體編譯器電腦程式的記憶體架構，產生記憶體裝置的實例，記憶體架構指定電路元件定義以及用於結合彼等電路元件的資料定義規則，使得所產生的實例指定根據本發明第一態樣的記憶體裝置。
10‧‧‧上記憶體細胞元
15‧‧‧感測放大器電路系統
20‧‧‧下記憶體細胞元
25‧‧‧AND閘結構
30‧‧‧記憶體細胞元
35‧‧‧感測放大器電路系統
40‧‧‧反相器
100‧‧‧記憶體細胞元
105‧‧‧反相器
110‧‧‧反相器
115‧‧‧NMOS通道閘電晶體
120‧‧‧NMOS通道閘電晶體
122‧‧‧寫入位元線
124‧‧‧寫入位元線
125‧‧‧節點X
130‧‧‧耦接電路系統
135‧‧‧NMOS電晶體
140‧‧‧NMOS電晶體
145‧‧‧讀取字線
150‧‧‧讀取位元線
155‧‧‧記憶體細胞元
160‧‧‧記憶體細胞元
165‧‧‧記憶體細胞元
170‧‧‧預充電PMOS電晶體
175‧‧‧保持電路
180‧‧‧NAND閘極
185‧‧‧讀取位元線
190‧‧‧參考線控制電路系統
197‧‧‧字線推升器
200-210‧‧‧記憶體細胞元
215‧‧‧讀取位元線
220‧‧‧參考線
225‧‧‧預充電電路
230‧‧‧保持電路
235‧‧‧NAND閘
240-250‧‧‧記憶體細胞元
255‧‧‧讀取位元線
260‧‧‧參考線
270‧‧‧預充電電路
275‧‧‧保持電路
280‧‧‧參考線控制電路系統
300-310‧‧‧記憶體細胞元
315‧‧‧本地讀取位元線
325‧‧‧預充電電路系統
330‧‧‧電晶體
335‧‧‧參考線控制電路系統
340‧‧‧感測放大器
345‧‧‧保持電路
350-360‧‧‧記憶體細胞元
365‧‧‧本地讀取位元線
370‧‧‧參考線
375‧‧‧預充電電路系統
380‧‧‧電晶體
385‧‧‧參考線控制電路系統
390‧‧‧參考線控制電路系統
400‧‧‧反相器PMOS電晶體
405‧‧‧反相器NMOS電晶體
410‧‧‧路徑
415‧‧‧路徑
420‧‧‧PMOS電晶體
425‧‧‧節點
430‧‧‧延遲元件反相器
435‧‧‧延遲元件反相器
440‧‧‧電容器
445‧‧‧轉變點
450‧‧‧轉變點
455‧‧‧轉變點
460‧‧‧轉變點
470‧‧‧轉變點
475‧‧‧轉變點
480‧‧‧轉變點
500‧‧‧方塊結構
505‧‧‧方塊結構
510‧‧‧方塊結構
515‧‧‧NMOS電晶體
520‧‧‧NMOS電晶體
525‧‧‧NMOS電晶體
530‧‧‧全域位元線
535‧‧‧PMOS預充電電晶體
600‧‧‧記憶體裝置
605‧‧‧記憶體陣列
607‧‧‧字線
609‧‧‧位元線
610‧‧‧控制電路系統
615‧‧‧預充電電路系統
620‧‧‧感測放大器電路系統
625‧‧‧寫入驅動器電路系統
630‧‧‧字線驅動器
650‧‧‧參考線控制電路系統
700‧‧‧記憶體編譯器
710‧‧‧記憶體架構
800‧‧‧電腦
802‧‧‧中央處理單元
804‧‧‧隨機存取記憶體
806‧‧‧唯讀記憶體
808‧‧‧網路介面卡
810‧‧‧硬碟機
812‧‧‧顯示驅動器
814‧‧‧監視器
816‧‧‧使用者輸入/輸出電路
818‧‧‧鍵盤
820‧‧‧滑鼠
822‧‧‧共用匯流排
僅為示例之目的，將參照如圖示說明於附加圖式中的本發明具體實施例，來進一步說明本發明，在圖式中：第1A圖與第1B圖圖示說明根據具體實施例，可用於形成記憶體裝置的記憶體陣列的記憶體方塊結構的兩個替代性配置。
第2圖圖示說明與根據第1A圖設置的方塊結構內的一個行相關聯的部件。
第3圖根據替代性具體實施例圖示說明與第2圖相同的行設置，但有參考線共享於上區段與下區段之間。
第4A圖與第4B圖圖示說明在其中兩個行被設置為多工設置的具體實施例中，參考線的兩個可能設置。
第5A圖根據一個具體實施例圖示說明字線推升電路系統。
第5B圖為圖示說明第5A圖電路系統作業的時序 圖。
第6圖圖示說明根據第1A圖的複數個方塊結構， 如何可被耦接以形成具有相關聯的全域讀取位元線的記憶體陣列的行。
第7圖為根據一種具體實施例，示意圖示說明記憶 體裝置的邏輯設置的方塊圖。
第8圖為示意圖示說明記憶體編譯器產生包含所說 明之具體實施例的參考線控制電路系統與字線推升電路系統的記憶體實例的作業的視圖。
第9圖為可執行記憶體編譯器作業以產生與前述具 體實施例一致的記憶體實例的電腦系統的視圖。
根據一種具體實施例的記憶體裝置，包含設置為複 數個列與行的記憶體細胞元陣列，記憶體細胞元的每一列耦接至相關聯的讀取字線，而記憶體細胞元的每一行形成至少一個行群組，且每一行群組的記憶體細胞元耦接至相關聯的讀取字線。可使用諸如第1A圖與第1B圖所圖示的方塊結構來建置記憶體陣列。儘管在一種具體實施例中，記憶體陣列可包含單一方塊結構，但在替代性具體實施例中，可使用多個方塊結構來形成記憶體陣列。
看到第1A圖的方塊結構，界定了兩個記憶體細胞 元群組，亦即上記憶體細胞元群組10與下記憶體細胞元群組20，這些記憶體細胞元群組兩者共享同一感測放大器電路系統15。上記憶體細胞元群組與下記憶體細胞元群組可提供多 個細胞元行，但特定記憶體細胞元群組內的每一行將形成先前所提及的行群組。因此，在此具體實施例中，上記憶體細胞元群組10內的每一行記憶體細胞元將被連接至相關聯的讀取位元線，而下記憶體細胞元群組20內的每一行記憶體細胞元亦將被連接至相關聯的讀取位元線。將連接至上記憶體細胞元群組行的讀取位元線稱為上讀取位元線(RBLTOP)，同時將連接至下記憶體細胞元群組20行的讀取位元線稱為下讀取位元線(RBLBOTTOM)。
根據第1A圖的設計，對於每一上讀取位元線以及 對應的下讀取位元線，感測放大器電路系統將提供NAND閘結構25，以產生對於彼讀取位元線對的合併感測放大器輸出。在讀取作業之前，兩條位元線將被預充電至邏輯1值。 在讀取作業中，將確立讀取字線脈衝訊號，以啟動所定址的陣列的列內的記憶體細胞元，且因此考量特定的上與下讀取位元線對，最多僅有一個連接至彼等位元線對的記憶體細胞元將被啟動。在讀取作業中，若儲存在所啟動的記憶體細胞元中的值為第一值，則所啟動的記憶體細胞元將使相關聯的讀取位元線上的電壓朝向邏輯0電壓位準(通常為地電壓位準)放電。相對的，若資料值為第二值，則將不會執行此種放電。由於NAND閘極結構的作業，將理解，若讀取位元線對中的兩者皆放電則感測放大器輸出訊號將維持在邏輯0值，而若任一讀取位元線朝向邏輯0放電則感測放大器輸出訊號將反轉至邏輯1值。因此，在所啟動的記憶體細胞元儲存第一值時，在讀取字線脈衝訊號為被確立的期間內感測放 大器輸出應從邏輯0值反轉至邏輯1值，而若所啟動的記憶體細胞元儲存第二值，則感測放大器輸出應不反轉，而相反地應維持在邏輯0位準。
第1B圖圖示說明替代性的方塊結構，其中每一記憶 體細胞元群組30自身具有相關聯的感測放大器電路系統35。在此範例中，可使用反相器40來建置感測放大器電路系統，且再次說明，感測放大器輸出遵守與先前參考第1A圖所說明者相同的性質。詳言之，若行中所定址的記憶體細胞元儲存第一值，則位元線應朝向邏輯0位準放電，使得在讀取字線脈衝訊號為被確立的期間內感測放大器輸出反轉至邏輯1值。相反的，若所定址的記憶體細胞元儲存第二值，則感測放大器輸出不應發生反轉，而應維持在邏輯0位準。
第2圖為根據一種具體實施例，圖示說明與第1A 圖方塊結構內的單一行相關聯而提供的部件。詳言之，圖示說明了連接至上讀取位元線150的部件，彼讀取位元線150對NAND閘180提供一個輸入。下讀取位元線185提供第二輸入，並將具有與第2圖中相對於上讀取位元線150所圖示者相同的連接至下讀取位元線185的部件設置。
考慮上讀取位元線150，一系列的記憶體細胞元 100、155、160、165被連接至讀取位元線。每一記憶體細胞元具有如對於記憶體細胞元100所詳細圖示的形式。詳言之，基本記憶體細胞元由兩個NMOS通道閘電晶體115、120與兩個反相器105、110(由使用四個電晶體之配置的標準方式形成)組成，除此之外，亦提供由兩個NMOS電晶體135、140 組成的耦接電路系統130以在讀取作業期間內使用。
首先考慮針對記憶體細胞元100的寫入作業，寫入 字線(WWL)訊號將被確立，以開啟通道閘電晶體115、120。 隨後，寫入驅動器電路系統將控制寫入位元線122、124上的電壓，以使所要求的資料值被寫入記憶體細胞元，且在寫入作業尾端寫入字線訊號將被除確立，以關閉通道閘電晶體115、120，且因此隔絕了反相器105、110形成的細胞元資料保持部分與寫入位元線122、124。因此，此時根據在寫入作業中驅動在位元線122、124上的電壓，節點X 125處將儲存邏輯1或邏輯0值。
儘管在常見的習知技術系統中，耦接電路系統130 的電晶體135將正常地被直接連接至與反相器對105、110所使用者相同的地電位，但根據所說明的具體實施例，耦接電路系統130實際上被連接至耦接電路系統130自身的虛擬地位準VSSRD，VSSRD由參考線195提供，且彼參考線隨後被經由參考線控制電路系統190耦接至地電位。
在第2圖圖示說明的具體實施例中，參考線控制電 路系統的形式為NMOS電晶體電路系統，且NMOS電晶體電路系統的閘極接收致能訊號，致能訊號將被設定或清除。詳言之，在連接至參考線195的行群組位於活躍作業模式中時(亦即，在其中可對在彼相關聯的行群組內的任何記憶體細胞元執行讀取作業)，則致能訊號被設為高，以開啟參考線控制電路系統190，且因此將參考線195連接至地電位。此時，可由標準方式執行讀取作業。
詳言之，在讀取作業中，讀取字線145上的訊號將 被確立，對所定址的記憶體細胞元列開啟耦接電路系統130的電晶體140。在讀取字線訊號被確立之前，讀取位元線150將已被使用預充電PMOS電晶體170預充電至邏輯1(Vdd)位準，且因此可見，一旦讀取字線訊號被確立，讀取位元線150將根據記憶體細胞元100內節點X 125處儲存的值，選擇性地朝向邏輯0位準放電。詳言之，若節點125儲存第一值(亦即邏輯1值)，則此將開啟NMOS電晶體135，並使位元線150被經由參考線195朝向地放電(參考線195由於NMOS電晶體電路系統190被開啟而連接至地)。相反的，若節點125儲存邏輯0值，則電晶體135將不被開啟，且位元線上的電壓應保持在Vdd位準。感測放大器180一開始的輸出將位於邏輯0位準，但如先前所討論的，若節點125儲存邏輯1值且因此讀取位元線150被放電，則在讀取作業過程中輸出將反轉至邏輯1位準。
然而，將注意到，多個記憶體細胞元被耦接至讀取 位元線150，每一記憶體細胞元具有相關聯的耦接電路系統130。隨著裝置尺寸縮小，已見通過耦接電路系統的漏電流變得更為顯著。詳言之，儘管在行內僅有一個耦接電路的電晶體140被確立讀取字線訊號開啟，但所有其他的耦接電路可產生漏電流。最大的漏電流成因，是來自在他們的節點125處儲存了邏輯1值的非定址記憶體細胞元。在此情況中，雖然耦接電晶體140被關閉，但耦接電晶體135被開啟，而在彼情況中通過耦接電路130的漏電流將傾向於將讀取位元線 150上的電壓朝向邏輯0位準拉下。在其中節點X 125儲存了邏輯0值的非定址記憶體細胞元中亦發生一些其他的漏電流，並當然連同於其中節點X 125儲存了邏輯0值的所定址記憶體細胞元(在此情況中電晶體140將被開啟但電晶體135將被關閉)。
已見隨著製程尺寸縮小且漏電流提昇，這些效應可 潛在地產生一種情況，其中即使所定址記憶體細胞元在自身的節點125處儲存邏輯0值(且因此在讀取作業中位元線150應維持在Vdd供應位準)，在其中讀取字線為被確立的期間內，漏電流使位元線上的電壓放電至使感測放大器180將自身的輸出狀態反轉至邏輯1值的程度，從而給出不正確的讀取值。
根據第2圖圖示說明的具體實施例，提供保持電路 175以防止此種情況產生。保持電路可為各種形式。在一個具體實施例中，保持電路為PMOS結構形式，此PMOS結構的源極與汲極被連接在VDD與讀取位元線之間，且此PMOS結構的閘極被連接至感應放大器的輸出。在預充電階段的末端，上讀取位元線150與下讀取位元線185兩者將被預充電至邏輯1位準，意味著NAND閘極180的輸出位於邏輯0位準，因而開啟保持電路內的PMOS結構，並使讀取位元線被微弱地拉向邏輯1位準。若在接續的讀取作業中，所定址的記憶體細胞元並未儲存使讀取位元線被放電的資料值，則上文提及的耦接電路130中的漏電流將不足以克服保持電路175的微弱上拉功能，且因此將防止不正確地感測儲存在所定 址記憶體細胞元內的資料值。
亦可在需要時提供其他形式的保持電路。例如在共 同擁有共同申請的美國專利申請案第13/612,953號中說明了脈衝驅動保持電路，在此併入此申請案的整體內容以作為參考。
然而，耦接電路不僅在執行讀取作業的同時產生漏 電流，而也會在非執行讀取作業中的情況下產生漏電流，例如因為正執行寫入作業，或因為特定的記憶體部分並未正由讀取作業定址。
根據第2圖圖示的具體實施例，藉由在此種時間期 間內清除對於參考線控制電路系統190致能訊號，從而使參考線195與地電位斷開並造成參考線上的電壓浮接(float)，來減少此種漏電流。在此期間內，參考線195上的電壓將增加，且因此通過耦接電路130的漏電流將減少。
儘管以此方式使用參考線控制電路系統顯著地減少 了在此種情況中的漏電流，但是在其中參考線控制電路系統被致能以將參考線195連接至地的期間內，此可能減少讀取作業的效能，由於對地路徑中的額外NMOS電路系統。然而，根據第2圖的具體實施例，提供字線推升電路系統197以推升經確立讀取字線145的電壓，此更強烈地開啟耦接電路系統130內的相關聯的NMOS電晶體140，並增加耦接電路系統130的效能。已知此增加的效能，至少可抵消引入參考線控制電路系統190所產生的任何可能的效能降低，且因此可能維持讀取作業的效能，同時顯著地減少在未執行讀取作業 時通過耦接電路130的漏電流。
用以提供參考線控制電路系統的NMOS電晶體電路 系統190的尺寸，可依所需來改變。NMOS電晶體電路系統190越大，在設定了致能訊號時，NMOS電晶體電路系統190將更強地將參考線195拉下至地電位。此將提昇效能，但所減少的漏電流將少於將NMOS電晶體電路系統190製為較小的情況。相反的，若將NMOS電晶體電路系統製為較小，則此將增加在清除致能訊號時可得的漏電流減少量，且因此參考線195不連接至地電位，但對於讀取效能將有較多的減少效應。因此，將必須進一步推升字線，以克服此效能減少。
儘管在第2圖具體實施例中對耦接至NAND結構 180的行的上區段與下區段兩者提供了個別的參考線195與相關聯的參考線控制電路系統190，根據第3圖圖示的替代性具體實施例，可使用單一參考線與相關聯的參考線控制電路系統。因此，上區段包含耦接至相關聯的讀取位元線215的複數個記憶體細胞元200、205、210，同時下區段亦由連接至相關聯的讀取位元線255的複數個記憶體細胞元240、245、250組成。本地位元線215、255兩者對NAND閘235提供輸入，且兩區段皆具有相關聯於自身的保持電路230、275。類似的，兩區段具有自身的個別預充電電路225、270，以允許上與下讀取位元線被獨立於彼此來預充電。
然而，根據第3圖具體實施例，對所連接的各種記 憶體細胞元200、205、210、240、245、250的所有耦接電路130，提供單一參考線220，且提供單一參考線控制電路系統 280以選擇性地將彼參考線連接至地。根據此具體實施例，在上區段或下區段將經受讀取作業時，參考線控制電路系統280被啟動以將參考線220連接至地。然而，在上區段與下區段皆不將經受讀取作業時的時間期間中，參考線控制電路系統280可被停用，以使參考線220上的電壓浮接，從而顯著地減少漏電流。
在第4A圖圖示說明的替代性具體實施例中，記憶 體細胞元陣列被設置為多工設置，在第4A圖的特定範例中，陣列被配置為MUX-2設置。根據此設置，一對行共享感測放大器電路系統340與相關聯的保持電路345，且電晶體330、380被用於選擇性地將第一行的本地讀取位元線315或第二行的本地讀取位元線365連接至感測放大器。因此，在此具體實施例中，在任一特定時間點這兩行中僅有一者將為讀取作業的目標。
兩行皆以相同方式建置，且因此第一行具有耦接至 相關聯的本地讀取位元線315的記憶體細胞元300、305、310系列，本地讀取位元線具有相關聯的預充電電路系統325。類似的，第二行具有連接至相關聯的本地讀取位元線365的記憶體細胞元350、355、360系列，同樣的，彼位元線具有自身的預充電電路系統375。
再者，第一行具有自身的參考線320與相關聯的參 考線控制電路系統335，同時第二行具有自身的參考線370與相關聯的參考線控制電路系統385。
此配置亦被複製以用於行方塊的下區段。
在期望對這些行之一者執行讀取作業時，相關的 MUX訊號將被確立，以致能電晶體330或電晶體380，且相同訊號亦可被用於驅動相關的參考線控制電路系統335、385，因此在本地讀取位元線之一者連接至感測放大器340時，相關聯的參考線亦被連接至地電位。
第4B圖圖示說明替代性設置，此替代性設置與第 4A圖的設置相同，除了提供參考線的方式之外。詳言之，在此具體實施例中，提供單一參考線385，以及單一參考線385自身的相關聯的參考線控制電路系統390。在此具體實施例中，藉由對MUX 0與MUX 1訊號執行邏輯OR作業，來獲得對於參考線控制電路系統390的致能訊號。
將理解到可能有進一步的配置，例如，可將第4B 圖的作法與第3圖的作法結合，以延伸第4B圖的作法，因此單一參考線亦共享於上區段與下區段之間。
儘管第3圖、第4A圖、第4B圖未明確圖示，但這 些配置之所有者亦將使用字線推升電路系統197，以在讀取作業執行期間內推升經確立的讀取字線，因此確保參考線控制電路系統的提供不影響讀取效能。
字線推升電路系統197可為各種形式。第5A圖圖 示特定的範例配置。詳言之，PMOS電晶體400與NMOS電晶體405形成作為字線驅動電路系統最終級的反相器，反相器用以基於路徑410上對反相器的輸入訊號，在路徑415上產生字線訊號。
在此配置中，字線推升電路系統為將反相器與電力 供應電壓耦接的PMOS電晶體420，以及由反相器430、435形成之延遲元件與電容器元件440之形式。如將參考第5B圖以更詳細討論者，字線推升電路系統197用於在於路徑415上輸出了經確立字線訊號的期間的至少一部分中，推升節點425處的電壓，因此推升彼經確立字線訊號的電壓。
詳言之，如第5B圖圖示，在路徑410上的輸入訊號 NWL在點445轉變至邏輯零位準時，此將使反相器400、405將形成字線(WL)訊號之路徑415上的輸出，轉變至邏輯1位準。此由第5B圖的轉變450指示。
在此時間期間內，提供為PMOS電晶體420輸入的 推升訊號，被保持在邏輯0位準，因此開啟PMOS電晶體420，並確保節點425位於電力供應電壓VDD。然而，如轉變455指示，此推升訊號隨後轉變至邏輯1位準。此轉變經由延遲元件430、435延遲後傳輸至電容器440左側(雖然第5A圖範例圖示兩個反相器，但將理解可根據所需的延遲量，來由任何數量的反相器形成延遲元件)。然而，隨著電容器左手側處的電壓從邏輯0增加至邏輯1位準，經由電容性效應，此亦將增加節點425上的電位。如轉變460所圖示，此造成路徑415上的經確立字線訊號的電壓被推升至較高的位準。 此非常強烈地開啟耦接電路系統130內的電晶體140，提昇耦接電路系統的效能。
在第6圖圖示的設置中，設置多個第1A圖的方塊 結構以形成記憶體陣列行。第6圖圖示一個此種行，其中每一方塊的上記憶體細胞元區域與下記憶體細胞元區域在他們 的行群組內包含16個記憶體細胞元。每一感測放大器的輸出被提供為對於對應NMOS電晶體515、520、525的輸入，且因此將可見，若方塊500、505、510之任意者包含在其節點X 125處儲存了邏輯1值的所定址記憶體細胞元，則在讀取作業期間內感測放大器輸出將轉變至邏輯1位準，且因此開啟對應的NMOS電晶體。然而，這些電晶體僅有一者將被開啟，因為對於任何特定讀取作業，在特定行內僅將會有一個所定址的記憶體細胞元。因此，若所定址的記憶體細胞元在其節點X 125處儲存了邏輯1值，在讀取作業開始之前被預充電電路系統535預充電至邏輯1位準的全域位元線530，將被朝向邏輯0位準放電。反之，若所定址的記憶體細胞元在其節點X 125處儲存了邏輯0值，則全域位元線輸出將維持在邏輯1位準。全域位元線530上的電壓，隨後可由適當的全域感測放大器結構(未圖示，例如反相器)來感測。
第7圖為示意圖示說明根據一個具體實施例的記憶 體裝置的邏輯設置的視圖。詳言之，記憶體裝置600包含記憶體陣列605，記憶體陣列605包含設置為複數個列與行的記憶體細胞元陣列。複數個字線607(包含先前所說明的寫入字線與讀取字線)被提供通過陣列，以允許在寫入與讀取作業中由字線驅動器630定址個別的記憶體細胞元列。此外，複數個位元線609(包含寫入位元線對以及先前所參考的讀取位元線對)，被連同於記憶體細胞元行來提供。每一行被耦接至相關的寫入與讀取位元線，以在寫入作業中讓資料能夠被寫入行的活躍記憶體細胞元，並在讀取作業中讓資料能夠被 讀取自行的活躍記憶體細胞元。
預充電電路系統615被用於在控制電路系統610的 控制下預充電位元線上的電壓位準。接續預充電作業，可執行寫入作業或讀取作業。對於寫入作業，控制電路系統610將發出控制訊號至字線驅動器630，以使特定的記憶體細胞元列被經由相關聯的寫入字線來啟動，且控制電路系統610將進一步使寫入驅動器電路系統625控制相關的寫入位元線對上的電壓，以使所需的資料值被寫入所啟動列的記憶體細胞元。對於讀取作業，再次的，控制電路系統610將發出控制訊號至字線驅動器630，以使特定的記憶體細胞元列被經由適當的讀取字線來啟動，且隨後感測放大器電路系統620將被使用，以估算相關讀取位元線上的電壓，且所感測到的讀取資料隨後被傳回控制電路系統610。
字線驅動器電路系統630將包含先前所討論的字線 推升電路系統197。再者，將提供連同於各種本地位元線的複數個參考線，以及包含對於這些參考線之每一者的個別參考線控制單元的參考線控制電路系統，且控制電路系統610產生對於這些參考線控制單元的致能訊號。
儘管第7圖意為邏輯地圖示說明記憶體裝置的設 置，將理解到，第7圖不意為提供對於結構性設置的指示。 例如，如將根據先前討論而為顯然，感測放大器電路系統620實際上被嵌入形成記憶體陣列的方塊內，如預充電電路系統615與參考線控制電路系統650亦同。
第8圖示意圖示說明如何可參考記憶體架構710由 記憶體編譯器700，來產生包含根據前述具體實施例之參考線控制電路與字線推升電路的記憶體實例。記憶體架構710指定電路元件定義以及用於結合彼等電路元件的資料界定規則，以產生記憶體實例。記憶體實例的特定要求，被經由圖形使用者介面(GUI)輸入記憶體編譯器700作為輸入參數。 如在本發明領域中具有通常知識者將可理解，此種輸入參數可指定所需記憶體實例的各種態樣，例如界定記憶體陣列尺寸、記憶體陣列多工設置、各種可選特徵(諸如電力閘控特徵)的選擇、對於內建自我測試(BIST)模式的支援等等。
隨後，記憶體編譯器700基於輸入參數與記憶體架 構710，產生所需的記憶體實例。根據一個具體實施例，記憶體編譯器包含複數個參考線，每一參考線具有相關聯的參考線控制單元，且亦提供相關聯於每一讀取字線驅動器的讀取字線推升電路系統，以由參考先前圖式說明的方式來使用。
第9圖示意圖示說明一般用途電腦800，一般用途 電腦800為可用於實施前述記憶體編譯作業以產生記憶體實例的類型。一般用途電腦800包含中央處理單元802、隨機存取記憶體804、唯讀記憶體806、網路介面卡808、硬碟機810、顯示驅動器812以及監視器814與具有鍵盤818與滑鼠820的使用者輸入/輸出電路816，以上所有者經由共用匯流排822來連接。在作業中，中央處理單元802將執行一般用途電腦800，一般用途電腦800可被儲存在隨機存取記憶體804、唯讀記憶體806與硬碟機810之一或更多者中，或可經由網路介面卡808來動態地下載。所執行的處理程序的結果，可被 經由顯示驅動器812與監視器814對使用者顯示。可經由使用者輸入輸出電路816，從鍵盤818或滑鼠820接收，用於控制一般用途電腦800的作業的使用者輸入(且因此(例如)，可經由此機制輸入用於決定所需記憶體實例的一些性質的輸入參數)。將理解到，電腦程式可由各種不同的電腦語言來撰寫。電腦程式可被儲存並發佈在記錄媒體上，或被動態地下載至一般用途電腦800。在操作於適當電腦程式之控制下時，一般用途電腦800可執行前述的記憶體編譯器作業，並可被視為形成用於執行前述記憶體編譯器作業的設備。一般用途電腦800的架構可被相當地改變，而第9圖僅為一種範例。
根據前述的具體實施例，將理解所說明的具體實施 例的技術，提供了減少記憶體裝置內的漏電流，而不犧牲記憶體裝置的讀取效能的改良機制。
雖然本文說明了特定的具體實施例，但將理解本發明不限於此，並可在本發明的範圍內進行對於這些實施例的許多修改與增加。例如，可將下列申請專利範圍附屬項的特徵與獨立項的特徵進行各種結合，而不脫離本發明的範圍。
200-210‧‧‧記憶體細胞元
215‧‧‧讀取位元線
220‧‧‧參考線
225‧‧‧預充電電路
230‧‧‧保持電路
235‧‧‧NAND閘
240-250‧‧‧記憶體細胞元
255‧‧‧讀取位元線
260‧‧‧參考線
270‧‧‧預充電電路
275‧‧‧保持電路
280‧‧‧參考線控制電路系統

Claims (17)

  1. 一種記憶體裝置，包含：一記憶體細胞元陣列，該記憶體細胞元陣列設置為複數個列與行，每一記憶體細胞元列耦接至一相關聯的讀取字線，每一記憶體細胞元行形成至少一個行群組，且每一行群組的該等記憶體細胞元耦接至一相關聯的讀取位元線，每一行群組具有一活躍作業模式與一非活躍作業模式，在該活躍作業模式中可對彼行群組內的一啟動記憶體細胞元執行一讀取作業，在該非活躍作業模式中該讀取作業無法被執行；預充電電路系統，對於每一行群組，該預充電電路系統經配置以在該讀取作業之前在該相關聯的讀取位元線上預充電一電壓至一第一電壓位準；每一記憶體細胞元包含耦接電路系統，該耦接電路系統在該相關聯的讀取位元線與一參考線之間連接，該參考線與包含彼記憶體細胞元的該行群組相關聯；參考線控制電路系統，對於具有在該活躍作業模式中的一相關聯的行群組的每一參考線，該參考線控制電路系統經配置以將該參考線連接至不同於該第一電壓位準的一第二電壓位準，且對於不具有在該活躍作業模式中的一相關聯的行群組的每一參考線，該參考線控制電路系統經配置以將該參考線與該第二電壓位準斷開；以及字線推升電路系統，該字線推升電路系統經配置以在相關聯於欲在該讀取作業中啟動的該記憶體細胞元列的該讀取字線上，產生位於一經推升電壓位準的一經確立字線訊號； 在該讀取作業中，相關聯於每一啟動記憶體細胞元的該耦接電路系統，經配置以由該經確立字線訊號啟動，並根據儲存在該啟動記憶體細胞元內的一資料值，選擇性地使該相關聯的讀取位元線朝向存在該相關聯的參考線上的該第二電壓位準放電；以及對於不具有在該活躍作業模式中的一相關聯的行群組的每一參考線，該參考線控制電路系統將該參考線與該第二電壓位準斷開的動作，用於移除通過該相關聯的行群組的每一記憶體細胞元的該耦接電路系統的一漏電流路徑。
  2. 如請求項1所述之記憶體裝置，其中每一行群組經配置為具有自身的參考線。
  3. 如請求項1所述之記憶體裝置，其中該等行群組的多者共享該參考線。
  4. 如請求項3所述之記憶體裝置，其中該等行群組的該多者位於該記憶體陣列的一單一行內。
  5. 如請求項3所述之記憶體裝置，其中該等行群組的該多者位於該陣列的多個行內，該等多個行被提供為一多工設置，使得在讀取作業中該等多個行中僅有一者被啟動。
  6. 如請求項1所述之記憶體裝置，其中： 該參考線控制電路系統包含對於每一參考線的一參考線控制單元，且該記憶體裝置包含經配置對每一參考線控制單元產生一致能訊號的控制電路系統；以及每一參考線控制單元回應於該控制電路系統設定該致能訊號而將該相關聯的參考線連接至該第二電壓位準，並回應於該控制電路系統清除該致能訊號而將該相關聯的參考線與該第二電壓位準斷開。
  7. 如請求項6所述之記憶體裝置，其中每一參考線控制單元包含NMOS電晶體電路系統，且該致能訊號被設定為一邏輯1值。
  8. 如請求項6所述之記憶體裝置，其中該致能訊號係從一行多工器讀取選擇訊號導出，該行多工器讀取選擇訊號用於識別記憶體細胞元要經受該讀取作業的該陣列的該等行。
  9. 如請求項1所述之記憶體裝置，該記憶體裝置進一步包含：字線驅動器電路系統，在該讀取作業中，該字線驅動器電路系統經配置以在耦接至欲在該讀取作業中啟動的該記憶體細胞元行的該讀取字線上，產生該經確立字線訊號作為一脈衝訊號，以在該脈衝訊號為被確立時啟動該等記憶體細胞元，該字線推升電路系統被併入該字線驅動器電路系統內；以及 感測放大器電路系統，該感測放大器電路系統連接至每一行群組的該相關聯的讀取位元線，且該感測放大器電路系統經配置以對於每一啟動記憶體細胞元，若在該脈衝訊號為被確立時該相關聯的讀取位元線上的電壓轉變至該第一電壓位準與該第二電壓位準之間的一跳脫電壓位準，則決定該啟動記憶體細胞元儲存一第一值，且若在該脈衝訊號為被確立時該相關聯的讀取位元線上的電壓未轉變至該跳脫電壓位準，則決定該啟動記憶體細胞元儲存一第二值。
  10. 如請求項9所述之記憶體裝置，其中該字線驅動器電路系統包含一反相器電路，該反相器電路的輸出形成該脈衝訊號，且該字線推升電路系統經配置以在該脈衝訊號為被確立的期間的至少一部分中，推升跨於該反相器電路上的一電壓。
  11. 如請求項9所述之記憶體裝置，該記憶體裝置進一步包含：耦接至每一讀取位元線的位元線保持電路系統，該位元線保持電路系統經配置以在一讀取作業中，微弱地將每一讀取位元線上的電壓朝向該第一電壓位準拉升，以避免在該脈衝訊號為被確立時，該相關聯的記憶體細胞元群組的該等記憶體細胞元的該耦接電路系統內的漏電流，使該相關聯的讀取位元線上的電壓轉變至該第一電壓位準與該第二電壓位準之間的該跳脫電壓位準。
  12. 如請求項1所述之記憶體裝置，其中每一記憶體細胞元的該耦接電路系統包含複數個耦接電晶體，該等複數個耦接電晶體串聯設置於該相關聯的讀取位元線與該參考線之間，該等耦接電晶體之至少一者的一閘極端點連接至該相關聯的讀取字線，且該等耦接電晶體的至少一其他者的一閘極端點連接至該記憶體細胞元的一內部儲存節點。
  13. 如請求項1所述之記憶體裝置，其中該第一電壓位準為一供應電壓位準，而該第二電壓位準為一地電壓位準。
  14. 如請求項1所述之記憶體裝置，其中每一記憶體細胞元行形成複數個行群組。
  15. 一種在一記憶體裝置內控制漏電流的方法，該記憶體裝置包含一記憶體細胞元陣列，該記憶體細胞元陣列設置為複數個列與行，每一記憶體細胞元列耦接至一相關聯的讀取字線，每一記憶體細胞元行形成至少一個行群組，且每一行群組的該等記憶體細胞元耦接至一相關聯的讀取位元線，每一行群組具有一活躍作業模式與一非活躍作業模式，在該活躍作業模式中可對彼行群組內的一啟動記憶體細胞元執行一讀取作業，在該非活躍作業模式中該讀取作業無法被執行，該方法包含以下步驟：對於每一行群組，在該讀取作業之前，將該相關聯的讀取位元線預充電至一第一電壓位準； 對每一記憶體細胞元提供耦接電路系統，該耦接電路系統連接在該相關聯的讀取位元線與相關聯於包含彼記憶體細胞元的該行群組的一參考線；對於具有在該活躍作業模式中的一相關聯的行群組的每一參考線，將彼參考線連接至不同於該第一電壓位準的一第二電壓位準；以及在相關聯於欲在該讀取作業中啟動的該記憶體細胞元行的該讀取字線上，產生位於一經推升電壓位準的一經確立字線訊號；在該讀取作業中，使相關聯於每一啟動記憶體細胞元的該耦接電路系統被該經確立字線訊號啟動，並根據儲存在彼啟動記憶體細胞元內的一資料值，選擇性地使該相關聯的讀取位元線朝向存在該相關聯的參考線上的該第二電壓位準放電；以及對於不具有在該活躍作業模式中的一相關聯的行群組的每一參考線，使彼參考線與該第二電壓位準斷開，以移除通過彼相關聯的行群組的每一記憶體細胞元的該耦接電路系統的一漏電流路徑。
  16. 一種記憶體裝置，包含：記憶體細胞元構件，該記憶體細胞元構件設置為複數個列與行，每一記憶體細胞元構件列耦接至一相關聯的讀取字線，每一記憶體細胞元構件行形成至少一個行群組，且每一行群組的該等記憶體細胞元構件耦接至一相關聯的讀取位元 線，每一行群組具有一活躍作業模式與一非活躍作業模式，在該活躍作業模式中可對彼行群組內的一啟動記憶體細胞元構件執行一讀取作業，在該非活躍作業模式中該讀取作業無法被執行；預充電構件，用於對於每一行群組，在該讀取作業之前將該相關聯的讀取位元線預充電至一第一電壓位準；每一記憶體細胞元構件包含耦接構件，該耦接構件用於連接該相關聯的讀取位元線以及一參考線之間，該參考線相關聯於包含彼記憶體細胞元構件的該行群組；參考構件，對於具有在該活躍作業模式中的一相關聯的行群組的每一參考線，該參考構件用於將該參考線連接至不同於該第一電壓位準的一第二電壓位準，且對於不具有在該活躍作業模式中的一相關聯的行群組的每一參考線，該參考構件用於將該參考線與該第二電壓位準斷開；以及產生訊號構件，該產生訊號構件用於在相關聯於欲在該讀取作業中啟動的該記憶體細胞元構件列的該讀取字線上，產生位於一經推升電壓位準的一經確立字線訊號；在該讀取作業中，相關聯於每一啟動記憶體細胞元構件的該耦接構件由該經確立字線訊號啟動，並用於根據儲存在該啟動記憶體細胞元構件內的一資料值，選擇性地使該相關聯的讀取位元線朝向存在該相關聯的參考線上的該第二電壓位準放電；以及對於不具有在該活躍作業模式中的一相關聯的行群組的每一參考線，該參考構件將該參考線與該第二電壓位準斷開 的動作，用於移除通過該相關聯的行群組的每一記憶體細胞元的該耦接構件的一漏電流路徑。
  17. 一種電腦程式儲存媒體，該電腦程式儲存媒體儲存一記憶體編譯器電腦程式，該記憶體編譯器電腦程式用於控制一電腦以根據相關聯於該記憶體編譯器電腦程式的一記憶體架構，產生一記憶體裝置的一實例，該記憶體架構指定一電路元件定義以及用於結合彼等電路元件的資料定義規則，使得所產生的該實例指定如請求項1所述之記憶體裝置。
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