TWI600019B - 記憶體裝置與在該記憶體裝置內執行讀取操作之方法 - Google Patents

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Description

記憶體裝置與在該記憶體裝置內執行讀取操作之方法
本發明係關於包含記憶體單元陣列的記憶體裝置，且係關於在該記憶體裝置內執行讀取操作之方法。
隨著在現代資料處理系統中之製程幾何形狀縮小，在個別電路元件之操作特性中的可變性增加。作為實例考慮由記憶體單元陣列構成的記憶體裝置，將理解，每一記憶體單元將通常由諸如電晶體之大量電子元件構成，且在彼等個別元件中之可變性隨著製程幾何形狀縮小而顯著增加。此外，日益期望在越來越低的供應電壓下操作資料處理系統，但由於供應電壓降低，由於個別元件之變化而導致的可靠性問題變得更為突出。
一個可靠性顧慮起因於以下事實：洩漏電流可隨著製程幾何形狀縮小而在個別記憶體單元內增大，且此情況可能潛在地引起不正確操作。作為實例考慮單端型記憶體單元，該記憶體單元使用耦接至記憶體單元之內部節點的單個讀取位元線，以允許在讀取操作期間讀取儲存在彼記憶體單 元內之資料值。單個讀取位元線經預充電至第一電壓位準(通常為供應電壓Vdd)，且隨後若在讀取操作期間將耦接至彼讀取位元線之記憶體單元定址(藉由在讀取字線上的判定之讀取字線訊號定址，彼記憶體單元係耦接至該讀取字線)，則位元線上之電壓取決於儲存在記憶體單元內之值而將停留在第一電壓位準下或將朝向第二電壓位準放電。在判定讀取字線訊號的週期期間，連接至讀取位元線之感測放大器監視讀取位元線上的電壓，且若電壓在判定讀取字線訊號時轉變至在第一電壓位準與第二電壓位準之間的跳脫電壓位準，則感測放大器將決定記憶體單元儲存第一值，而若電壓未轉變至跳脫電壓位準，則感測放大器將決定記憶體單元儲存第二值。
然而，任何特定讀取位元線在耦接至該任何特定讀取位元線之陣列的特定列內將通常具有多個記憶體單元，其中彼等記憶體單元中之僅一者在特定讀取操作期間被定址。在讀取操作期間，由於耦接至讀取位元線之彼等記憶體單元而將存在一些洩漏電流，其中洩漏電流之量取決於許多因素，例如儲存在彼等記憶體單元內之資料值。隨著製程幾何形狀縮小，洩漏電流趨向於增大，且在有些情況下洩漏電流可能足夠明顯以使得，即使定址之記憶體單元儲存第二值，且因此讀取位元線上之電壓應亦保持在第一電壓位準下，但讀取位元線上之電壓由於洩漏電流之故而開始朝向第二電壓位準轉變，且可在仍判定讀取字線時事實上達到跳脫電壓位準。在彼情況下，感測放大器將不正確地決定定址之記憶體單元儲存第一值(即使定址之記憶體單元事實上儲存第二 值)。
避免此可能性之一個熟知方法係提供連接至讀取位元線之位元線保持器電路系統，且該位元線保持器電路系統用以在讀取操作期間微弱地將位元線朝向第一電壓位準拉引。若定址之記憶體單元確實儲存第一值，則定址之記憶體單元將克服位元線保持器電路系統之微弱拉引，且因此電壓將在讀取操作期間轉變至跳脫電壓位準。然而，洩漏電流效應將未強到足以克服位元線保持器之微弱拉引，因此避免感測放大器電路系統對資料值之潛在不正確感測。然而，雖然在定址之記憶體單元確實儲存第一值時定址之記憶體單元可克服位元線保持器電路系統之微弱拉引，但位元線保持器電路系統之微弱拉引仍影響讀取位元線上之電壓自第一電壓位準朝向第二電壓位準轉變的速度，且因此影響讀取操作之性能。
為避免對讀取性能之此影響，使記憶體單元顯著較大以使得該等記憶體單元能夠更快速克服位元線保持器電路系統之影響將是必要的。然而，若將記憶體單元製造得較大，則此舉增加記憶體裝置之面積及功率消耗，此為不良的。
因此，希望提供用於在記憶體裝置內執行讀取操作的改進之技術。
自第一態樣來看，本發明提供一種記憶體裝置，該記憶體裝置包含：佈置為複數個列及行的記憶體單元陣列，記憶體單元之每一列耦接至關聯之讀取字線，記憶體單元之 每一行形成至少一個行群組，且每一行群組之記憶體單元耦接至關聯之讀取位元線；字線驅動器電路系統，該字線驅動器電路系統經設置以在讀取操作期間在耦接至陣列之定址列的讀取字線上發出判定之讀取字線脈衝訊號，以便在判定讀取字線脈衝訊號時啟動在彼定址列內的記憶體單元；預充電電路系統，該預充電電路系統經設置以在讀取操作之前預充電每一讀取位元線至第一電壓位準；在讀取操作期間，若儲存在啟動之記憶體單元中之一者中的資料值具有第一值，則與含有彼啟動之記憶體單元的任何行群組相關聯之讀取位元線上的電壓經佈置以朝向第二電壓位準轉變；感測放大器電路系統，該感測放大器電路系統連接至每一行群組之關聯讀取位元線，且對於每一啟動之記憶體單元經設置以決定：若在判定讀取字線脈衝訊號時在關聯讀取位元線上之電壓轉變至在該第一電壓位準與該第二電壓位準之間的跳脫電壓位準，則彼啟動之記憶體單元儲存該第一值，且決定：若在判定讀取字線脈衝訊號時在關聯讀取位元線上之電壓未轉變至該跳脫電壓位準，則彼啟動之記憶體單元儲存第二值；位元線保持器電路系統，該位元線保持器電路系統耦接至每一讀取位元線且對判定保持器脈衝訊號作出反應，將每一讀取位元線上的電壓朝向第一電壓位準拉引；及保持器脈衝訊號產生電路系統，該保持器脈衝訊號產生電路系統經設置以在判定讀取字線脈衝訊號之後在選定時間處判定保持器脈衝訊號，該選定時間經選擇以使得若啟動之記憶體單元儲存該第一值，則在關聯讀取位元線上之電壓將在判定保持器脈衝訊 號之前已轉變至跳脫電壓位準，且使得若啟動之記憶體單元儲存該第二值，則在耦接至關聯讀取位元線之行群組之記憶體單元內的洩漏電流將不導致關聯讀取位元線上之電壓在判定保持器脈衝訊號之前已轉變至跳脫電壓位準。
根據本發明，位元線保持器電路系統耦接至每一讀取位元線，該位元線保持器電路系統在有效時將每一讀取位元線上的電壓朝向第一電壓位準拉引。然而，不是位元線保持器電路系統在整個讀取操作期間有效，而是位元線保持器電路系統經佈置以對判定之保持器脈衝訊號作出反應，以使得位元線保持器電路系統僅在判定彼保持器脈衝訊號時有效。另外，保持器脈衝訊號產生電路系統經設置以在判定讀取字線脈衝訊號之後在選定時間處判定保持器脈衝訊號，該選定時間經選擇以使得若啟動之記憶體單元儲存第一值，則在關聯讀取位元線上之電壓將在判定保持器脈衝訊號之前已轉變至跳脫電壓位準。因此，位元線保持器電路系統之操作不影響讀取操作之性能，因為若第一值係以記憶體位準儲存，則此將在接通位元線保持器電路系統之前已藉由感測放大器電路系統偵測到。
另外，選定時間經選擇以使得若啟動之記憶體單元儲存第二值，則在讀取操作期間將沒有足夠時間用於在耦接至關聯讀取位元線之行群組之記憶體單元內的洩漏電流來導致關聯讀取位元線上之電壓在判定保持器脈衝訊號之前轉變至跳脫電壓位準，且因此接通位元線保持器電路系統。一旦接通位元線保持器電路系統，該位元線保持器電路系統將拉 引電壓返回至第一電壓位準，且因此反轉由於洩漏電流導致的在電壓位準上的任何降落。
該方法因此確保當製程幾何形狀縮小時即使在存在增大洩漏電流的情況下的正確操作，而不會不利地影響讀取操作之性能。
存在許多方式可在判定讀取字線脈衝訊號之後在選定時間處判定保持器脈衝訊號。然而，在一個實施例中，記憶體裝置進一步包含延遲電路系統，該延遲電路系統經設置回應於判定讀取字線脈衝訊號之字線驅動器電路系統以在選定延遲週期之後產生觸發訊號至保持器脈衝訊號產生電路系統，保持器脈衝訊號產生電路系統對觸發訊號作出反應以判定保持器脈衝訊號。
在一個實施例中，選定延遲週期可程式化以便允許考慮記憶體裝置之特定設置、特定操作條件等而調諧在讀取字線脈衝訊號與保持器脈衝訊號之間的延遲，該讀取字線脈衝訊號經判定以開始讀取操作，該保持器脈衝訊號經判定以接通位元線保持器電路系統。
產生用於記憶體裝置之設計的一種方式為使用記憶體編譯程式自記憶體架構產生記憶體裝置之執行個體。記憶體架構指定電路元件之定義及界定用於組合彼等電路元件之規則的資料。對記憶體裝置之特定需求被輸入記憶體編譯程式，該等需求例如所要求記憶體之大小，且隨後記憶體編譯程式基於彼等需求產生記憶體裝置之執行個體。在一個實施例中，選定延遲週期在記憶體編譯程式時間下可程式化以考 慮到陣列中記憶體單元的設置。作為實例，在連接至特定讀取位元線之行內的記憶體單元數量將影響藉由彼位元線觀察到之洩漏電流。一旦用於藉由記憶體編譯程式創建之特定執行個體的連接至位元線的記憶體單元之數量為已知，則在判定保持器脈衝訊號之前可將記憶體單元之數量作為選擇合適延遲週期之因素而考慮。另外或替代地，亦可考慮連接至陣列中之特定列的記憶體單元之數量，因為當在列中的記憶體單元之數量增加時，此將影響讀取字線上的負載，且因此影響讀取字線訊號自非判定狀態至判定狀態轉變的速度。此亦可因此在決定合適延遲週期時被考慮。
然而，可程式性不僅受限於在創建記憶體裝置之特定執行個體時延遲週期的調諧。替代地或另外，選定延遲週期可為可程式化的以使得選定延遲週期可在記憶體裝置之操作期間變更，以考慮到在記憶體裝置之操作參數中的一或更多個改變。一種該操作參數之實例為操作電壓。詳言之，在資料處理系統之操作期間使用動態電壓縮放技術來管理裝置之功率及/或能量消耗變得更為常見。在相對低活動性之週期期間，電路系統可自較低供應電壓操作，且隨後在較高活動性之週期期間，供應電壓可經增大以提供增強性能。在一個實施例中，不同的延遲週期可針對各種不同的操作電壓程式化，以便當處理器之操作模式自使用第一供應電壓位準之模式改變為使用第二供應電壓位準之模式時，可切換延遲週期之值。替代地，不使用一組離散預置延遲週期，當操作參數(諸如電壓、溫度等)在記憶體裝置之操作期間變化時，延 遲週期可經動態地變化。
在一個實施例中，保持器脈衝訊號產生電路系統對讀取字線脈衝訊號之取消判定作出反應，以取消判定保持器脈衝訊號。因此，在該等實施例中可見：保持器脈衝訊號係在判定讀取字線脈衝訊號之後在某一預定週期經判定且隨後回應於讀取字線脈衝訊號之取消判定而取消判定。在一個特定實施例中，已發現：保持器脈衝訊號僅需要在讀取字線脈衝訊號即將結束之前的相對短時間週期經判定，在一個特定實施例中，保持器脈衝訊號僅在一旦讀取字線脈衝訊號之持續時間之近似70%已過去時經判定。
位元線保持器電路系統可以各種方式構造。然而，在一個實施例中，對於每一讀取位元線，位元線保持器電路系統包含複數個電晶體，該等複數個電晶體串聯連接在彼讀取位元線與在第一電壓位準下的端子之間，該等電晶體中之至少一者的閘極端子係藉由保持器脈衝訊號驅動。藉由串聯佈置複數個電晶體，此舉減少位元線保持器電路系統之強度且確保該位元線保持器電路系統僅微弱地將讀取位元線上的電壓朝向第一電壓位準拉引。
在一個特定實施例中，複數個電晶體為PMOS電晶體，且該保持器脈衝訊號係在邏輯零位準下判定且在邏輯一位準下取消判定。
在一個實施例中，對於每一讀取位元線，位元線保持器電路系統進一步包含反向器，該反向器係連接在彼讀取位元線與該等電晶體中之至少一者之閘極端子之間。藉由使 用該反向器可見：若定址之記憶體單元確實儲存第一值，且因此讀取位元線上之電壓在讀取操作期間經放電至跳脫電壓位準，則此動作將在讀取操作的過程中導致連接至反向器之輸出的電晶體關閉，使得在判定保持器脈衝訊號時，位元線保持器電路系統將仍保持有效地關閉，因此減少彼情況下的功率消耗。此為有用的，因為彼情況為其中位元線保持器電路系統實際上非必需的情況，且因此藉由在彼情況下關閉位元線保持器電路系統，有可能在對正確操作無任何影響的情況下減少整體功率消耗。
在一個特定實施例中，在該等複數個電晶體中之第一電晶體及最後電晶體之閘極端子藉由保持器脈衝訊號驅動，且在第一電晶體與最後電晶體之間的至少一個電晶體之閘極端子連接至反向器之輸出。
在一個實施例中，每一記憶體單元包含連接在關聯讀取位元線與在該第二電壓位準下的端子之間的耦接電路系統，在讀取操作期間每一行群組內之記憶體單元之耦接電路系統有助於洩漏電流，該洩漏電流將關聯讀取位元線上之電壓位準朝向該第二電壓位準導引。
耦接電路系統可採取各種形式，但在一個實施例中，每一記憶體單元之耦接電路系統包含複數個耦接電晶體，該等複數個耦接電晶體串聯佈置在關聯讀取位元線與在該第二電壓位準下的該端子之間，該等耦接電晶體中之至少一者之閘極端子係連接至讀取字線脈衝訊號且該等耦接電晶體中之至少另一者之閘極端子係連接至記憶體單元之內部儲 存節點。在一個特定實施例中，耦接電晶體為NMOS電晶體。在讀取操作期間，除在行內的定址之記憶體單元外，在行群組內的全部其他記憶體單元將經由該等記憶體單元之關聯耦接電晶體耦接至讀取位元線。儘管使耦接電晶體之閘極連接至讀取字線之彼等記憶體單元之耦接電晶體將不接通(因為該等耦接電晶體不是定址之記憶體單元)，但閘極連接至記憶體單元之內部儲存節點的耦接電晶體可能取決於保持在彼等單元內之資料值而接通或不接通。對於儲存導致彼等耦接電晶體接通之資料值的記憶體單元，可經由彼等記憶體單元之一系列耦接電晶體而抽取顯著洩漏電流。若非定址之記憶體單元儲存不導致該非定址之記憶體單元之任何耦接電晶體接通的值，或若定址之記憶體單元儲存不接通耦接電晶體之資料值，該耦接電晶體之閘極係連接至內部儲存節點(亦即，其中讀取位元線不應經導引朝向第二電壓位準的情況)，則亦可觀察到較低程度之洩漏電流。因此將見到：在每一行群組之記憶體單元內存在洩漏電流之各種源。
第一電壓位準及第二電壓位準將取決於實施而變化。然而，在一個實施例中，第一電壓位準為供應電壓位準且第二電壓位準為接地電壓位準。
雖然在一個實施例中記憶體單元之每一行可包括僅單個行群組，但在替代實施例中記憶體單元之每一行形成複數個行群組。
在其中每一行存在複數個行群組的實施例中，則可以各種方式設置行群組。在一個實施例中，每一行群組可具 有該每一行群組自身關聯之感測放大器電路系統。然而，在替代實施例中，複數個行群組形成多對行群組，且感測放大器電路系統包含與每一對行群組相關聯之感測放大器元件，該感測放大器元件連接至關聯對中之兩個行群組的讀取位元線。在一個特定實施例中，感測放大器元件包含NAND閘極結構。
自第二態樣來看，本發明提供在記憶體裝置內執行讀取操作之方法，該記憶體裝置具有佈置為複數個列及行的記憶體單元陣列，記憶體單元之每一列耦接至關聯讀取字線，記憶體單元之每一行形成至少一個行群組，且每一行群組之記憶體單元耦接至關聯讀取位元線，該方法包含：在讀取操作之前，預充電每一讀取位元線至第一電壓位準；在讀取操作期間，在耦接至陣列之定址列的讀取字線上發出判定之讀取字線脈衝訊號，以便在判定讀取字線脈衝訊號時啟動在彼定址列內的記憶體單元，在讀取操作期間，若儲存在啟動之記憶體單元中之一者中的資料值具有第一值，則在與含有彼啟動之記憶體單元的任何行群組相關聯之讀取位元線上的電壓經佈置以朝向第二電壓位準轉變；使用連接至每一行群組之關聯讀取位元線之感測放大器電路系統以決定，對於每一啟動之記憶體單元，若在判定讀取字線脈衝訊號時在關聯讀取位元線上之電壓轉變至在該第一電壓位準與該第二電壓位準之間的跳脫電壓位準，則彼啟動之記憶體單元儲存該第一值，且決定，若在判定讀取字線脈衝訊號時在關聯讀取位元線上之電壓未轉變至該跳脫電壓位準，則彼啟動之記憶 體單元儲存第二值；回應於判定之保持器脈衝訊號，使用耦接至每一讀取位元線之位元線保持器電路系統以將每一讀取位元線上之電壓朝向第一電壓位準拉引；及在判定讀取字線脈衝訊號之後在選定時間處判定保持器脈衝訊號，該選定時間經選擇以使得若啟動之記憶體單元儲存該第一值，則在關聯讀取位元線上之電壓將在判定保持器脈衝訊號之前已轉變至跳脫電壓位準，且使得若啟動之記憶體單元儲存該第二值，則在耦接至關聯讀取位元線之行群組之記憶體單元內的洩漏電流將不導致關聯讀取位元線上之電壓在判定保持器脈衝訊號之前已轉變至跳脫電壓位準。
自第三態樣來看，本發明提供一種記憶體裝置，該記憶體裝置包含：記憶體單元構件(memory cell means)陣列，該記憶體單元構件陣列佈置為複數個列及行，記憶體單元構件之每一列用於耦接至關聯讀取字線，記憶體單元構件之每一行用於形成至少一個行群組，且每一行群組之記憶體單元構件用於耦接至關聯讀取位元線；字線驅動器構件(word line driver means)，該字線驅動器構件用於在讀取操作期間在耦接至陣列之定址列的讀取字線上發出判定之讀取字線脈衝訊號，以便在判定讀取字線脈衝訊號時啟動在彼定址列內的記憶體單元構件；預充電構件(precharge means)，該預充電構件用於在讀取操作之前預充電每一讀取位元線至第一電壓位準；在讀取操作期間，若儲存在啟動之記憶體單元構件中之一者中的資料值具有第一值，則與含有彼啟動之記憶體單元構件的任何行群組相關聯之讀取位元線上的電壓經佈置以朝 向第二電壓位準轉變；感測放大器構件(sense amplifier means)，該感測放大器構件用於連接至每一行群組之關聯讀取位元線，且用於決定，對於每一啟動之記憶體單元構件，若在判定讀取字線脈衝訊號時在關聯讀取位元線上之電壓轉變至在該第一電壓位準與該第二電壓位準之間的跳脫電壓位準，則彼啟動之記憶體單元構件儲存該第一值，且決定，若在判定讀取字線脈衝訊號時在關聯讀取位元線上之電壓未轉變至該跳脫電壓位準，則彼啟動之記憶體單元構件儲存第二值；位元線保持器構件(bit line keeper means)，該位元線保持器構件用於耦接至每一讀取位元線，且回應於判定之保持器脈衝訊號將每一讀取位元線上之電壓朝向第一電壓位準拉引；及保持器脈衝訊號產生構件(keeper pulse signal generation means)，該保持器脈衝訊號產生構件用於在判定讀取字線脈衝訊號之後在選定時間處判定保持器脈衝訊號，該選定時間經選擇以使得若啟動之記憶體單元構件儲存該第一值，則在關聯讀取位元線上之電壓將在判定保持器脈衝訊號之前已轉變至跳脫電壓位準，且使得若啟動之記憶體單元構件儲存該第二值，則在耦接至關聯讀取位元線之行群組之記憶體單元構件內的洩漏電流將不導致關聯讀取位元線上之電壓在判定保持器脈衝訊號之前已轉變至跳脫電壓位準。
自第四態樣來看，本發明提供儲存記憶體編譯程式電腦程式之電腦程式儲存媒體(例如，非暫時性儲存媒體)，該記憶體編譯程式電腦程式用於控制電腦自與記憶體編譯程式電腦程式相關聯之記憶體架構產生記憶體裝置之執行個 體，記憶體架構指定電路元件之定義及界定用於組合彼等電路元件之規則的資料，以使得所產生之該執行個體根據本發明之第一態樣指定記憶體裝置。
10‧‧‧頂部記憶體單元群組
15‧‧‧感測放大器電路系統
20‧‧‧底部記憶體單元群組
25‧‧‧閘極結構
30‧‧‧記憶體單元
35‧‧‧感測放大器電路系統
40‧‧‧反向器
100‧‧‧記憶體單元
105‧‧‧反向器
110‧‧‧反向器
115‧‧‧NMOS通過閘極電晶體
120‧‧‧NMOS通過閘極電晶體
122‧‧‧寫入位元線
124‧‧‧寫入位元線
125‧‧‧節點X
130‧‧‧耦接電路系統
135‧‧‧NMOS電晶體
140‧‧‧NMOS電晶體
145‧‧‧讀取字線
150‧‧‧頂部讀取位元線
155‧‧‧記憶體單元
160‧‧‧記憶體單元
165‧‧‧記憶體單元
170‧‧‧預充電PMOS電晶體
175‧‧‧脈衝驅動保持器電路
180‧‧‧感測放大器/NAND閘極
185‧‧‧底部讀取位元線
200‧‧‧電晶體
205‧‧‧讀取字線脈衝產生器
210‧‧‧反向器延遲鏈
215‧‧‧保持器脈衝產生器
220‧‧‧點
225‧‧‧點
230‧‧‧點
235‧‧‧點
300‧‧‧點
305‧‧‧點
310‧‧‧曲線/斜度
315‧‧‧跳脫電壓位準
320‧‧‧曲線
325‧‧‧虛線
330‧‧‧點
335‧‧‧斜度
340‧‧‧曲線
342‧‧‧虛線
345‧‧‧感測放大器輸出
350‧‧‧點
355‧‧‧時間
360‧‧‧時間
365‧‧‧時間窗
400‧‧‧電晶體
405‧‧‧電晶體
410‧‧‧電晶體
415‧‧‧反向器
500‧‧‧區塊
505‧‧‧區塊
510‧‧‧區塊
515‧‧‧電晶體
520‧‧‧電晶體
525‧‧‧電晶體
530‧‧‧全域位元線
535‧‧‧預充電電路系統
600‧‧‧記憶體裝置
605‧‧‧記憶體陣列
607‧‧‧字線
609‧‧‧位元線
610‧‧‧控制電路系統
615‧‧‧預充電電路系統
620‧‧‧感測放大器電路系統
625‧‧‧寫入驅動器電路系統
630‧‧‧字線驅動器
700‧‧‧記憶體編譯程式
710‧‧‧記憶體架構
800‧‧‧通用電腦
802‧‧‧中央處理單元
804‧‧‧隨機存取記憶體
806‧‧‧唯讀記憶體
808‧‧‧網路介面卡
810‧‧‧硬碟驅動
812‧‧‧顯示驅動器
814‧‧‧監視器
816‧‧‧使用者輸入/輸出電路
818‧‧‧鍵盤
820‧‧‧滑鼠
822‧‧‧匯流排
將僅藉由舉例之方式參閱如圖示於隨附圖式中之本發明之實施例而進一步描述本發明，其中：第1A圖及第1B圖圖示根據實施例可用來形成記憶體裝置之記憶體陣列的記憶體區塊結構之兩個替代設置；第2圖圖示根據第1A圖之配置與區塊結構內之一個行相關聯而提供之組件；第3A圖示意圖示脈衝驅動保持器電路，該脈衝驅動保持器電路根據實施例係藉由保持器脈衝訊號驅動；第3B圖圖示根據一個實施例可經提供以使得保持器脈衝訊號能夠自讀取字線脈衝訊號匯出的組件；第3C圖為圖示保持器脈衝訊號如何自讀取字線脈衝訊號匯出之時序圖；第4圖為圖示根據一個實施例的各種訊號在讀取操作之執行期間的值的更詳細時序圖；第5圖為更詳細圖示根據一個實施例的脈衝驅動保持器電路系統之圖解；第6圖圖示根據第1A圖之複數個區塊結構可如何經耦接以形成具有關聯之全域讀取位元線的記憶體陣列之行；第7圖為示意圖示根據一個實施例的記憶體裝置之邏輯配置的方塊圖； 第8圖為示意圖示記憶體編譯程式產生包括所述實施例之脈衝驅動保持器電路系統的記憶體執行個體之操作的圖解；及第9圖為電腦系統之圖解，記憶體編譯程式操作可執行於該電腦系統上以產生符合上述實施例的記憶體執行個體。
根據一個實施例之記憶體裝置包含佈置為複數個列及行的記憶體單元陣列，記憶體單元之每一列耦接至關聯讀取字線，且記憶體單元之每一行形成至少一個行群組，其中每一行群組之記憶體單元耦接至關聯讀取位元線。記憶體陣列可使用諸如第1A圖及第1B圖中圖示之區塊結構而構造。雖然在一個實施例中記憶體陣列可包含單個區塊結構，但在替代實施例中多個區塊結構可用來形成記憶體陣列。
考慮第1A圖之區塊結構，界定兩個記憶體單元群組，即頂部記憶體單元群組10及底部記憶體單元群組20，該等記憶體單元群組兩者共用同一感測放大器電路系統15。頂部記憶體單元群組及底部記憶體單元群組可提供單元之多個行，但特定記憶體單元群組內之每一行將形成早先提及之行群組。因此，在此實施例中，頂部記憶體單元群組10內之記憶體單元之每一行將連接至關聯讀取位元線，且底部記憶體單元群組20內之記憶體單元之每一行亦將連接至關聯讀取位元線。連接至頂部記憶體單元群組之行的讀取位元線將被稱為頂部讀取位元線(RBL頂部)，而與底部記憶體單元群組20 之行相關聯之讀取位元線將被稱為底部讀取位元線(RBL底部)。
根據第1A圖之設計，對於每一頂部讀取位元線及相應底部讀取位元線，感測放大器電路系統將提供NAND閘極結構25以產生合併之感測放大器輸出用於彼對讀取位元線。在讀取操作之前，兩條位元線將經預充電至邏輯一值。在讀取操作期間，讀取字線脈衝訊號將經判定以在陣列之定址列內啟動記憶體單元，且因此考慮頂部讀取位元線及底部讀取位元線之特定對，將啟動連接至彼等對之位元線的記憶體單元中之至多僅一者。在讀取操作期間，若儲存在彼啟動之記憶體單元中的資料值具有第一值，則彼啟動之記憶體單元將使在彼啟動之記憶體單元之關聯讀取位元線上的電壓朝向邏輯零電壓位準(通常為接地電壓位準)放電。若資料值替代地處於第二值，則將不執行該放電。由於NAND閘極結構之操作，應瞭解，若該對讀取位元線兩者皆不放電，則感測放大器輸出訊號將保持在邏輯零值，但若讀取位元線中之任一者經放電朝向邏輯零位準，則該感測放大器輸出訊號將翻轉至邏輯一值。因此，當啟動之記憶體單元儲存第一值時，感測放大器輸出應在判定讀取字線脈衝訊號時的週期期間自邏輯零值翻轉至邏輯一值，但若啟動之記憶體單元儲存第二值，則感測放大器輸出不應翻轉，而是應保持在邏輯零位準。
第1B圖圖示替代區塊結構，其中記憶體單元30之每一群組具有該每一群組自身關聯之感測放大器電路系統35。在此實例中，感測放大器電路系統可使用反向器40構造， 且感測放大器輸出再次遵守如早先參閱第1A圖所述之相同性質。詳言之，若在行中之定址記憶體單元儲存第一值，則位元線應朝向邏輯零位準放電，以導致感測放大器輸出在判定讀取字線脈衝訊號時的週期期間翻轉至邏輯一值。若定址之記憶體單元替代地儲存第二值，則在感測放大器之輸出中不會發生翻轉，而是該輸出應保持在邏輯零位準。
第2圖為圖示根據一個實施例與第1A圖之區塊結構內之單個行相關聯而提供之組件的圖解。詳言之，圖示連接至頂部讀取位元線150之組件，彼讀取位元線150提供一個輸入至NAND閘極180。底部讀取位元線185提供第二輸入，且連接至底部讀取位元線185之組件將具有與第2圖中關於頂部讀取位元線150圖示之組件相同的配置。
考慮頂部讀取位元線150，一系列記憶體單元100、155、160、165連接至讀取位元線。每一記憶體單元具有關於記憶體單元100詳細圖示的形式。詳言之，基本記憶體單元由兩個NMOS通過閘極電晶體115、120及兩個反向器105、110組成(使用四個電晶體之配置以標準方式形成)，但另外亦提供由兩個NMOS電晶體135、140組成之耦接電路系統130以在讀取操作期間使用。
首先考慮針對記憶體單元100之寫入操作，寫入字線(write word line；WWL)訊號將經判定以接通通過閘極電晶體115、120。寫入驅動器電路系統將隨後控制寫入位元線122、124上的電壓以使所要求資料值寫入記憶體單元，且在寫入操作結束時，寫入字線訊號將經取消判定以關閉通過閘 極電晶體115、120，且因此使藉由反向器105、110形成之單元的資料保持部分與寫入位元線122、124絕緣。因此，此時，邏輯一值或邏輯零值將取決於在寫入操作期間在位元線122、124上驅動的電壓而儲存在節點X 125。
在讀取操作期間，讀取字線145上的訊號將經判定以接通耦接電路系統130之電晶體140。在判定讀取字線訊號之前，讀取位元線150將已使用預充電PMOS電晶體170而預充電至邏輯一(Vdd)位準，且因此可見，一旦判定讀取字線訊號，讀取位元線150將取決於儲存在記憶體單元100內之節點X 125處的值而選擇性朝向邏輯零位準放電。詳言之，若節點125儲存第一值，即邏輯一值，則此將接通NMOS電晶體135且導致位元線150朝向接地放電。反之，若節點125儲存邏輯零值，則電晶體135將不接通，且位元線上的電壓應保持在Vdd位準。感測放大器180最初將具有在邏輯零位準下之輸出，但如早先所論述，若節點125儲存邏輯一值，則輸出將在讀取操作的過程中翻轉至邏輯一位準，且因此放電讀取位元線150。
然而，應注意，多個記憶體單元耦接至讀取位元線150，每一記憶體單元具有關聯之耦接電路系統130。隨著裝置幾何形狀縮小，已發現，經由耦接電路系統之洩漏電流變得更為顯著。詳言之，當行內之耦接電路中之僅一者藉由判定之讀取字線訊號接通其電晶體140時，全部的其他耦接電路可有助於洩漏電流。洩漏電流之最顯著原因係來自非定址之記憶體單元，該等非定址之記憶體單元在該等非定址之記 憶體單元的節點125處儲存邏輯一值。在此情況下，儘管關閉耦接電晶體140，但接通耦接電晶體135，且在彼情況下經由耦接電路130之洩漏電流將趨向於將讀取位元線150上的電壓向下朝向邏輯零位準拉引。某一進一步洩漏電流亦出現在其中節點X 125儲存邏輯零值的非定址記憶體單元中，且實際上亦出現在其中節點X 125儲存邏輯零值的定址之記憶體單元中(在此情況下，電晶體140將接通但電晶體135將關閉)。
已發現，隨著製程幾何形狀縮小且洩漏電流增加，該等影響可潛在地引起以下情況：其中儘管定址之記憶體單元在該定址記憶體單元之節點125處儲存邏輯零值，且因此位元線150在讀取操作期間應保持在Vdd供應位準下，但洩漏電流在判定讀取字線的週期期間導致位元線上的電壓放電至顯著程度，使得感測放大器180翻轉感測放大器180之輸出狀態至邏輯一值，藉此給出不正確讀取值。
根據第2圖圖示之實施例，提供脈衝驅動保持器電路175以防止該情況出現。
脈衝驅動保持器電路在概念上採取第3A圖圖示之形式，其中電晶體200係藉由保持器脈衝訊號驅動，以使得當判定保持器脈衝訊號時，彼電晶體微弱地拉引讀取位元線上的電壓返回至Vdd位準。在此實例中，使用PMOS電晶體200，且因此保持器脈衝訊號在邏輯零位準下判定且在邏輯一位準下取消判定。
根據所述實施例，保持器脈衝訊號相對於讀取字線脈衝訊號之判定延遲，且延遲的量經選定以使得若定址之記 憶體單元在定址之記憶體單元之節點125處儲存邏輯一值，則讀取位元線150將在啟動保持器電路之前已經充分放電至跳脫電壓位準，以使得感測放大器180之輸出翻轉至邏輯一值。因此，保持器電路之操作對讀取操作之性能無不利影響。然而，另外，保持器脈衝訊號之判定之時序經選取以便在經由連接至讀取位元線150之記憶體單元之各種耦接電路的洩漏電流可能已導致讀取位元線150上之電壓放電至彼跳脫電壓位準之前判定該保持器脈衝訊號，因此避免感測放大器180不正確感測資料值之可能性。
第3B圖示意圖示在一個實施例中可如何產生保持器脈衝訊號。如圖所示，讀取字線脈衝產生器205經佈置以在讀取操作開始時啟動讀取字線脈衝。當讀取字線脈衝經判定時，訊號經發出至反向器延遲鏈210，該反向器延遲鏈210隨後在藉由反向器延遲鏈210編碼之某一延遲之後發出觸發至保持器脈衝產生器215。一旦觸發由保持器脈衝產生器215接收，則該保持器脈衝產生器215隨後判定保持器脈衝訊號。隨後，當讀取字線由讀取字線脈衝產生器205取消判定時，訊號經發出至保持器脈衝產生器215，以導致保持器脈衝產生器取消判定保持器脈衝訊號。因此，讀取字線脈衝訊號與保持器脈衝訊號之間的關係係如第3C圖所示意圖示。詳言之，在點220處判定讀取字線脈衝後，由反向器延遲鏈210引入延遲，之後在點225處判定保持器脈衝訊號。一旦在點230處將讀取字線脈衝取消判定，則保持器脈衝訊號隨後在點235處取消判定。
根據一個實施例，在於點220處判定讀取字線脈衝與於點225處判定保持器脈衝之間的延遲週期可程式化，以便允許按期望調諧延遲的量，以確保讀取操作之速度不受保持器脈衝之判定影響，且保持器脈衝經充分早期判定以確保不存在感測放大器180遺漏讀取的可能性。此可程式性係參閱第4圖之時序圖而更詳細地圖示。
如第4圖所示，在點300處，預充電訊號經取消判定以關閉預充電階段，在點300處讀取位元線將已預充電高達邏輯一電壓位準，且此後不久讀取字線訊號在點305處經判定以接通每一定址之記憶體單元中之耦接電晶體140(在任何特定行中僅存在一個定址之記憶體單元)。若定址之記憶體單元之節點125儲存邏輯一值，則關聯讀取位元線上之電壓將開始朝向邏輯零位準放電，如藉由曲線310所示。在某一點處，電壓位準將降落至跳脫電壓位準315，此使得感測放大器輸出自邏輯零轉變至邏輯一位準，如藉由曲線320所指示。若脈衝驅動保持器電路175在此週期之持續時間內已接通，則脈衝驅動保持器電路175將趨向於拉引電壓回到邏輯一位準，因此減慢放電操作，且使得位元線上之電壓替代地遵循藉由虛線325圖示之路徑。此將影響讀取操作之速度。
然而，根據所述實施例，保持器脈衝訊號經取消判定直至至少在到達跳脫電壓點315之後，且因此對讀取操作之速度沒有影響。
在讀取位元線上之電壓可能已放電至跳脫電壓位準315之後的某一時間處，若定址之記憶體單元之節點X 125儲 存邏輯一值，則在點330處判定保持器脈衝訊號。若定址之記憶體單元之節點X 125事實上儲存邏輯一值，此舉沒有影響，但若彼節點替代地儲存邏輯零值，則此舉確實產生影響。詳言之，斜度335展示在定址之記憶體單元在定址之記憶體單元之節點X 125處儲存邏輯零值的情況下洩漏電流對讀取位元線上之電壓的影響。一旦判定保持器脈衝，則保持器電路175反轉洩漏電流之影響，且拉引電壓返回至Vdd位準，如藉由曲線340所示。此防止可能已發生的使保持器電路不被判定的不正確讀取操作的可能性。詳言之，如藉由虛線342所示，若未判定保持器電路，則有可能的是：在判定讀取字線的週期期間的某一點處，洩漏電流可能已導致讀取位元線上之電壓降落至跳脫電壓位準(如藉由點350所指示)，且在彼點處感測放大器輸出原本會翻轉至邏輯一值。替代地，由於保持器電路之操作，可見：在邏輯零值係儲存在節點X的情況下，在讀取操作之持續時間內，感測放大器輸出345保持在邏輯零位準下。
如第4圖所示，在時間355與時間360之間的時間窗365提供調諧窗，在該調諧窗期間保持器脈衝之啟動能藉由程式化待由反向器延遲鏈210引入之適當延遲週期而發生。
延遲週期之程式化可能發生在各種階段。舉例而言，在其中記憶體裝置之執行個體係使用記憶體編譯程式(該記憶體編譯程式自與記憶體編譯程式相關聯之記憶體架構產生彼執行個體)設計的情況下，延遲週期之程式化可在記憶體編譯時間中執行以考慮到特定於所產生之特定執行個體的 特徵結構。舉例而言，連接至讀取位元線150之記憶體單元之數量將取決於所創建之執行個體而變化，且耦接至讀取位元線之記憶體單元越多，洩漏電流之源越大。類似地，連接至特定列之記憶體單元越多，讀取字線上之負載越高，且字線自取消判定至判定狀態的轉變越慢。該等因素將全部影響斜度310及實際上斜度335之形式，且因此將影響界定調諧窗365之點355、360之時序。
此外，製造後，延遲週期在使用中可可程式化以便考慮到記憶體裝置之操作參數的變化。舉例而言，可能情況是：記憶體裝置能夠在各種不同電壓位準下操作，諸如當記憶體裝置包括在使用動態電壓縮放技術的資料處理系統內時。當在不同電壓下操作時，此將既影響斜度310之陡度且亦影響洩漏電流斜度335之陡度，且因此可程式化對於每一可能操作電壓之適當延遲，以便確保對於全部可能的操作電壓繼續在點355與點360之間判定保持器脈衝。
第5圖圖示第2圖之脈衝驅動保持器電路175之一個實例設置。如圖所示，在此實例中，保持器電路175包含串聯連接在供應電壓Vdd與讀取位元線150之間的一系列電晶體400、405、410。藉由提供複數個串聯電晶體，此減少保持器電路之強度，且確保該保持器電路175僅微弱地將電壓朝向供應電壓位準Vdd拉引。因此，當保持器電路係在判定之讀取字線脈衝之後半部分接通時，保持器電路將不具有反轉正儲存在定址之記憶體單元之節點X處的邏輯一值之正放電影響的強度。然而，保持器電路之強度將足以反轉洩漏電 流之影響。
在一個實施例中，全部的電晶體400、405、410皆為PMOS電晶體，且因此保持器脈衝訊號係判定在邏輯零位準下。雖然全部的該等PMOS電晶體皆可連接至保持器脈衝訊號，但在第5圖圖示之實施例中，中間電晶體405係連接至反向器415之輸出，反向器415之輸入係連接至讀取位元線150。藉由該方法，此意指，當定址之記憶體單元在定址之記憶體單元之節點X 125處儲存邏輯一值時，且因此讀取位元線係在讀取操作期間朝向邏輯零位準放電，隨後在判定保持器脈衝訊號時，反向器415之輸出已自邏輯零切換至邏輯一位準，因此關閉PMOS電晶體405(且因此關閉保持器電路175)。此藉由避免在不需要保持器電路時接通保持器電路而節省在彼情況下之功率消耗。然而，在其中定址之記憶體單元之節點X儲存邏輯零值之替代情況下，且因此僅洩漏電流有助於讀取位元線150上之電壓的放電，隨後在判定保持器脈衝訊號時，反向器415之輸出將仍處於邏輯零位準，且因此保持器脈衝電路將接通，以使得將讀取位元線150拉引返回至邏輯一電壓位準。
第6圖圖示其中第1A圖之多個區塊結構經佈置以形成記憶體陣列之行的配置。第6圖圖示一個該行，其中每一區塊之頂部記憶體單元區域及底部記憶體單元區域在記憶體單元之行群組內含有16個記憶體單元。自每一感測放大器之輸出提供為至相應NMOS電晶體515、520、525的輸入，且因此將可見：若區塊500、505、510中之任一者包括定址之記憶 體單元，該定址之記憶體單元在該定址之記憶體單元之節點X 125處儲存邏輯一值，則感測放大器輸出將在讀取操作期間轉變至邏輯一位準且因此接通相應NMOS電晶體。然而，彼等電晶體中之僅一者將接通，因為對於任何特定讀取操作，在特定行內將僅存在一個定址之記憶體單元。因此，若定址之記憶體單元在該定址之記憶體單元之節點X 125處儲存邏輯一值，則全域位元線530將經放電朝向邏輯零位準，該全域位元線530係在開始讀取操作之前藉由預充電電路系統535預充電至邏輯一位準。否則，全域位元線輸出將保持在邏輯一位準。全域位元線530上之電壓可隨後藉由適當的全域感測放大器結構(未圖示，例如反向器)而感測。
第7圖為示意圖示根據一個實施例之記憶體裝置之邏輯配置的圖解。詳言之，記憶體裝置600包括記憶體陣列605，該記憶體陣列605包含經佈置在複數個列及行中的記憶體單元陣列。經由陣列提供複數個字線607(包括早先描述之寫入字線及讀取字線)，以允許在寫入操作及讀取操作期間藉由字線驅動器630定址記憶體單元之個別列。另外，與記憶體單元之行相關聯提供複數個位元線609(包括早先提及的寫入位元線對及讀取位元線)。每一列耦接至相關寫入位元線及讀取位元線以使得在寫入操作期間能夠將資料寫入行之啟動記憶體單元，且在讀取操作期間自行之啟動記憶體單元讀取資料。
預充電電路系統615係用來在控制電路系統610的控制下預充電位元線上之電壓位準。在預充電操作後，可執 行寫入操作或讀取操作。對於寫入操作，控制電路系統610將發出控制訊號至字線驅動器630，以使得經由關聯寫入字線啟動記憶體單元之特定列，且控制電路系統610將進一步使得寫入驅動器電路系統625控制相關寫入位元線對上之電壓，以使得將所要求資料值寫入啟動列之記憶體單元。對於讀取操作，控制電路系統610將再次發出控制訊號至字線驅動器630，以使得經由適當讀取字線啟動記憶體單元之特定列，且感測放大器電路系統620將隨後用以評估相關讀取位元線上之電壓，其中感測之讀取資料隨後返回至控制電路系統610。
雖然第7圖意欲在邏輯上圖示記憶體裝置之配置，但應瞭解，第7圖不意欲提供結構配置之指示。舉例而言，如自先前論述將顯而易見，感測放大器電路系統620係實際上嵌入形成記憶體陣列之區塊內，與預充電電路系統一樣。
第8圖示意圖示根據上述實施例包括脈衝驅動位元線保持器電路系統之記憶體執行個體可如何參閱記憶體架構710自記憶體編譯程式700而創建。記憶體架構710指定電路元件之定義及界定用於組合彼等電路元件以創建記憶體執行個體之規則的資料。對記憶體執行個體之特定需求係經由圖形使用者介面(graphical user interface；GUI)輸入記憶體編譯程式700作為輸入參數。如熟習此項技術者將瞭解，該等輸入參數可指定期望記憶體執行個體之各種態樣，例如界定記憶體陣列之大小、記憶體陣列之多工配置、諸如功率閘控特徵結構之各種可選特徵結構之選擇、待支撐之內建式自我測試 (built-in-self-test；BIST)模式等。
記憶體編譯程式700隨後基於輸入參數及記憶體架構710產生所要求之記憶體執行個體。根據一個實施例，記憶體編譯程式包括，與每一行群組之讀取位元線相關聯，以參閱先前圖式描述之方式待由保持器脈衝訊號啟動之脈衝驅動保持器電路系統。此外，考慮經由GUI指定之輸入參數，編譯程式將適當的延遲週期設計進入記憶體執行個體，該延遲週期界定在判定保持器脈衝訊號之前在判定讀取字線脈衝訊號之後將經過的時間。
第9圖示意圖示可用來實施上述記憶體編譯操作以產生記憶體執行個體的通用電腦800類型。通用電腦800包括中央處理單元802、隨機存取記憶體804、唯讀記憶體806、網路介面卡808、硬碟驅動810、顯示驅動器812及監視器814及具有鍵盤818及滑鼠820之使用者輸入/輸出電路816，以上全部皆經由共用匯流排822連接。在操作中，中央處理單元802將執行電腦程式指令，該等電腦程式指令可儲存在隨機存取記憶體804、唯讀記憶體806及硬碟驅動810中之一或更多者中或經由網路介面卡808動態下載。所執行的處理結果可經由顯示驅動器812及監視器814顯示給使用者。用於控制通用電腦800之操作的使用者輸入可經由使用者輸入輸出電路816自鍵盤818或滑鼠820接收(且因此例如用來決定所要求記憶體執行個體之某些性質的輸入參數可經由此機構輸入)。應瞭解，可以各種不同電腦語言寫入電腦程式。電腦程式可經儲存且分佈於記錄媒體上或動態下載至通用電腦 800。當在適當電腦程式之控制下操作時，通用電腦800可執行上述記憶體編譯程式操作且可被認為是形成用於執行上述記憶體編譯程式操作的設備。通用電腦800之架構可顯著變化且第9圖僅為一個實例。
自上述實施例將可見，提供簡單機構用於在不影響讀取操作之性能的情況下防止導致不正確評估儲存在定址之記憶體單元中之資料的洩漏電流。實施此特徵所要求之電路系統涉及僅幾個閘極，且因此對記憶體裝置之面積具有最小影響。此外，該技術可經調諧以考慮記憶體裝置之不同設置，且亦適應在記憶體裝置之操作期間操作參數之變化。考慮操作電壓之實例，當操作電壓降低時，接通保持器電路之時間可經進一步延遲，或實際上保持器電路甚至可以在一些低操作電壓下關閉，其中洩漏電流影響在判定之讀取字線訊號之週期期間將不足以拉引位元線上之電壓下降至跳脫電壓位準。
儘管本文已描述特定實施例，但應瞭解，本發明未受限於該等特定實施例，且可在本發明之範疇內對本發明進行許多修飾及添加。舉例而言，下文附屬請求項之特徵結構之各種組合可在不脫離本發明之範疇的情況下由獨立請求項之特徵結構產生。
100‧‧‧記憶體單元
105‧‧‧反向器
110‧‧‧反向器
115‧‧‧NMOS通過閘極電晶體
120‧‧‧NMOS通過閘極電晶體
122‧‧‧寫入位元線
124‧‧‧寫入位元線
125‧‧‧節點X
130‧‧‧耦接電路系統
135‧‧‧NMOS電晶體
140‧‧‧NMOS電晶體
145‧‧‧讀取字線
150‧‧‧頂部讀取位元線
155‧‧‧記憶體單元
160‧‧‧記憶體單元
165‧‧‧記憶體單元
170‧‧‧預充電PMOS電晶體
175‧‧‧脈衝驅動保持器電路
180‧‧‧感測放大器/NAND閘極
185‧‧‧底部讀取位元線

Claims (19)

  1. 一種記憶體裝置，該記憶體裝置包含：一記憶體單元陣列，該記憶體單元陣列佈置為複數個列及行，每一列記憶體單元耦接至一關聯讀取字線，每一行記憶體單元形成至少一個行群組，且每一行群組之該等記憶體單元耦接至一關聯讀取位元線；字線驅動器電路系統，該字線驅動器電路系統經設置在一讀取操作期間在耦接至該陣列之一定址列的該讀取字線上發出一判定(asserted)之讀取字線脈衝訊號，以便在判定該讀取字線脈衝訊號時啟動在彼定址列內的該等記憶體單元；預充電電路系統，該預充電電路系統經設置在該讀取操作之前預充電每一讀取位元線至一第一電壓位準；在該讀取操作期間，若儲存在該等啟動之記憶體單元中之一者中的一資料值具有一第一值，則與含有彼啟動之記憶體單元的任何行群組相關聯之該讀取位元線上的一電壓經佈置以朝向一第二電壓位準轉變；感測放大器電路系統，該感測放大器電路系統連接至每一行群組之該關聯讀取位元線，且該感測放大器電路系統對於每一啟動之記憶體單元經設置以決定：若在判定該讀取字線脈衝訊號時在該關聯讀取位元線上之該電壓轉變至在該第一電壓位準與該第二電壓位準之間的一跳脫電壓位準，則彼啟動之記憶體單元儲存該第一值，且決定：若在判定該讀取字線脈衝訊號時在該關聯讀取位元線上之該電壓未轉變至該跳脫電壓位準，則彼啟動之記憶體單元儲存一第二值； 保持器電路系統，該保持器電路系統耦接至每一讀取位元線且對一判定之保持器脈衝訊號作出反應以將每一讀取位元線上的該電壓朝向該第一電壓位準拉引；及保持器脈衝訊號產生電路系統，該保持器脈衝訊號產生電路系統經設置以在判定該讀取字線脈衝訊號之後在一選定時間處判定該保持器脈衝訊號，該選定時間經選擇以使得若一啟動之記憶體單元儲存該第一值，則在該關聯讀取位元線上之該電壓將在判定該保持器脈衝訊號之前轉變至該跳脫電壓位準，且使得若一啟動之記憶體單元儲存該第二值，則在耦接至該關聯讀取位元線之該行群組之該等記憶體單元內的洩漏電流將不導致該關聯讀取位元線上之該電壓在判定該保持器脈衝訊號之前已轉變至該跳脫電壓位準。
  2. 如請求項1所述之記憶體裝置，該記憶體裝置進一步包含延遲電路系統，該延遲電路系統經設置以對判定該讀取字線脈衝訊號之該字線驅動器電路系統作出反應，以在一選定延遲週期之後產生一觸發訊號至該保持器脈衝訊號產生電路系統，該保持器脈衝訊號產生電路系統對該觸發訊號作出反應，以判定該保持器脈衝訊號。
  3. 如請求項2所述之記憶體裝置，其中該選定延遲週期為可程式化的。
  4. 如請求項3所述之記憶體裝置，其中該選定延遲週期在記憶體編譯程式時間下為可程式化的，以考慮該陣列內之該等記憶體單元之該設置。
  5. 如請求項3所述之記憶體裝置，其中該選定延遲週期為可程式化的，以使得該選定延遲週期可在該記憶體裝置之操作期間變更，以考慮該記憶體裝置之操作參數的一或更多個改變。
  6. 如請求項1所述之記憶體裝置，其中該保持器脈衝訊號產生電路系統對該讀取字線脈衝訊號之取消判定(de-assertion)作出反應，以取消判定該保持器脈衝訊號。
  7. 如請求項1所述之記憶體裝置，其中對於每一讀取位元線，該保持器電路系統包含複數個電晶體，該等複數個電晶體係串聯連接在彼讀取位元線與在該第一電壓位準下的一端子之間，該等電晶體中之至少一者之一閘極端子係藉由該保持器脈衝訊號驅動。
  8. 如請求項7所述之記憶體裝置，其中該等複數個電晶體為PMOS電晶體，且該保持器脈衝訊號係在一邏輯零位準下判定及在一邏輯一位準下取消判定。
  9. 如請求項8所述之記憶體裝置，其中對於每一讀取位元線，該保持器電路系統進一步包含一反向器，該反向器係連接在彼讀取位元線與該等電晶體中之至少一者的一閘極端子之間。
  10. 如請求項9所述之記憶體裝置，其中在該等複數個電晶體中之一第一電晶體及一最後電晶體使該等電晶體之閘極端子藉由該保持器脈衝訊號驅動，且在該第一電晶體與該最後電晶體之間的至少一個電晶體使該電晶體之閘極端子連接至該反向器之一輸出。
  11. 如請求項1所述之記憶體裝置，其中每一記憶體單元包含連接在該關聯讀取位元線與在該第二電壓位準下的一端子之間的耦接電路系統，在一讀取操作期間每一行群組內之該等記憶體單元之該耦接電路系統有助於一洩漏電流，該洩漏電流將該關聯讀取位元線上之該電壓朝向該第二電壓位準導引。
  12. 如請求項11所述之記憶體裝置，其中每一記憶體單元之該耦接電路系統包含複數個耦接電晶體，該等複數個耦接電晶體係串聯佈置在該關聯讀取位元線與在該第二電壓位準下的該端子之間，該等耦接電晶體中之至少一者的一閘極端子連接至該讀取字線脈衝訊號且該等耦接電晶體中之至少另一者之一閘極端子連接至該記憶體單元之一內部儲存節點。
  13. 如請求項1所述之記憶體裝置，其中該第一電壓位準為一供應電壓位準且該第二電壓位準為一接地電壓位準。
  14. 如請求項1所述之記憶體裝置，其中每一行記憶體單元形成複數個行群組。
  15. 如請求項14所述之記憶體裝置，其中該等複數個行群組形成多對行群組，且該感測放大器電路系統包含與每一對行群組相關聯之一感測放大器元件，該感測放大器元件連接至該關聯對中之兩個行群組的該等讀取位元線。
  16. 如請求項15所述之記憶體裝置，其中該感測放大器元件包含一NAND閘極結構。
  17. 一種在一記憶體裝置內執行一讀取操作之方法，該記憶體裝置具有佈置為複數個列及行的一記憶體單元陣列，每一列記憶體單元耦接至一關聯讀取字線，每一行記憶體單元形成至少一個行群組，且每一行群組之該等記憶體單元耦接至一關聯讀取位元線，該方法包含以下步驟：在該讀取操作之前，預充電每一讀取位元線至一第一電壓位準；在該讀取操作期間，在耦接至該陣列之一定址列的該讀取字線上發出一判定(asserted)之讀取字線脈衝訊號，以便 在判定該讀取字線脈衝訊號時啟動在彼定址列內的該等記憶體單元，在該讀取操作期間，若儲存在該等啟動之記憶體單元中之一者中的一資料值具有一第一值，則在與含有彼啟動之記憶體單元的任何行群組相關聯之該讀取位元線上的一電壓經佈置以朝向一第二電壓位準轉變；使用連接至每一行群組之該關聯讀取位元線之感測放大器電路系統以決定，對於每一啟動之記憶體單元，若在判定該讀取字線脈衝訊號時在該關聯讀取位元線上之該電壓轉變至在該第一電壓位準與該第二電壓位準之間的一跳脫電壓位準，則彼啟動之記憶體單元儲存該第一值，且決定，若在判定該讀取字線脈衝訊號時在該關聯讀取位元線上之該電壓未轉變至該跳脫電壓位準，則彼啟動之記憶體單元儲存一第二值；回應於一判定之保持器脈衝訊號，使用耦接至每一讀取位元線之保持器電路系統將每一讀取位元線上之該電壓朝向該第一電壓位準拉引；及在判定該讀取字線脈衝訊號之後在一選定時間處判定該保持器脈衝訊號，該選定時間經選擇以使得若一啟動之記憶體單元儲存該第一值，則在該關聯讀取位元線上之該電壓將在判定該保持器脈衝訊號之前已轉變至該跳脫電壓位準，且使得若一啟動之記憶體單元儲存該第二值，則在耦接至該關聯讀取位元線之該行群組之該等記憶體單元內的洩漏電流將不導致該關聯讀取位元線上之該電壓在判定該保持器脈衝訊號之前已轉變至該跳脫電壓位準。
  18. 一種記憶體裝置，該記憶體裝置包含：一記憶體單元構件陣列，該記憶體單元構件陣列佈置為複數個列及行，每一列記憶體單元構件用於耦接至一關聯讀取字線，每一行記憶體單元構件用於形成至少一個行群組，且每一行群組之該記憶體單元構件用於耦接至一關聯讀取位元線；字線驅動器構件，該字線驅動器構件用於在一讀取操作期間在耦接至該陣列之一定址列的該讀取字線上發出一判定(asserted)之讀取字線脈衝訊號，以便在判定該讀取字線脈衝訊號時啟動在彼定址列內的該記憶體單元構件；預充電構件，該預充電構件用於在該讀取操作之前預充電每一讀取位元線至一第一電壓位準；在該讀取操作期間，若儲存在該等啟動之記憶體單元構件中之一者中的一資料值具有一第一值，則與含有彼啟動之記憶體單元構件的任何行群組相關聯之該讀取位元線上的一電壓經佈置以朝向一第二電壓位準轉變；感測放大器構件，該感測放大器構件用於連接至每一行群組之該關聯讀取位元線，且用於決定，對於每一啟動之記憶體單元構件，若在判定該讀取字線脈衝訊號時在該關聯讀取位元線上之該電壓轉變至在該第一電壓位準與該第二電壓位準之間的一跳脫電壓位準，則彼啟動之記憶體單元構件儲存該第一值，且決定，若在判定該讀取字線脈衝訊號時在該 關聯讀取位元線上之該電壓未轉變至該跳脫電壓位準，則彼啟動之記憶體單元構件儲存一第二值；保持器構件，該保持器構件用於耦接至每一讀取位元線，且回應於一判定之保持器脈衝訊號將每一讀取位元線上之該電壓朝向該第一電壓位準拉引；及保持器脈衝訊號產生構件，該保持器脈衝訊號產生構件用於在判定該讀取字線脈衝訊號之後在一選定時間處判定該保持器脈衝訊號，該選定時間經選擇以使得若一啟動之記憶體單元構件儲存該第一值，則在該關聯讀取位元線上之該電壓將在判定該保持器脈衝訊號之前已轉變至該跳脫電壓位準，且使得若一啟動之記憶體單元構件儲存該第二值，則在耦接至該關聯讀取位元線之該行群組之該記憶體單元構件內的洩漏電流將不導致該關聯讀取位元線上之該電壓在判定該保持器脈衝訊號之前已轉變至該跳脫電壓位準。
  19. 一種儲存一記憶體編譯程式電腦程式之電腦程式儲存媒體，該記憶體編譯程式電腦程式用於控制一電腦自與該記憶體編譯程式電腦程式相關聯之一記憶體架構產生一記憶體裝置之一執行個體，該記憶體架構指定電路元件之一定義及界定用於組合彼等電路元件之規則的資料，以使得所產生之該執行個體指定如請求項1所述之一記憶體裝置。
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