TW201316335A - 記憶體裝置與執行記憶體裝置內之讀取作業的方法 - Google Patents

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Abstract

本發明提供一種記憶體裝置，記憶體裝置由設置為列與行的記憶體細胞元陣列組成，每一記憶體細胞元經配置為連接至個別的寫入與讀取路徑。在讀取作業期間，讀取資料輸出電路系統從記憶體裝置輸出讀取資料，讀取資料係接收自陣列的選定列內的數個經定址記憶體細胞元。在每一行內的記憶體細胞元形成複數個記憶體細胞元群組，且被由相關聯讀取路徑耦接至讀取資料輸出電路系統。對於每一行，相關聯讀取路徑包含本地路徑部分與全域路徑部分，本地路徑部分係提供給每一記憶體細胞元群組，而全域路徑部分係由行內的所有記憶體細胞元共享。全域路徑部分隨後連接至讀取資料輸出電路系統。每一本地路徑部分係耦接至相關聯全域路徑控制電路，全域路徑控制電路經配置為在讀取作業期間依據相關聯本地路徑部分上的訊號位準，來控制相關聯全域路徑部分的訊號位準。再者，每一記憶體細胞元包含本地路徑控制電路，本地路徑控制電路在記憶體細胞元為經定址記憶體細胞元之一者時，在讀取作業期間依據儲存在彼記憶體細胞元中的資料值來控制在相關聯本地路徑部分上的訊號位準。此種記憶體裝置展示了良好的讀取與寫入穩定性、快速的讀取與寫入作業、操作在相對低的最小電壓的能力，同時相較於典型的8T SRAM記憶體細胞元，亦展示了減少的漏電流與減少的區域。

Description

記憶體裝置與執行記憶體裝置內之讀取作業的方法
本發明相關於記憶體裝置，以及在此種記憶體裝置內執行讀取作業的方法。
隨著在現代資料處理系統中製程大小縮小，個別電路元件之操作特性的變異性提昇。以由記憶體細胞元陣列所組成的記憶體裝置為範例，將瞭解到，每一記憶體細胞元通常將由數種電子部件(諸如電晶體)組成，且在彼等個別部件中的變異性隨著製程大小縮小而大量地提昇。再者，逐漸期望以越來越低的供應電壓來操作資料處理系統，而因為供應電壓下降，由個別部件之變異所造成的可靠性議題變得更為重要。
鑑於此趨勢，已理解到已知的標準6T(六個電晶體)SRAM記憶體細胞元未提供足夠的穩定性以用於此種現代資料處理系統中。因此，已進行了許多研究以發展在用於現代資料處理系統時，可提供較佳的操作特性的替代SRAM記憶體細胞元形式。下列論文討論對此領域之努力的一些範例：由M.Margala所著的論文「Low-power SRAM circuit design」，發表於Proceedings of the IEEE International Workshop on Memory Technology,Design,and Testing、 Aug.1999,pp.115-122；由J Kulkarni等人所著的論文「A 160 mV Robust Schmitt Trigger Based Subthreshold SRAM」，發表於IEEE Journal of Solid-State Circuits,Vol 42,No.10,Oct.2007,pp.2303-2313；由I.Carlson等人所著的論文「A high density,low leakage,5T SRAM for embedded caches」，發表於Proceedings of the 30th European Solid State Circuits Conference(ESSCIRC),Sep.2004,pp.215-218；由R.Aly等人所著的論文「Novel 7T SRAM ell for low power cache design」，發表於Proceedings of the IEEE SOC Conference,2005,pp.171-174；由L.Chang等人所著的論文「Stable SRAM Cell Design for the 32 nm Node and Beyond」，發表於Symposium on VLSI Technology Digest,2005,pp.128-129；以及由P.Liu等人所著的論文「A Dual Core Oxide 8T SRAM Cell with Low Vccmin and Dual Voltage Supplies in 45nm Triple Gate Oxide and Multi Vt CMOS for Very High Performance yet Low Leakage Mobile SoC Applications」，發表於Symposium on VLSI Technology Digest,2010,pp 135-136。
在最近，已受到許多注意的一種特定記憶體細胞元形式，為8T SRAM記憶體細胞元。除了與6T SRAM記憶 體細胞元相較之下具有增進的穩定性以外，8T SRAM記憶體細胞元的一個大益處為可能執行重疊的寫入與讀取作業，因為存在個別的寫入與讀取存取路徑。在執行一些作業時(例如讀取-修正-寫入作業)，此能夠提供顯著的效能增進。此外，與已知的6T SRAM記憶體細胞元相較之下，8T SRAM記憶體細胞元時常將能夠以較低的最小操作電壓來操作，從而能夠在記憶體裝置中實現能源消耗節省。
然而，8T SRAM記憶體細胞元的一個大問題為，記憶體細胞元可吸取大量的漏電流。詳言之，在現存的寫入存取路徑之外提供專屬讀取路徑，在供應電壓與地之間提供了另一路徑，從而提昇了總和漏電流。早先提及名為「A Dual Core Oxide 8T SRAM Cell with Low Vccmin and Dual Voltage Supplies in 45nm Triple Gate Oxide and Multi Vt CMOS for Very High Performance yet Low Leakage Mobile SoC Applications」的論文，討論了此漏電流問題，並尋求透過使用展示不同的臨限電壓的不同氧化物裝置來減輕此問題。詳言之，厚核心的氧化物電晶體被用於閂鎖資料值的電晶體，以及接收寫入字線的寫入電晶體。然而，用於讀取存取路徑的電晶體繼續使用薄核心的氧化物電晶體，因為使用厚核心氧化物電晶體將對讀取存取速度產生太多的有害效應。因此，仍可透過讀取存取路徑吸取大量的漏電流。
因此，期望提供能夠達成8T SRAM記憶體細胞元的益 處，但具有較通常將在8T SRAM記憶體細胞元中觀察到者為少之操作成本與漏電流的SRAM記憶體細胞元設計。
本發明之第一態樣提供一種記憶體裝置，包含：記憶體細胞元陣列，該記憶體細胞元陣列係設置為列與行，每一記憶體細胞元經配置為連接至個別的寫入與讀取路徑；讀取資料輸出電路系統，該讀取資料輸出電路系統經配置為在讀取作業期間從該記憶體裝置輸出讀取資料，該讀取資料係接收自選定列內的數個經定址記憶體細胞元；在每一行記憶體細胞元內的該等記憶體細胞元形成複數個記憶體細胞元群組，且被由相關聯讀取路徑耦接至該讀取資料輸出電路系統；對於每一行，該相關聯讀取路徑包含本地路徑部分與全域路徑部分，該本地路徑部分係提供給每一記憶體細胞元群組，而該全域路徑部分係由該行內的所有記憶體細胞元共享，該全域路徑部分係耦接至該讀取資料輸出電路系統；每一本地路徑部分係耦接至相關聯全域路徑控制電路，每一全域路徑控制電路經配置為在該讀取作業期間依據該相關聯本地路徑部分的訊號位準，來控制該相關聯全域路徑部分的訊號位準；以及每一記憶體細胞元包含本地路徑控制電路，該本地路徑控制電路經配置為在彼記憶體細胞元 為對於該讀取作業中之該等經定址記憶體細胞元之一者時，依據儲存在彼記憶體細胞元中的該資料值來控制在該相關聯本地路徑部分上的該訊號位準。
藉由邏輯地將每一行分成一系列記憶體細胞元群組，提供對於每一記憶體細胞元群組的本地路徑部分，與共享於特定行中的所有記憶體細胞元之間的個別全域路徑部分，可建置展示了比典型8T SRAM記憶體細胞元少很多漏電流的讀取路徑。
每一記憶體細胞元包含本地路徑控制電路，在讀取作業期間本地路徑控制電路依據彼記憶體細胞元儲存的資料值，來控制相關聯本地路徑部分上的訊號位準。此外，本地路徑部分係經由全域路徑控制電路耦接至全域路徑部分，且每一全域路徑控制電路依據存在相關聯本地路徑部分上的訊號位準，來控制相關聯全域路徑部分的訊號位準。因為多重記憶體細胞元共享相同的本地路徑部分，由讀取存取路徑產生的潛在漏電路徑的數量可被大大地減少，相較於標準8T SRAM細胞元設置。再者，在未執行讀取作業時，每一全域路徑控制電路可有效地隔離全域路徑部分與記憶體細胞元，從而移除彼潛在漏電路徑。
此外，由於將本地路徑部分耦接至全域路徑部分(亦即全域路徑控制電路)的部件被共享在記憶體細胞元群組的所有記憶體細胞元之間，已發現根據本發明技術建置的記憶體裝置可製成為小於使用8T SRAM記憶體細 胞元來建置的均等記憶體裝置。
全域路徑控制電路可為各種形式。然而，在一種具體實施例中，該全域路徑控制電路包含放大器電路，而使經耦接本地路徑部分上的訊號中的任何轉變被放大，以使全域路徑部分上的訊號改變。
在一種特定具體實施例中，該全域路徑控制電路包含電晶體，該電晶體的閘極係耦接至該本地路徑部分，且該電晶體的源極與汲極在該全域路徑部分與參考電壓位準之間提供路徑。因為此電晶體由相關聯記憶體細胞元群組內的所有記憶體細胞元共享，將認知到提供此電晶體的成本係攤銷於記憶體細胞元群組中的所有這些記憶體細胞元，從而產生有空間效率的設計。
本地路徑控制電路可為各種形式，但在一種具體實施例中該本地路徑控制電路包含電晶體，該電晶體連接在該記憶體細胞元的儲存節點與該相關聯的本地路徑部分之間。電晶體可用於各種配置中，且因此(例如)在一種具體實施例中電晶體的閘極可連接至儲存節點，同時在另一具體實施例中電晶體的源極可連接至儲存節點。在一種具體實施例中，形成本地路徑控制電路的電晶體為NMOS電晶體，但在替代具體實施例中可使用PMOS電晶體。
根據本發明所使用的記憶體細胞元可為各種形式。然而，在一種特定具體實施例中，每一記憶體細胞元包含七個電晶體，該等電晶體之一者形成該本地路徑控制電 路，該本地路徑控制電路連接在該記憶體細胞元的儲存節點與該相關聯的本地路徑部分之間。因此，在比較此設計與已知的8T SRAM設置時，將可見每一記憶體細胞元少了一個電晶體。使用額外電晶體以形成全域路徑控制電路，但彼電晶體係相關聯於記憶體細胞元群組的所有記憶體細胞元，且因此如先前所述，彼電晶體的成本係攤銷於彼記憶體細胞元群組的記憶體細胞元。
如果我們因此考慮一種範例，其中每一記憶體細胞元群組包含八個記憶體細胞元，則可見若在決定記憶體細胞元的電晶體數量時將全域路徑控制電路納入考慮，則每一記憶體細胞元的電晶體數量為7.125T，由於全域路徑控制電路電晶體的成本係攤銷於八個記憶體細胞元。因此，藉由此種作法，記憶體裝置的大小可被減少，儘管仍保持著8T SRAM記憶體細胞元的讀取與寫入穩定性、讀取與寫入的輕易度與效能益處與低操作最小電壓益處。再者，在相較於典型8T SRAM記憶體細胞元時，根據前述具體實施例所建置的記憶體裝置展示了較少的漏電流。
在一種具體實施例中，記憶體裝置進一步包含：預充電電路系統，該預充電電路系統經配置以在執行該讀取作業之前，將每一本地路徑部分預充電至第一預定電壓位準；且每一經定址記憶體細胞元的該本地路徑控制電路隨後經配置以選擇性地取決於該記憶體細胞元的儲存節點所儲存的該資料值，而將在該本地路徑控制電路的 相關聯本地路徑部分上的電壓驅動朝向第二預定電壓位準。第一與第二預定電壓位準的選擇將取決於實施，且詳言之將取決於本地路徑控制電路如何被配置與驅動在記憶體細胞元內。
在一種具體實施例中，每一全域路徑控制電路係回應於在讀取作業期間相關聯的本地路徑部分上的電壓轉變朝向該第二預定電壓位準，而將該全域路徑部分上的電壓驅動朝向參考電壓位準。因此，在本地路徑部分上的電壓位準在讀取作業期間改變時，此使相關聯的全域路徑部分上的電壓轉變朝向參考電壓位準。在全域路徑部分電壓隨後被估量時，使用對於全域路徑部分電壓是否轉變朝向該參考電壓的決定，來感測相關聯經定址記憶體細胞元中的儲存資料值。
在一種具體實施例中，該預充電電路系統經進一步配置以在執行該讀取作業之前，將每一全域路徑部分預充電至全域預充電電壓位準，該全域預充電電壓位準不同於該參考電壓位準。
因此，將瞭解到在讀取作業期間，在全域路徑部分上的電壓將保持在全域預充電電壓，或將被驅動朝向參考電壓，取決於連接至對應行的經定址記憶體細胞元內儲存的值。全域路徑部分上的電壓隨後可被估量，接續預定讀取時序視窗以偵測儲存在經定址記憶體細胞元內的值。
在一種具體實施例中，可提供多工功能性於記憶體裝 置內，以允許在不同行中的記憶體細胞元之間作成選擇。詳言之，在一種具體實施例中，該記憶體裝置進一步包含：第一讀取啟動路徑，該第一讀取啟動路徑係耦接至該陣列的該等行的第一子集中的該等記憶體細胞元的該等本地路徑控制電路；以及第二讀取啟動路徑，該第二讀取啟動路徑係耦接至該陣列的該等行的第二子集中的該等記憶體細胞元的該等本地路徑控制電路。對於至少一些讀取作業，僅使用該第一讀取啟動路徑與該第二讀取啟動路徑之一者，而使該等經定址記憶體細胞元僅位於該等行的該第一子集與該等行的該第二子集之一者內。藉由此種作法，在執行讀取作業時僅需將行的子集(例如一個具體實施例中的每隔一行)放電(由於讀取作業)，從而減少源極電流。
第一與第二讀取啟動路徑可為各種形式。然而在一種具體實施例中，該第一讀取啟動路徑包含對於該陣列的每一列的第一讀取字線；以及該第二讀取啟動路徑包含對於該陣列的每一列的第二讀取字線。
儘管上文所說明的多工作法可用於一種具體實施例中以減少源極電流，但在另一具體實施例中此可用以額外地(或替代地)減少記憶體裝置的面積。詳言之，在一種具體實施例中，每一本地路徑部分係共享於該陣列的該等行的該第一子集中的至少一個記憶體細胞元群組與該陣列的該等行的該第二子集中的至少一個記憶體細胞元群組之間。此種配置為減少記憶體裝置面積的有用方 法，因為寬度受限於金屬，而此種設置可大量地減少所需的金屬線數量。
本發明之第二態樣提供一種在一記憶體裝置內執行讀取作業的方法，該記憶體裝置包含設置為列與行的記憶體細胞元陣列，每一記憶體細胞元經配置為連接至個別的寫入與讀取路徑，該方法包含以下步驟：將每一記憶體細胞元行內的該等記憶體細胞元形成為複數個記憶體細胞元群組；對於每一行，藉由相關聯讀取路徑將每一行耦接至讀取資料輸出電路系統，該相關聯讀取路徑包含本地路徑部分與全域路徑部分，該本地路徑部分係提供給每一記憶體細胞元群組，而該全域路徑部分係由該行內的所有記憶體細胞元共享；將該全域路徑部分耦接至該讀取資料輸出電路系統；將每一本地路徑部分耦接至相關聯全域路徑控制電路，且在該讀取作業期間，使用每一全域路徑控制電路來依據該相關聯本地路徑部分的訊號位準，控制該相關聯全域路徑部分的訊號位準；在每一記憶體細胞元內提供本地路徑控制電路；以及在該等記憶體細胞元之一者對於該讀取作業為經定址記憶體細胞元時，使用彼記憶體細胞元的該本地路徑控制電路來依據彼記憶體細胞元所儲存的該資料值，控制在該相關聯本地路徑部分上的該訊號位準。
本發明之第三態樣提供一種記憶體裝置，包含：記憶體細胞元陣列構件，該記憶體細胞元陣列構件係設置為列與行，每一記憶體細胞元構件用以連接至個別的寫入 與讀取路徑；讀取資料輸出構件，該讀取資料輸出構件用以在讀取作業期間從該記憶體裝置輸出讀取資料，該讀取資料係接收自選定列內的數個經定址記憶體細胞元構件；在每一行記憶體細胞元構件內的該等記憶體細胞元構件形成複數個記憶體細胞元群組，且被由相關聯讀取路徑構件耦接至該讀取資料輸出構件；對於每一行，該相關聯讀取路徑構件包含本地路徑部分構件與全域路徑部分構件，該本地路徑部分構件係提供給每一記憶體細胞元群組，而該全域路徑部分構件係由該行內的所有記憶體細胞元構件共享，該全域路徑部分構件係耦接至該讀取資料輸出構件；每一本地路徑部分構件係耦接至相關聯全域路徑控制構件，每一全域路徑控制構件用以在該讀取作業期間依據該相關聯本地路徑部分構件的訊號位準，來控制該相關聯全域路徑部分構件的訊號位準；以及每一記憶體細胞元構件包含本地路徑控制構件，該本地路徑控制構件用以在彼記憶體細胞元構件為該讀取作業中該等經定址記憶體細胞元構件之一者時，依據儲存在彼記憶體細胞元構件中的該資料值來控制在該相關聯本地路徑部分構件上的該訊號位準。
在討論根據本發明具體實施例之用於記憶體裝置內的記憶體細胞元之前，首先將參照第1圖來說明標準8T SRAM細胞元的建置。
如第1圖所圖示，使用由兩個反相器50、55(通常使用四個電晶體來建置兩個反相器)形成的閂鎖器，來儲存單一位元資料值。詳言之，在寫入作業期間，寫入位元線70、75之一者將被驅動至邏輯1值，同時另一寫入位元線將被驅動至邏輯0值，因為另一寫入位元線已被預充電。同時，寫入字線脈衝將被提供至驅動電晶體60、65以開啟彼等電晶體，且藉以將寫入位元線連接至閂鎖器。此將使節點52、54被驅動至相對的邏輯位準，而藉以在閂鎖器內編碼邏輯0值或邏輯1值。在寫入作業的最後，被提供至驅動電晶體60、65的脈衝將被除確立(de-asserted)，之後所寫入的值將被保持在閂鎖器內。
此外，一串電晶體80、85被連接至讀取位元線90。在想要讀取細胞元時，讀取字線脈衝被提供至電晶體85，以開啟彼電晶體。此時，讀取位元線90通常將已被預充電至邏輯1值，且現將被置入浮接(floating)情況。結果，彼讀取位元線將維持在邏輯1位準或開始放電，取決於電晶體80是否被開啟，此相應地取決於儲存在由反相器50、55所組成的閂鎖器內的值。此讀取作業可被與寫入作業同時執行，且在讀取作業的最後，位元線90的值可被評定(assess)以決定什麼值被儲存在位元細胞元內。
儘管此種細胞元已被發現為提供了良好的穩定性，並 同時允許細胞元具有相對低的最小操作電壓，但此種細胞元可展示大量漏電流。詳言之，除了由寫入位元線70、75所呈現的漏電路徑以外，從節點54通過電晶體80、85與讀取位元線90的個別讀取路徑提供了額外的漏電路徑。再者，在節點54儲存邏輯1值時，將瞭解到電晶體80被開啟，且在彼事件中，僅存在單一電晶體(為電晶體85形式)將彼節點與接地的路徑分離(在位元線90不在位元線90所被預充電的邏輯1狀態中時)。此外，此種8T SRAM細胞元係大大地大於標準6T SRAM細胞元，且(例如)可上至1.8倍大，從而具有對於記憶體大小的負面影響。
本發明的具體實施例提供了一種記憶體細胞元設置，此設置保留8T SRAM記憶體細胞元的益處，但具有較少的漏電流。
第2圖為根據本發明具體實施例的記憶體裝置的方塊圖。提供記憶體細胞元陣列100，且每一記憶體細胞元行被視為由數個邏輯群組150、155組成。每一細胞元經配置為連接至個別的寫入與讀取路徑，寫入路徑係由寫入位元線WBL與NWBL組成(就像早先說明的8T SRAM細胞元一樣)，同時讀取路徑係由本地位元線與全域位元線的結合組成。詳言之，在特定群組內的記憶體細胞元100之每一者共享本地位元線，且因此在群組150內的記憶體細胞元被連接至本地位元線125，在群組155內的記憶體細胞元被連接至另一本地位元線125等等。
每一本地位元線125被經由放大器電路135(在本文中亦稱為全域路徑控制電路)，耦接至相關聯的全域位元線130。
提供位元線預充電電路系統115，以在寫入與讀取作業之前將寫入位元線與讀取位元線預充電。寫入作業被以標準方式由寫入控制電路系統110控制，寫入控制電路系統110將發出適當的控制訊號至位元線預充電電路系統115，且亦將負責發出寫入字線訊號，以啟動記憶體陣列之特定列內所定址的記憶體細胞元。寫入作業將以相同於對8T SRAM細胞元所說明的方式來進行，且因此，位元線預充電電路系統115將負責將相關聯於每一所定址記憶體細胞元的兩個寫入位元線，驅動至適當的邏輯1與邏輯0值，以確保在寫入字線訊號被確立時，正確的值被儲存在每一所定址的記憶體細胞元內。
讀取控制電路系統105控制讀取作業，且因此將傳送適當的控制訊號至位元線預充電電路系統115，而使包含所定址記憶體細胞元之每一行的本地位元線與全域位元線在讀取作業開始之前，被預充電至適當的預充電電壓。讀取字線訊號隨後將被確立至所定址的記憶體細胞元(在此範例中，假定所定址的記憶體細胞元為位於列160內的彼等記憶體細胞元)。在讀取字線被確立至所定址的記憶體細胞元時，所耦接的本地位元線上的電壓將保持在本地位元線被預充電的電壓位準，或轉變朝向另一電壓位準，取決於儲存在細胞元內的值。假定所預充 電的電壓位準不改變，則相關聯的放大器電路系統135將不被啟動，且全域位元線130亦將維持在被預充電的電壓位準。然而，假定本地位元線上的電壓位準改變，則放大器135將被啟動，而使全域位元線130上的電壓被轉變朝向參考電壓。
接著是讀取時序視窗，讀取時序視窗足以確保儲存在每一所定址記憶體細胞元內的狀態，有時間以影響在本地位元線與全域位元線兩者上的電壓，讀取控制電路系統105將確立讀取時序訊號至讀取資料輸出電路系統120，讀取資料輸出電路系統120將使每一感測電路140取樣所連接全域位元線130上的電壓。取樣資料值隨後將被儲存在讀取閂鎖器145內，以作為讀取資料而輸出。
記憶體細胞元100可為各種形式，但在一種具體實施例中，每一記憶體細胞元100包含用以將記憶體細胞元的儲存節點耦接至相關聯的本地位元線的單一電晶體。放大器135通常亦可由單一電晶體形成，或者由電晶體與相關聯的反相器形成，取決於具體實施例。放大器電路135的成本被攤銷於所有在相關記憶體細胞元群組內的記憶體細胞元。此種設置可產生較少的總和電晶體使用數量，相較於先前討論的標準8T SRAM細胞元。例如，在一種具體實施例中，每一記憶體細胞元100具有標準六個電晶體(6T)設置以形成兩個閂鎖器與連接至寫入字線WBL與NWBL的兩個驅動電晶體。隨後提供額外電晶體，以將細胞元的儲存節點耦接至本地位元 線，且因此每一細胞元100具有七個電晶體。在放大器電路系統135亦由單一電晶體形成的具體實施例中，可見每一記憶體細胞元的電晶體數量將少於八個，因為形成放大器135的電晶體被攤銷於每一記憶體細胞元群組的記憶體細胞元。在特定範例中，若每一記憶體細胞元群組包含八個記憶體細胞元，則每一記憶體細胞元有7.125個電晶體(7.125T)。
除了減少電晶體數量，第2圖所圖示的設置亦展示了減少的相關聯於讀取存取路徑的漏電流，相較於標準8T SRAM設置。詳言之，在讀取作業未被執行時，每一放大器電路135有效地隔離記憶體細胞元與全域路徑部分，且因此移除潛在的漏電路徑。再者，因為所有的複數個記憶體細胞元共享相同的本地位元線，在任何情況下潛在的漏電路徑數量減少，相較於標準8T SRAM細胞元設置。
將瞭解到第2圖純為記憶體裝置的示意圖示說明，且記憶體裝置內個別部件的實際放置將取決於實施而變化。作為範例，雖然位元線預充電電路系統115被圖示在記憶體陣列頂端，但在一種具體實施例中位元線預充電電路系統115將與讀取資料輸出電路系統120一起被提供在記憶體陣列底部。
第3圖為圖示說明為了實施根據一種具體實施例的讀取作業所執行的步驟的流程圖。在步驟200，位元線預充電電路系統115被用以將本地位元線預充電至第一電 壓位準。第一電壓位準的選擇將取決於具體實施例，且數種不同的具體實施例將在下文參照第4A圖至第6B圖來討論。
在步驟205，全域位元線被預充電至全域預充電電壓，且再次說明，全域預充電電壓的選擇將取決於特定的具體實施例。
接續預充電作業，在每一所定址的記憶體細胞元中的讀取電晶體在步驟201被啟動，讀取電晶體為將所定址記憶體細胞元的儲存節點與相關聯的本地位元線耦接的電晶體。如步驟215所指示，一旦讀取電晶體已被啟動，則讀取電晶體將驅動相關聯的本地位元線朝向第二電壓位準(若位元細胞元中儲存的值為第一值)，或者本地位元線上的預充電電壓將被保持(若位元細胞元中儲存的值為第二值)。第一與第二值將取決於具體實施例，如將顯然於將在下文參照第4A圖至第6B圖所討論的特定範例。
在步驟220，在本地位元線與相關聯的全域位元線之間的介面處形成放大器電路135的電晶體，在偵測到本地位元線上的電壓轉變朝向第二電壓位準時，將驅動全域位元線朝向參考電壓。因此，若本地位元線上的電壓在讀取作業期間改變，則此將啟動放大器135，而使放大器135驅動全域位元線朝向參考電壓位準。
在步驟230，接續著讀取時序視窗，感測電路140將感測每一全域位元線上的值，且彼值將用以產生儲存在 相關讀取閂鎖器145內的值。
第4A圖圖示說明特定的記憶體細胞元組成，此組成可根據一種具體實施例來與對應的放大器電路135形式一起使用。詳言之，第4A圖圖示記憶體陣列的行的部份，此部份由複數個記憶體細胞元300所組成，複數個記憶體細胞元300形成兩個記憶體細胞元群組，且每一群組具有未經指定的記憶體細胞元數量(每一群組中的記憶體細胞元數量係為設計上的選擇)。第一記憶體細胞元群組被連接至本地位元線325，本地位元線325相應地被經由NMOS電晶體330(形成放大器電路135)連接至全域位元線335。類似的，第二記憶體細胞元群組被連接至本地位元線340，本地位元線340相應地被經由電晶體345耦接至全域位元線335。在此具體實施例中，第2圖的感測電路140係由反相器350組成，反相器350作為放大器而產生訊號以在相關的讀取閂鎖器145內進行閂鎖。亦圖示於第4A圖中的是，每一記憶體細胞元係連接至一對寫入位元線305、310。
除了用以形成兩個閂鎖器的標準六個電晶體，以及用於寫入作業的驅動電晶體以外，每一記憶體細胞元300亦包含NMOS讀取電晶體320，NMOS讀取電晶體320的源極係連接至記憶體細胞元的儲存節點，而汲極係連接至本地位元線。此外，NMOS讀取電晶體320的閘極係連接至讀取字線。此電晶體形成本地路徑控制電路。
在圖示說明於第4A圖的範例中，本地位元線325、340 被預充電至邏輯0位準，且全域位元線335被預充電至邏輯1位準。在讀取字線被啟動於邏輯1位準時，此將在每一所定址的記憶體細胞元中開啟讀取電晶體320。結果，若連接至讀取電晶體的儲存節點儲存邏輯0值，則本地位元線上將不會發生改變，且因此全域位元線上將不會發生改變。然而，若連接至讀取電晶體320的儲存節點位於邏輯1位準，則此將使本地位元線325被拉向邏輯1位準。在一種具體實施例中，用以啟動讀取字線的邏輯1位準，可代表額定(nominal)電壓，如Vdd，但在替代具體實施例中可提供經增壓的電壓(如Vdd+Vt)而使讀取電晶體320被更強地驅動，且因此使本地位元線325更快速地轉變朝向邏輯1位準，若連接至讀取電晶體320的儲存節點位於邏輯1位準。
在本地位元線325被拉向邏輯1位準時，一旦電晶體330的臨限電壓被克服，則此將使電晶體330開啟，此相應地將把全域位元線335上的電壓拉向邏輯0位準。一旦全域位元線上的電壓已降至某一位準，則此將使反相器350的輸出翻轉狀態(亦即，輸出將改變至邏輯1位準)，且隨後彼輸出可被儲存在相關的讀取閂鎖器內。
第4B圖示說明與記憶體細胞元300完全相同的設置，再次說明，讀取電晶體320的源極係連接至儲存節點，且閘極係連接至讀取字線。然而在此範例中，本地位元線係預充電至邏輯1位準。如先前，全域位元線係預充電至邏輯1位準。隨後，反相器332、347被各別插 入在每一電晶體330、345之前。結果，在此具體實施例中，在耦接至讀取電晶體的儲存節點處的邏輯1值，將不使本地與全域電壓線上的電壓改變，但儲存在儲存節點處的邏輯0值在讀取字線被確立時，將使在本地位元線上的電壓轉變朝向邏輯0位準。由於反相器332，此將使電晶體330被開啟，一旦本地位元線上的電壓降至足夠克服電晶體330的臨限電壓。一旦電晶體330被開啟，則與如先前參照第4A圖所說明之方式相同的方式，此將使全域位元線335上的電壓被拉向參考電壓(在第4A圖與第4B圖的範例中參考電壓為地)，且因此此將使反相器350翻轉反相器350的輸出狀態，與如先前參照第4A圖所說明之方式相同的方式。
第4B圖作法的一個益處為，不需要將讀取字線電壓增壓，但設計需要較大的放大器，以將本地位元線耦接至全域位元線(相較於第4A圖的設計)，放大器的成本需要被攤銷於記憶體的數列上。
第5A圖圖示說明記憶體細胞元400的替代形式，其中讀取電晶體420的閘極連接至儲存節點，且源極連接至讀取字線的反相版本。藉由將讀取電晶體的閘極設置為被連接至儲存節點，讀取電路系統的閘極負載可被用以減少位元細胞元上的電流負載。讀取字線具有三個狀態，即邏輯0狀態、邏輯1狀態或浮接狀態。
本地位元線、全域位元線與相關聯的放大器電路具有與第4B圖相同的設置，且如第4B圖般，本地位元線與 全域位元線係預充電至邏輯1位準。在讀取字線被確立時，讀取字線的反相版本將來到邏輯0位準。因此，若耦接至讀取電晶體420閘極的儲存節點保持邏輯1值，則讀取電晶體將被開啟，且因此將把本地位元線上的電壓拉向地電壓，從而經由反相器332開啟電晶體330，且因此使全域位元線上的電壓轉變朝向邏輯0位準。在一種具體實施例中，反相器332、347取決於正讀取的是邏輯1值或邏輯0值而使反相器332、347的行為偏斜。
第5B圖使用與第5A圖所圖示的記憶體細胞元400相同的設置，但在此情況中使用PMOS電晶體430形成將每一本地位元線325、340連接至全域位元線335的放大器135。此外，在此具體實施例中全域位元線係預充電至邏輯0位準。如第5A圖般，耦接至讀取電晶體420閘極的儲存節點保持的邏輯1值將開啟電晶體420，且因此在讀取字線被確立時，此將使本地位元線325上的電壓轉變朝向邏輯0位準，從而開啟PMOS電晶體430。在此範例中，參考電壓為Vdd，且因此在電晶體430開啟時，此將使全域位元線335上的電壓被從邏輯0位準拉向邏輯1位準，在一些時刻此會使反相器350的輸出翻轉狀態，而輸出邏輯0值。儘管反相器350輸出在第5B圖具體實施例中的狀態與保持在記憶體細胞元內儲存節點的邏輯值相反，但在決定要在讀取閂鎖器145內儲存何值時可將此列入考量。
在第4A圖、第4B圖、第5A圖與第5B圖的範例中， 由NMOS電晶體形成讀取電晶體。然而，第6A圖與第6B圖圖示說明一對替代性具體實施例，其中使用PMOS電晶體來形成讀取電晶體。儘管可圖示四個個別的圖式以反映第4A圖、第4B圖、第5A圖與第5B圖所圖示之四個可能選項的均等實施，但為了容易圖示說明之目的圖示兩個範例。
在第6A圖的範例中，每一記憶體細胞元450包含PMOS讀取電晶體460，PMOS讀取電晶體460的源極連接至儲存節點且閘極連接至讀取字線的反相版本。本地位元線325、340係預充電至邏輯0位準，且全域位元線335係預充電至邏輯1位準。在連接至讀取電晶體的儲存節點保持邏輯1值時，將可見在讀取字線被確立時，PMOS讀取電晶體460將開啟，並開始驅動本地位元線325朝向邏輯1位準。此隨後將使電晶體330開啟，並把全域位元線335上的電壓拉向邏輯0位準。因此可見，第6A圖圖示說明了均等於第4A圖之NMOS具體實施例的PMOS具體實施例。
因為PMOS電晶體為較佳的邏輯1值傳遞者(相較於邏輯0值)(因為不會有臨限電壓損失)，該等PMOS電晶體在某些具體實施例中可提供更佳的解決方案，相較於NMOS電晶體(NMOS電晶體可較佳地傳遞邏輯0值，相較於邏輯1值)。
第6B圖圖示說明包含PMOS讀取電晶體490的記憶體細胞元480，在此範例中PMOS電晶體490的閘極係 連接至儲存節點且源極連接至讀取字線。如第6A圖的範例，本地位元線325、340係預充電至邏輯0位準，且全域位元線335係預充電至邏輯1位準。在讀取字線被確立時，若耦接至讀取電晶體490閘極的儲存節點儲存邏輯0值，則讀取電晶體將被開啟並把本地位元線上的電壓拉向邏輯1位準。在一些時刻此將開啟電晶體330，從而將全域位元線335上的電壓拉向邏輯0位準。第6B圖因此可被視為提供均等於第5A圖NMOS記憶體細胞元的PMOS記憶體細胞元，差異為保持在第6B圖中的儲存節點的邏輯0值，使位元線上的電壓轉變，儘管在第5A圖中係為保持在儲存節點的邏輯1值使此種轉變發生。
在圖示於第4A圖至第6B圖中的所有範例中，在需要時可由單端感測放大器來替換反相器350。
上文所說明的具體實施例說明了本發明作法的彈性。相對於已知的8T記憶體細胞元設置，所說明的具體實施例使用七個電晶體在每一記憶體細胞元內，且允許讀取電晶體被耦接，從而提供閘極負載或源極負載給本地位元線。源極負載設置將需要較多的電流驅動，但將增加額外的串列級，額外的串列級降低漏電流。
再者，所說明的技術允許在連接至每一本地位元線的列數量(亦即每一記憶體細胞元群組的大小)，與將本地位元線耦接至全域位元線所需的放大器電路數量/大小之間達成平衡。因此，可考慮放大器大小與記憶體細胞 元群組大小，來最佳化任何特定的實施，以在大小與漏電流減少之間達成所需的平衡。
上文所說明的具體實施例提供了高效率的位元細胞元陣列，此位元細胞元陣列提供了較低的最小操作電壓、讀取與寫入穩定度以及讀取與寫入輕易度與效能提昇，相對於傳統的6T SRAM記憶體細胞元。儘管8T SRAM記憶體細胞元亦提供此種優點，但8T SRAM記憶體細胞元需要面積成本與漏電流成本。然而，上文所說明的具體實施例可減少面積成本，相較於8T SRAM細胞元。再者，上文所說明的具體實施例提供了減少的漏電流，相較於典型的8T SRAM細胞元設置。
再者，由本地位元線所組成的讀取存取路徑的階層式設置(本地位元線由記憶體細胞元群組的記憶體細胞元共享並由放大器電路耦接至全域位元線)，可減少由於架構階層性質所產生的讀取位元線干擾所造成之位元細胞元上的擾動。階層式設置亦對放電程序提供較少的電容性負載，在此小位元細胞元電流正被產生時。此將減少小差動訊號的感測時間，並可產生效能增進。
在一種具體實施例中，可提供多工功能性，若水平節距(pitch)有能夠容納額外的讀取字線的空間。藉由此種設置，可在一對位元細胞元行的兩個位元細胞元之間做成選擇，從而允許在執行讀取作業時執行將每隔一行放電，從而節省源電流。作為特定範例，可使用讀取多工器以在使用nrwl解決方案時減少nrwl(源線)電流， 如圖示說明於第7A圖。在第7A圖中，圖示在兩個鄰接行之每一行中的一個記憶體細胞元群組，每一記憶體細胞元群組係圖示為連接至相關聯的本地位元線。然而，為了能輕易圖示說明，全域位元線以及用以將本地位元線耦接至全域位元線的部件被省略(於第7A圖中)。在第7A圖範例中，記憶體細胞元具有先前參照第5A圖與第5B圖之範例討論的格式。相關聯於第一行的記憶體細胞元500的讀取電晶體520耦接至第一源線525，同時相關聯於鄰接行的記憶體細胞元510的讀取電晶體530耦接至第二源線535。對於任何特定的讀取作業，讀取多工器可用以驅動第一源線525或第二源線535，從而僅使行的子集被定址於特定讀取作業中，且因此電流消耗被減少(通常至少減少了一半)。
作為另一範例，讀取多工器可用以在共享的NMOS擴散中共享位元線。此種設置圖示於第7B圖中，其中再次說明，圖示兩個鄰接行之每一行中的一個記憶體細胞元群組。記憶體細胞元具有與第7A圖所圖示者相同的建置，但在第7B圖範例中，兩個鄰接行共享單一本地位元線560。此種配置對於減少記憶體裝置面積為有用的方法，因為寬度被金屬限制，而此種設置可大量地減少所需的金屬線數量。
雖然本文已說明了特定具體實施例，將瞭解到本發明並非限制於這些特定具體實施例，並可在本發明範圍內對這些具體實施例進行許多修改與附加。例如，可將下 列附屬項特徵與獨立項特徵進行各種結合，而不脫離本發明的範圍。
50‧‧‧反相器
52‧‧‧節點
54‧‧‧節點
55‧‧‧反相器
60‧‧‧驅動電晶體
65‧‧‧驅動電晶體
70‧‧‧寫入位元線
75‧‧‧寫入位元線
80‧‧‧電晶體
85‧‧‧電晶體
90‧‧‧讀取位元線
100‧‧‧記憶體細胞元陣列
105‧‧‧讀取控制電路系統
110‧‧‧寫入控制電路系統
115‧‧‧位元線預充電電路系統
120‧‧‧讀取資料輸出電路系統
125‧‧‧本地位元線
130‧‧‧全域位元線
135‧‧‧放大器電路
140‧‧‧感測電路
145‧‧‧讀取閂鎖器
150‧‧‧邏輯群組
155‧‧‧邏輯群組
160‧‧‧記憶體細胞元列
200-230‧‧‧步驟
300‧‧‧記憶體細胞元
305‧‧‧寫入位元線
310‧‧‧寫入位元線
320‧‧‧NMOS讀取電晶體
325‧‧‧本地位元線
330‧‧‧NMOS電晶體
335‧‧‧全域位元線
340‧‧‧本地位元線
345‧‧‧電晶體
350‧‧‧反相器
332,347‧‧‧反相器
400‧‧‧記憶體細胞元
420‧‧‧讀取電晶體
430‧‧‧PMOS電晶體
440‧‧‧PMOS電晶體
450‧‧‧記憶體細胞元
460‧‧‧PMOS讀取電晶體
480‧‧‧記憶體細胞元
490‧‧‧PMOS電晶體
500‧‧‧記憶體細胞元
510‧‧‧記憶體細胞元
520‧‧‧讀取電晶體
525‧‧‧第一源線
530‧‧‧讀取電晶體
535‧‧‧第二源線
560‧‧‧本地位元線
將進一步參照本發明的具體實施例(僅作為範例)來說明本發明，如圖示說明於附加圖式中，其中：第1圖為圖示說明已知的8T SRAM記憶體細胞元設計的簡圖；第2圖為根據一種具體實施例示意圖示說明記憶體裝置的簡圖；第3圖為根據一種具體實施例圖示說明所執行以實施讀取作業的步驟的流程圖；第4A、4B、5A、5B、6A、6B圖根據替代性具體實施例圖示說明記憶體細胞元，以及提供於記憶體陣列的行內的相關聯讀取路徑；以及第7A、7B圖圖示說明使用讀取多工技術的具體實施例。
90‧‧‧讀取位元線
100‧‧‧記憶體細胞元陣列
105‧‧‧讀取控制電路系統
110‧‧‧寫入控制電路系統
115‧‧‧位元線預充電電路系統
120‧‧‧讀取資料輸出電路系統
125‧‧‧本地位元線
130‧‧‧全域位元線
135‧‧‧放大器電路
140‧‧‧感測電路
145‧‧‧讀取閂鎖器
150‧‧‧邏輯群組
155‧‧‧邏輯群組
160‧‧‧記憶體細胞元列

Claims (13)

  1. 一種記憶體裝置，包含：一記憶體細胞元陣列，該記憶體細胞元陣列係設置為列與行，每一記憶體細胞元經配置為連接至個別的寫入與讀取路徑；讀取資料輸出電路系統，該讀取資料輸出電路系統經配置為在一讀取作業期間從該記憶體裝置輸出讀取資料，該讀取資料係接收自一選定列內的數個經定址記憶體細胞元；在每一行記憶體細胞元內的該等記憶體細胞元形成複數個記憶體細胞元群組，且被由一相關聯讀取路徑耦接至該讀取資料輸出電路系統；對於每一行，該相關聯讀取路徑包含一本地路徑部分與一全域路徑部分，該本地路徑部分係提供給每一記憶體細胞元群組，而該全域路徑部分係由該行內的所有記憶體細胞元共享，該全域路徑部分係耦接至該讀取資料輸出電路系統；每一本地路徑部分係耦接至一相關聯全域路徑控制電路，每一全域路種控制電路經配置為在該讀取作業期間依據該相關聯本地路徑部分的一訊號位準，來控制該相關聯全域路徑部分的一訊號位準；以及每一記憶體細胞元包含一本地路徑控制電路，該本地路徑控制電路經配置為在彼記憶體細胞元為對於該讀 取作業中之該等經定址記憶體細胞元之一者時，依據儲存在彼記憶體細胞元中的該資料值來控制在該相關聯本地路徑部分上的該訊號位準。
  2. 如請求項1所述之記憶體裝置，其中該全域路徑控制電路包含一放大器電路。
  3. 如請求項2所述之記憶體裝置，其中該全域路徑控制電路包含一電晶體，該電晶體的閘極係耦接至該本地路徑部分，且該電晶體的源極與汲極在該全域路徑部分與一參考電壓位準之間提供一路徑。
  4. 如請求項1所述之記憶體裝置，其中該本地路徑控制電路包含一電晶體，該電晶體連接在該記憶體細胞元的一儲存節點與該相關聯的本地路徑部分之間。
  5. 如請求項1所述之記憶體裝置，其中每一記憶體細胞元包含七個電晶體，該等電晶體之一者形成該本地路徑控制電路，該本地路徑控制電路連接在該記憶體細胞元的一儲存節點與該相關聯的本地路徑部分之間。
  6. 如請求項1所述之記憶體裝置，該記憶體裝置進一步包含： 預充電電路系統，該預充電電路系統經配置以在執行該讀取作業之前，將每一本地路徑部分預充電至一第一預定電壓位準；且每一經定址記憶體細胞元的該本地路徑控制電路隨後經配置以選擇性地取決於該記憶體細胞元的一儲存節點所儲存的該資料值，而將在該本地路徑控制電路的相關聯本地路徑部分上的電壓驅動朝向一第二預定電壓位準。
  7. 如請求項6所述之記憶體裝置，其中每一全域路徑控制電路係回應於在該讀取作業期間該相關聯的本地路徑部分上的電壓轉變朝向該第二預定電壓位準，而將該全域路徑部分上的該電壓驅動朝向一參考電壓位準。
  8. 如請求項7所述之記憶體裝置，其中該預充電電路系統經進一步配置以在執行該讀取作業之前，將每一全域路徑部分預充電至一全域預充電電壓位準，該全域預充電電壓位準不同於該參考電壓位準。
  9. 如請求項1所述之記憶體裝置，該記憶體裝置進一步包含：一第一讀取啟動路徑，該第一讀取啟動路徑係耦接至該陣列的該等行的一第一子集中的該等記憶體細胞元的該等本地路徑控制電路；以及 一第二讀取啟動路徑，該第二讀取啟動路徑係耦接至該陣列的該等行的一第二子集中的該等記憶體細胞元的該等本地路徑控制電路；對於至少一些讀取作業，僅使用該第一讀取啟動路徑與該第二讀取啟動路徑之一者，而使該等經定址記憶體細胞元僅位於該等行的該第一子集與該等行的該第二子集之一者內。
  10. 如請求項9所述之記憶體裝置，其中：該第一讀取啟動路徑包含對於該陣列的每一列的一第一讀取字線；以及該第二讀取啟動路徑包含對於該陣列的每一列的一第二讀取字線。
  11. 如請求項9所述之記憶體裝置，其中每一本地路徑部分係共享於該陣列的該等行的該第一子集中的至少一個記憶體細胞元群組與該陣列的該等行的該第二子集中的至少一個記憶體細胞元群組之間。
  12. 一種在一記憶體裝置內執行一讀取作業的方法，該記憶體裝置包含設置為列與行的一記憶體細胞元陣列，每一記憶體細胞元經配置為連接至個別的寫入與讀取路徑，該方法包含以下步驟： 將每一記憶體細胞元行內的該等記憶體細胞元形成為複數個記憶體細胞元群組；對於每一行，藉由一相關聯讀取路徑將每一行耦接至讀取資料輸出電路系統，該相關聯讀取路徑包含一本地路徑部分與一全域路徑部分，該本地路徑部分係提供給每一記憶體細胞元群組，而該全域路徑部分係由該行內的所有記憶體細胞元共享；將該全域路徑部分耦接至該讀取資料輸出電路系統；將每一本地路徑部分耦接至一相關聯全域路徑控制電路，且在該讀取作業期間，使用每一全域路徑控制電路來依據該相關聯本地路徑部分的一訊號位準，控制該相關聯全域路徑部分的一訊號位準；在每一記憶體細胞元內提供一本地路徑控制電路；以及在該等記憶體細胞元之一者對於該讀取作業為一經定址記憶體細胞元時，使用彼記憶體細胞元的該本地路徑控制電路來依據彼記憶體細胞元所儲存的該資料值，控制在該相關聯本地路徑部分上的該訊號位準。
  13. 一種記憶體裝置，包含：一記憶體細胞元陣列構件，該記憶體細胞元陣列構件係設置為列與行，每一記憶體細胞元構件用以連接至個別的寫入與讀取路徑； 讀取資料輸出構件，該讀取資料輸出構件用以在一讀取作業期間從該記憶體裝置輸出讀取資料，該讀取資料係接收自一選定列內的數個經定址記憶體細胞元構件；在每一行記憶體細胞元構件內的該等記憶體細胞元構件形成複數個記憶體細胞元群組，且被由一相關聯讀取路徑構件耦接至該讀取資料輸出構件；對於每一行，該相關聯讀取路徑構件包含一本地路徑部分構件與一全域路徑部分構件，該本地路徑部分構件係提供給每一記憶體細胞元群組，而該全域路徑部分係由該行內的所有記憶體細胞元構件共享，該全域路徑部分構件係耦接至該讀取資料輸出構件；每一本地路徑部分構件係耦接至一相關聯全域路徑控制構件，每一全域路徑控制構件用以在該讀取作業期間依據該相關聯本地路徑部分構件的一訊號位準，來控制該相關聯全域路徑部分構件的一訊號位準；以及每一記憶體細胞元構件包含一本地路徑控制構件，該本地路徑控制構件用以在彼記憶體細胞元構件為該讀取作業中該等經定址記憶體細胞元構件之一者時，依據儲存在彼記憶體細胞元構件中的該資料值來控制在該相關聯本地路徑部分構件上的該訊號位準。
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