CN110574109A - 感测放大器信号增强 - Google Patents

Abstract

本发明揭示了用于信号增强的设备，一种实例设备包含：第一数字线和第二数字线，其耦合到存储器单元；感测放大器，其包含：第一晶体管和第二晶体管，其具有可操作地耦合到所述第一数字线的栅极和耦合到第一节点的漏极，所述第一晶体管和所述第二晶体管的源极耦合到分别提供第一电源电压和第二电源电压的第一控制线和第二控制线；及第三晶体管和第四晶体管，其具有耦合到所述第二数字线的栅极和耦合到第二节点的漏极，所述第三晶体管和所述第四晶体管的栅极分别耦合到所述第一控制线和所述第二控制线；电力线，其耦合到所述第一节点和所述第二节点；及电源开关，其向所述电力线提供所述第一电源电压或小于所述第一电源电压的第三电源电压。

Description

感测放大器信号增强

背景技术

存储装置被构造成具有一或多个存储器单元阵列，所述存储器单元至少逻辑上布置成行和列。每一存储器单元将数据存储为电荷，所述电荷被与所述存储器单元相关联的数字线存取。当存取存储器单元时，已充电的存储器单元会导致相关联数字线上的电压相对于预充电电压发生正改变，且未充电的所存取存储器单元会导致相关联数字线上的电压相对于预充电电压发生负改变。可通过感测放大器感测并放大数字线上的电压改变，以指示存储在存储器单元中的数据状态的值。

常规感测放大器通常耦合到一对互补的数字线，大量存储器单元(未展示)连接到所述互补数字线。图1为常规感测放大器电路和一对互补的数字线的电路图。如此项技术中已知的，当存取存储器单元时，激活一行存储器单元，且使用感测放大器来通过将所选列的数字线中的每一者耦合到电压源来放大经激活存储器单元的相应列的数据状态，使得数字线具有互补逻辑电平。

在存取存储器单元时，数字线中的一者的电压根据耦合到数字线的存储器单元是否被充电而略微增加或减少，从而导致数字线之间的电压差。当一个数字线的电压略微增加或减少时，另一数字线的电压没有增减，且用作感测操作的参考。由于电压差而启用相应晶体管，因此将略高电压数字线耦合到电源电压，而另一数字线耦合到参考电压(例如接地)，以进一步沿相反的方向驱动数字线中的每一者并放大所选择数字线信号。

在预充电周期期间将数字线预充电到预充电电压，例如电源电压的一半，使得可以在随后的感测操作期间在感测节点上准确地感测并放大电压差。然而，当来自存储器单元的低数据状态信号被微弱地发信时，虽然感测放大器的P通道晶体管具有电压阈值(Vt)偏移的弱点，但数字线可能不会被放大以及时地反映逻辑高电平或低电平，且当本地输入/输出(LIO)节点耦合到感测节点时，可能不会在LIO节点上反映感测节点上的所感测和放大的电平。此类放大延迟可能会导致感测放大器错误地沿错误方向提供信号。因此，需要即使对于来自存储器单元的弱低数据状态信号，仍及时放大数字线的感测放大器设计。

附图说明

图1为常规感测放大器电路和一对互补的数字线的电路图。

图2为根据本发明的实施例的存储器系统的部分的框图。

图3为根据本发明的实施例的读取/写入放大器的示意图。

图4为根据本发明的实施例的感测放大器和一对互补的数字线的示意图。

图5为根据本发明的实施例的感测放大器的电路图。

图6为根据本发明的实施例的与图5的感测放大器有关的控制信号和数字线信号的时序图。

图7为根据本发明的实施例的耦合到图1(现有技术)的常规感测放大器和图5的感测放大器中的强单元的LIO节点和数字线上的信号的时序图。

图8A到8C为根据本发明的实施例的耦合到在图1(现有技术)的常规感测放大器和图5的感测放大器中到弱单元、关键节点以及两者的数字线上的信号的时序图。

图9为根据本发明的实施例的耦合到图1(现有技术)的常规感测放大器和图5的感测放大器中的弱单元的LIO节点和数字线上的信号的时序图。

图10为根据本发明的实施例的耦合到图1(现有技术)的常规感测放大器和图5的感测放大器中的强单元和弱单元的信号的时序图。

图11为根据本发明的实施例的耦合到图1(现有技术)的常规感测放大器和图5的感测放大器中的弱单元的关键节点上的实验信号的时序图。

图12为根据本发明的实施例的感测放大器的电路图。

图13为根据本发明的实施例的存储器单元阵列和多个感测放大器的布局图。

具体实施方式

下面将参考附图详细说明本发明的各种实施例。以下详细描述参考附图，附图通过说明的方式展示可实践本发明的具体方面及实施例。足够详细地描述这些实施例，以所属领域的技术人员能够实践本发明。可使用其它实施例，且可在不脱离本发明的范围的情况下进行结构、逻辑和电气改变。本文中所揭示的各种实施例不必相互排斥，因为一些所揭示的实施例可与一或多个其它所揭示的实施例组合以形成新的实施例。

图2为根据本发明的实施例的存储器系统200的部分的框图。存储器系统200包含存储器单元的阵列202，其可为例如DRAM存储器单元、SRAM存储器单元、快闪存储器单元或一些其它类型的存储器单元。存储器系统200包含命令解码器206，所述命令解码器通过命令总线208接收存储器命令，并在存储器系统200内生成对应控制信号以执行各种存储器操作。行和列地址信号通过地址总线220施加到存储系统200，并提供到地址锁存器210。然后，地址锁存器输出单独列地址和单独行地址。

地址锁存器210将行和列地址分别提供到行地址解码器222和列地址解码器228。行地址解码器222连接到字线驱动器224，所述字线驱动器激活阵列202中的对应于所接收行地址的相应存储器单元行。作为响应，阵列202的存储器单元耦合到延伸通过阵列202的数字线，以用于由感测放大器232感测的相应数据状态。感测放大器232包含根据本发明的实施例的至少一个感测放大器。列地址解码器228选择对应于相应列地址的数字线。所选择的对应于所接收列地址的数字线耦合到读取/写入电路230，以经由输入-输出数据总线240向数据输出缓冲器234提供读取数据。将写入数据施加到数据输入缓冲器244和存储器阵列读取/写入电路230。通过感测放大器232将写入数据写入到阵列202的存储器单元。命令解码器206对施加到命令总线208的存储器命令作出响应，以对存储器阵列202执行各种操作。特定来说，命令解码器206用于生成内部控制信号以从存储器阵列202读取数据或向存储器阵列202写入数据。

图3为根据本发明的实施例的读取/写入放大器300的示意图。读取/写入放大器300可以包含在图2中的R/W电路230中。读取/写入放大器300仅为实例，且替代地可以将常规的读取/写入放大器应用于R/W电路230中。读取/写入放大器300可安置在阵列电源电压VARY和参考电源电压VSS之间，且可以进一步接收输入/输出上拉信号IOPUB作为预充电信号。在读取操作中，可以响应于READ命令来激活SelRd信号，且读取/写入放大器300可以在可以耦合到Lio和LioF节点的感测放大器(例如，感测放大器232)的n通道晶体管的栅极处从LIO节点处接收一对互补的本地输入/输出信号节点Lio和LioF上的数据信号。由于可以响应于SelRd信号将n通道晶体管的源极耦合到参考电源电压VSS，因此可以放大数据信号并将其提供到一对互补的全局输入/输出信号节点GioF和Gio。类似地，在写入操作中，可以响应于WRITE命令来激活SelWrt信号，且可以在栅极处接收SelWrt信号的n通道晶体管可以将一对互补的全局输入/输出信号节点Gio和GioF耦合到一对互补的本地输入/输出信号节点Lio和LioF。

图4为根据本发明的实施例的感测放大器410的部分以及一对真的且互补的数字(或位)线DL 420和/DL 430。感测放大器410耦合到数字线DL 420和/DL 430。存储器单元440通过相应存取装置(例如，晶体管)450耦合到数字线420或430。在操作中，响应于相应字线460变得有效，存储器单元440通过相应存取装置450耦合到数字线420或430。由存储器单元440存储的数据状态由感测放大器410感测和放大，以将与所述存储器单元耦合的数字线驱动到对应于所感测到的数据状态的高或低电压电平。另一数字线被驱动到互补电压电平。

图5为根据本发明的实施例的感测放大器500的电路图。感测放大器500可以被包含为图2的感测放大器232的每一感测放大器。例如，感测放大器500可以包含具有分别耦合到第二类型的晶体管(例如，n型场效应晶体管(NFET))512、513的漏极的漏极的第一类型的晶体管(例如，p型场效应晶体管(PFET))510、511。第一类型的晶体管510、511和第二类型的晶体管512、513形成互补的晶体管反相器，所述互补的晶体管反相器包含包含晶体管510和512的第一反相器以及包含有晶体管511和513的第二反相器。第一类型的晶体管510、511可以耦合到Psense放大器控制线(例如，激活信号ACT)，所述Psense放大器控制线可以提供处于有效“高”电平的电源电压(例如，用于存储器单元阵列的电压VARY:Vcc)。第二类型的晶体管512、513可以耦合到Nsense放大器控制线(例如，行Nsense锁存信号RNL)，所述Nsense放大器控制线可以提供处于有效“低”电平的参考电压(例如，GND)。感测放大器500可以分别感测并放大通过数字(或位)线DL 520和/DL 530施加到感测节点514、515的数据状态。可以为耦合到第二类型的晶体管512、513的漏极的关键节点的节点516和517可以经由由隔离信号ISO0和ISO1控制的隔离晶体管551和552耦合到数字线520和530。例如，数字线520和530(感测节点514和515)可以分别通过第二类型的晶体管561和562耦合到本地输入/输出节点A和B(LIOA/B)，所述第二类型的晶体管在列选择信号CS有效时呈现导电性。LIOA和LIOB分别可以为图3的Lio和LioF。

第二类型的晶体管521、522可以分别具有耦合到感测节点515和514的漏极，和耦合到与第二类型的晶体管512和513的漏极耦合的关键节点516和517的源极。第二类型的晶体管521和522的栅极可以接收信号AABLCP，且可以为第二类型的晶体管512和513之间的电压阈值不平衡提供电压补偿。感测放大器500可以包含晶体管518和519，其中晶体管518可以将关键节点516耦合到全局电源总线550，且晶体管519可以将关键节点516耦合到关键节点517。全局电源总线550可以耦合到电源开关540。电源开关540可以在耦合到阵列电压VARY的节点和耦合到位线预充电电压VBLP的节点之间切换。因此，全局电源总线550可以提供阵列电压VARY或基本小于阵列电压VARY的位线预充电电压VBLP。例如，位线预充电电压VBLP可以为阵列电压VARY的大约一半。例如，电源开关540可以包含可以将全局电源总线550耦合到阵列电压VARY的第一类型的晶体管541和可以将全局电源总线550耦合到位线预充电电压VBLP的第二类型的晶体管542。晶体管541和542的栅极可以接收电源开关信号PwrSw，且晶体管541和542中的一者可为导电性以将全局电源总线550耦合到阵列电压VARY或位线预充电电压VBLP。响应于在晶体管518和519的栅极上提供的平衡信号AAGTEQ和AABLEQ，晶体管518和519可以将全局电源总线550耦合到关键节点516和517。

图6为根据本发明的实施例的与图5的感测放大器500有关的控制信号和数字线信号的时序图。在操作中，在T-1，可以响应于PwrSw信号的有效状态(例如逻辑高电平)而向全局电源总线550提供位线预充电电压VBLP。此外，AABLCP信号、ISO0和ISO1信号以及AAGTEQ和AABLEQ信号可以分别处于其有效状态。因此，可以以预充电电压VBLP对数字线520和530、感测节点514和515以及关键节点516和517中的每一者进行预充电。然后可以在T0之前将ISO0和ISO1信号以及AAGTEQ和AABLEQ信号设置为相应无效状态，以关断晶体管551、552、518和519。另一方面，信号AABLCP可直到T0仍然处于有效状态，以接通晶体管521和522，这可以将节点514和515分别耦合到关键节点517和516，且可以耦合晶体管512的漏极和栅极，且可以耦合晶体管513的漏极和栅极。在T0，信号AABLCP可以被设置为无效状态以关断晶体管521和522。此外，可以将PwrSw信号改变为无效电平(逻辑低电平)以分别接通和关断晶体管541和542。全局电源总线550因此可以增加到阵列电压VARY。

响应于字线在T1接收到选择电平(例如，逻辑高电平)，可再次将平衡信号AAGTEQ和AABLEQ设置为有效状态。例如，可以对第二类型的晶体管512和513执行电压阈值补偿(VtC)测量，同时平衡信号AAGTEQ和AABLEQ从时间T1到T2处于有效状态。如上文所描述，在AABLCP信号处于无效状态且平衡信号AAGTEQ和AABLEQ在T1再次处于有效状态期间，可以在T0将PwrSw信号设置为无效状态，且全局电源总线550可以提供阵列电压VARY且晶体管518和519可以将全局电源总线550耦合到关键节点516、517，而晶体管522和521可以响应于无效AABLCP信号而将节点514和515与关键节点517和516解耦，且隔离晶体管551和552可以响应于非活动隔离信号ISO0和ISO1使关键节点517和516与数字线520和530解耦。因此，全局电源总线550可以在平衡信号AAGTEQ和AABLEQ处于有效状态的同时向关键节点516和517提供高于位线预充电电压VBLP(≈1/2VARY)的阵列电压VARY。可能无法对第一类型的晶体管510和511执行电压阈值补偿(VtC)测量。因此，可以在数字线514和515上提供用于第二类型的晶体管512和513的所测量的电压阈值Vt，以补偿第二类型的晶体管512和513之间的电压阈值Vt的不平衡。在T2，可以将AAGTEQ和AABLEQ信号设置为相应无效状态，以关断晶体管518和519。当平衡信号AAGTEQ和AABLEQ再次处于有效状态时(例如，在T2之前)，可以将PwrSw信号从有效状态(逻辑高电平)切换到无效状态(逻辑低电平)。

在T3，隔离信号ISO0和ISO1可以被设置为有效状态。此外，可以激活ACT信号和RNL信号并将其分别设置为逻辑高电平(例如，阵列电压VARY)和逻辑低电平(GND)。响应于隔离信号ISO0和ISO1处于有效状态，ISO晶体管551可以将数字线520耦合到与第一类型的晶体管510和第二类型的晶体管512的漏极耦合的关键节点516，且ISO晶体管552可以将数字线530耦合到与第一类型的晶体管511和第二类型的晶体管513的漏极耦合的关键节点517。然后，利用电压阈值Vt补偿电压执行感测和放大操作，以平衡第二类型晶体管512和513的响应。例如，响应于存储器单元440通过其相应存取装置450(图4)耦合到数字线，在数字线520和530(关键节点516和517)之间产生电压差。在第二类型的晶体管512、513的源极通过完全激活的RNL信号拉动到接地时通过第二类型的晶体管512、513感测电压差，且第二类型的晶体管512、513中栅极耦合到具有略高电压的数字线的一者开始导电。例如，当通过数字线520耦合到关键节点516的存储器单元(例如，存储器单元440)存储高数据状态时，晶体管513可以开始导电。另外，随着具有略低电压的关键节点517的电压通过导电晶体管513降低，另一晶体管512的导电性可能会降低。因此，在隔离信号ISO0和ISO1处于有效状态时，将略高和略低的电压放大到逻辑高电压和逻辑低电压。

由于CS信号可以在T4处被激活(例如，响应于READ命令)，所以数字线520和530(感测节点514和515)可以耦合到LIO节点(LIOA和LIOB)，且数据输出可以提供到LIO节点。因此，可以从LIO节点读出数据。在通过将CS信号设置为无效状态而在T5处完成读取操作之后，可以在T6处将电源开关540处的PwrSw信号设置为有效状态，以向全局电源总线550提供位线预充电电压VBLP。此后，尽管未在图6中展示，但可以将AABLCP、AAGTEQ和AABLEQ信号再次设置为相应有效电平，以接通晶体管521、522、518和519。常规感测放大器的位线(例如，在图1中)可以在CS信号处于有效状态时不被放大，而感测放大器500的位线(数字线增强SA)在CS信号处于有效状态时被快速放大，如图6中所展示。因此，LIO节点可能未接收到用常规感测放大器适当放大的感测信号，另一方面，感测放大器500可能会及时地将感测信号放大到足够的电平，并将放大的信号提供到LIO节点。这将在下文详细论述。

图7为根据本发明的实施例的耦合到图1(现有技术)的常规感测放大器和图5的感测放大器500中的强单元的LIO节点和数字线上的信号的时序图。强单元可以被定义为大存储电荷，其当电荷与其数字线共享时产生较大的电压。例如，当存储器单元为存储低数据状态(例如，零、逻辑低电平、较低电压)的强单元时，数字线530可以提供高数据状态信号(例如，略微高于参考信号的信号)且晶体管512可以开始导电。同时，数字线520可提供低数据状态信号(例如，稍低于参考信号的信号)，且另一晶体管513的导电性可能会随着具有略低的电压的关键节点516的电压通过导电晶体管512降低而降低。因此，在激活CS信号时，耦合到一个感测节点514的LIOA节点可以提供逻辑低信号，且耦合到另一感测节点515的LIOB节点可以提供逻辑高信号。当存储器单元为强单元时，图1的常规感测放大器和图5中的感测放大器500的LIOA节点和LIOB节点可采用类似于图7中所展示的电压转变。

图8A到8C为根据本发明的实施例的耦合到在图1(现有技术)的常规感测放大器和图5的感测放大器500中到弱单元、关键节点以及两者的数字线上的信号的时序图。弱单元可以被定义为小存储电荷，其当电荷与其数字线共享时产生较小的电压。例如，当存储器单元为可以为低数据状态提供弱信号的弱单元时，数字线520可以提供低数据状态信号(例如，略微低于参考信号的信号)且数字线530可以提供高数据状态信号(例如，略微高于参考信号的信号)以指示存储器单元中的低数据状态，如图8A中所展示。然而，如果耦合到晶体管512的漏极节点的关键节点516的电压被设置为如图8B中所展示的位线预充电电压VBLP，那么数字线520的低数据状态信号可能不足够低以关断晶体管513以使其导电性降低，且数字线530的高数据状态信号可能不足够高以接通晶体管512，如图8A中所展示。

图9为根据本发明的实施例的耦合到图1(现有技术)的常规感测放大器和图5的感测放大器500中的弱单元的LIO节点和数字线上的信号的时序图。如果耦合到晶体管512的漏极节点的关键节点516的电压被设置为较高电压(例如，阵列电压VARY)，如图8B中所展示，那么晶体管512可以同时开始导电，另一个晶体管513的导电性可能会降低。因此，如图8C中所展示，存在可具有足够低电压的数字线上的低状态信号中的容限的增加。如图6和9中所展示，感测放大器500可以在激活CS信号后在LIOA节点514上提供逻辑低信号，且可以在LIOB节点515上提供逻辑高信号。

图10为根据本发明的实施例的耦合到图1(现有技术)的常规感测放大器和图5的感测放大器中的强单元和弱单元的LIO节点和数字线上的信号的时序图。在强单元的状况下，图1的常规感测放大器和图5中的感测放大器500的LIOA和LIOB节点可以采用如图10中所展示的类似的电压转变。在弱单元处于低数据状态的状况下，图1的常规感测放大器的LIOA和LIOB节点可能无法降低LIOA和LIOB节点的电压且图3的读取放大器300的晶体管M2和M5可能无法及时地接通/关断。另一方面，图5的感测放大器500(增强SA)的LIOA和LIOB节点可以充分降低LIOA和LIOB节点的电压，且图3的读取放大器300的晶体管M2和M5可以及时地接通/关断。因此，弱单元的低数据状态可以被适当地传送到全局输入/输出线以被读出。

图11为根据本发明的实施例的耦合到图1(现有技术)的常规感测放大器和图5的感测放大器中的弱单元的关键节点上的信号的时序图。信号可反映电压的关键节点增强电平的变化。关键增强电平越高，在CS信号的有效状态期间关键节点(以及因此数字线)的上升/下降可能更快，且较高的关键增强水平可以及时地进行更快和更准确的数据传送。

图12为根据本发明的实施例的感测放大器1200的电路图。感测放大器1200可以被包含为图2的感测放大器232的每一感测放大器。例如，感测放大器1200可以包含具有分别耦合到第二类型的晶体管(例如，n型场效应晶体管(NFET))1212、1213的漏极的漏极的第一类型的晶体管(例如，p型场效应晶体管(PFET))1210、1211。第一类型的晶体管1210、1211和第二类型的晶体管1212、1213形成互补的晶体管反相器，所述互补的晶体管反相器包含包含晶体管1210和1212的第一反相器以及包含有晶体管1211和1213的第二反相器。第一类型的晶体管1210、1211可以耦合到Psense放大器控制线(例如，激活信号ACT)，所述Psense放大器控制线可以提供处于有效“高”电平的电源电压(例如，用于存储器单元阵列的电压VARY:Vcc)。第二类型的晶体管1212、1213可以耦合到Nsense放大器控制线(例如，行Nsense锁存信号RNL)，所述Nsense放大器控制线可以提供处于有效“低”电平的参考电压(例如，GND)。感测放大器1200可以分别感测并放大通过数字(或位)线DL 1220和/DL 1230施加到感测节点1214、1215的数据状态。可以为耦合到第二类型的晶体管1212、1213的漏极的关键节点的节点1216和1217可以经由由隔离信号ISO0和ISO1控制的隔离晶体管1251和1252耦合到数字线1220和1230。例如，数字线1220和1230(感测节点1214和1215)可以分别通过第二类型的晶体管1261和1262耦合到本地输入/输出节点A和B(LIOA/B)，所述第二类型的晶体管在列选择信号CS有效时导电。

感测放大器1200可以包含晶体管1218和1219，其中晶体管1218可以将关键节点1216耦合到全局电源总线1250，且晶体管1219可以将关键节点1216耦合到关键节点1217。全局电源总线1250可以耦合到电源开关1240。电源开关1240可以在耦合到阵列电压VARY的节点和耦合到位线预充电电压VBLP的节点之间切换。因此，全局电源总线1250可以提供阵列电压VARY或位线预充电电压VBLP。例如，位线预充电电压VBLP可比阵列电压VARY小(例如，一半)。例如，电源开关1240可以包含可以将全局电源总线1250耦合到阵列电压VARY的第一类型的晶体管1241和可以将全局电源总线1250耦合到位线预充电电压VBLP的第二类型的晶体管1242。晶体管1241和1242的栅极可以接收电源开关信号PwrSw，且晶体管1241和1242中的一者可为导电性以将全局电源总线1250耦合到阵列电压VARY或位线预充电电压VBLP。响应于在晶体管1218和1219的栅极上提供的平衡信号AAGTEQ和AABLEQ，晶体管1218和1219可以将全局电源总线1250耦合到关键节点1216和1217。

图13为根据本发明的实施例的存储器单元阵列和多个感测放大器的布局图。例如，阵列核心可以被包含在图2的存储器阵列202中。存储器阵列核可以包含多个存储器单元。一组感测放大器(Sen Amps)，例如图2中的感测放大器232，可以安置在邻近的阵列核心之间。所述组感测放大器(Sen Amps)中的每一感测放大器可以为图5中的感测放大器500或图12中的感测放大器1200。图5的电源开关540或图12的电源开关1240可以被包含在感测放大器(Sen Amps)之间的区域中的一者中或在主间隙中，且感测放大器(Sense Amp)的区域和组可以耦合到全局电源总线，所述全局电源总线可以为图5中的全局电源总线550或图12中的全局电源总线1250。

尽管已在某些优选实施实例和实例的背景下揭示本发明，但所属领域的技术人员将理解，本发明额外具体公开的实施例扩展到本发明的其它替代实施例及/或用途以及其明显的修改及其等效物。另外，基于本发明内容，所属领域的技术人员将容易明白在本发明范围内的其它修改。

从前述内容可以了解，尽管本文中出于说明的目的已经描述了本发明的特定实施例，但是可以在不脱离本发明的精神和范围的情况下进行各种修改。因此，本发明仅受所附权利要求书限制。

在本发明的方面中，一种设备包含第一数字线、第二数字线和感测放大器。第一数字线和第二数字线中的每一者都耦合到至少一个存储器单元。感测放大器包含第一晶体管和第二晶体管，以及第三晶体管和第四晶体管。第一晶体管和第二晶体管具有经配置以可操作地耦合到第一数字线的栅极和在第一节点处彼此耦合的漏极，其中第一晶体管的源极耦合到经配置以提供第一电源电压的第一感测放大器控制线。第二晶体管的源极耦合到经配置以提供第二电源电压的第二感测放大器控制线。第三晶体管和第四晶体管具有经配置以可操作地耦合到第二数字线的栅极和在第二节点处彼此耦合的漏极，其中第三晶体管的源极耦合到第一感测放大器控制线且第四晶体管的源极耦合到第二感测放大器控制线。所述设备进一步包含电力线和耦合到所述电力线的电源开关。电力线经配置以耦合到第一节点和第二节点。所述电源开关经配置以响应于电源开关信号而将所述电力线耦合到所述第一电源电压或小于所述第一电源电压的第三电源电压。

另外和/或替代地，所述设备还包含耦合到第一数字线的至少一个存储器单元的字线，其中电源开关经配置以在字线设置为有效模式时或之后将电力线耦合到第一电源供应电压。

另外和/或替代地，所述设备还包含：第五晶体管，其耦合在第二节点与第一数字线之间；以及第六晶体管，其耦合在第一节点与第二数字线之间。第五晶体管和第六晶体管经配置以响应于字线处于有效状态而不导电。

另外和/或替代地，所述设备包含：第五晶体管，其经配置以响应于平衡信号而将电力线耦合到第一节点和第二节点。响应于字线在第一时间处于有效状态将平衡信号设置为有效状态，且在将第一感测放大器控制线设置为第一电源电压之前，将平衡信号进一步设置为无效状态。

另外和/或替代地，电源开关经配置以在第一时间之后的第二时间将平衡信号设置为有效状态之前，将电力线耦合至第三电源电压。

另外和/或替代地，所述设备包含第一输入/输出线和第二输入/输出线。响应于控制信号处于有效状态，第一数字线经配置以耦合到第一输入/输出线，且第二数字线经配置以耦合到第二输入/输出线。

另外和/或替代地，电源开关经配置以在控制信号被设置为无效状态之后将电力线耦合到第三电源电压。

另外和/或替代地，所述设备包含第一隔离晶体管和第二隔离晶体管，所述第一隔离晶体管和第二隔离晶体管经配置以响应于处于有效状态的至少一个隔离信号而分别将第一数字线和第二数字线与第一节点和第二节点耦合或解耦。在至少一个隔离信号变为有效状态之后，将第一感测放大器控制线设置为第一电源电压。

另外和/或替代地，电源开关包含第一类型的第一开关晶体管和不同于第一类型的第二类型的第二开关晶体管。第一开关晶体管和第二开关晶体管的漏极耦合到电力线，而第一开关晶体管的源极耦合到第一电源电压，且第二开关晶体管的源极耦合到第三电源电压。此外，第一开关晶体管和第二开关晶体管的栅极经配置以接收电源开关信号。

另外和/或替代地，第三电源电压约为第一电源电压的一半。

在本发明的另一方面中，一种设备包含多个存储器阵列、多个感测放大器块、全局电源总线和电源开关。多个存储阵列中的每一存储阵列包含至少一个存储器单元。多个感测放大器块中的每一感测放大器块安置在多个存储器阵列中的两个存储器阵列之间且包含至少一个感测放大器。全局电源总线耦合到多个感测放大器块中的感测放大器。电源开关包含耦合到全局电源总线的输入节点，其中电源开关经配置以提供第一电源电压或小于第一电源电压的第二电源电压。

另外和/或替代地，所述设备包含第一数字线和第二数字线，其中第一和第二数字线的每一数字线耦合到至少一个存储器单元。至少一个感测放大器包含第一晶体管、第二晶体管和电力线。第一晶体管具有耦合到第一数字线的栅极和耦合到第一节点的漏极，其中第一晶体管的源极耦合到经配置以提供第三电源电压的第一感测放大器控制线。第二晶体管具有耦合到第二数字线的栅极和耦合到第二节点的漏极，其中第二晶体管的源极耦合到第一感测放大器控制线。电力线经配置以耦合到第一节点和第二节点，且进一步经配置以从电源开关接收第一电源电压或第二电源电压。

另外和/或替代地，所述设备包含耦合到第一位线的至少一个存储器单元的字线，其中电源开关经配置以在字线设置为有效模式时或之后将电力线耦合到第一电源供应电压。

另外和/或替代地，所述设备包含：第三晶体管，其具有耦合到第一节点的源极和耦合到第一数字线的漏极；及第四晶体管，其具有耦合到第二节点的源极和耦合到第二数字线的漏极。第三晶体管和第四晶体管经配置以响应于字线处于有效状态而不导电。

另外和/或替代地，所述设备包含：第三晶体管，其经配置以响应于平衡信号而将电力线耦合到第一节点和第二节点。响应于字线在第一时间处于备用模式，平衡信号被设置为有效状态。在第二感测放大器控制线被设置为第三电源电压之前，平衡信号也被设置为无效状态。

另外和/或替代地，电源开关经配置以在第一时间之后的第二时间将平衡信号设置为有效状态之前，为电力线提供第二电源电压。

另外和/或替代地，所述设备包含第一输入/输出线和第二输入/输出线，其中响应于控制信号处于活动状态，第一数字线经配置以耦合到第一输入/输出线且第二数字线经配置以耦合到第二输入/输出线。

在本发明的另一方面中，一种方法包含在预充电周期中将预充电电压提供到感测放大器的第一节点和第二节点。第一节点和第二节点经配置以响应于激活命令而分别耦合到第一数字线和第二数字线。所述方法还包含：在第一时间向第一节点和第二节点提供增强电压；在第一时间之后的第二时间接收激活命令；及响应于激活命令，将第一节点和第二节点耦合到第一数字线和第二数字线。

另外和/或替代地，响应于字线被设置为有效模式提供增强电压。

另外和/或替代地，所述方法包含：在第二时间之后的第三时间接收读取命令；以及响应于读取命令，将第一数字线和第二数字线分别耦合到第一输入/输出线和第二输入/输出线。

在本发明的另一方面中，一种设备包含：第一数字线和第二数字线；以及耦合到第一数字线和第二数字线的感测放大器。感测放大器包含：第一节点和第二节点；第一电源控制线和第二电源控制线；第一晶体管，其耦合在第一电源控制线与第一节点之间，其中第一晶体管具有耦合到第二节点的栅极；第二晶体管，其耦合在第一电源控制线与第二节点之间，其中第二晶体管具有耦合到第一数字线的栅极；第三晶体管，其耦合在第二电源控制线与第一节点之间，其中第三晶体管具有耦合到第二数字线的栅极；第四晶体管，其耦合在第二电源控制线与第二节点之间，其中第四晶体管具有耦合到第一数字线的栅极；第五晶体管，其耦合在第一数字线与第一节点之间，其中第五晶体管具有经供应有第一控制信号的栅极；第六晶体管，其耦合在第二数字线与第二节点之间，其中第六晶体管具有经供应有第二控制信号的栅极；及预充电电路。所述预充电电路经配置以在所述第一数字线从选定存储器单元接收数据之前，将第一节点和第二节点中的每一者预充电到第一电压电平，且将第一数字线和第二数字线中的每一者预充电到不同于第一电压电平的第二电压电平。

另外和/或替代地，预充电电路经进一步配置以将第一节点和第二节点中的每一者预充电到第二电压电平，且此后将第一节点和第二节点中的每一者预充电到第一电压电平。

另外和/或替代地，当第一节点和第二节点中的每一者被预充电到第二电压电平时，第五晶体管和第六晶体管经接通以将第一数字线和第二数字线中的每一者预充电到第二电压电平。

另外和/或替代地，当第一节点和第二节点中的每一者被预充电到第一电压电平时，关断第五晶体管和第六晶体管。

另外和/或替换地，预充电电路包含：第七晶体管，其耦合在第一节点与第二节点之间，其中第七晶体管具有经供应有第三控制信号的栅极；电源总线，其经供应有第一电压电平和第二电压电平中的选定者；及第八晶体管，其耦合在电源总线与第一节点和第二节点中的一者之间，其中第八晶体管具有经供应有第四控制信号的栅极。

另外和/或替代地，第一电压电平大于第二电压电平。

另外和/或替代地，第二电压电平大约为第一电压电平的一半。

另外和/或替代地，第一晶体管和第二晶体管中的每一者为第一类型的，且第三晶体管、第四晶体管、第五晶体管和第六晶体管中的每一者为第二类型的。

还预期，可进行实施例的具体特征及方面的各种组合或子组合且仍然在本发明的范围内。应理解，所揭示实施例的各种特征及方面可彼此组合或替代，制动形成所揭示发明的各种模式。因此，意味着是本文中本发明的至少某些本发明的范围受到上述特定的所体现的实施例的限制。

Claims (28)

1.一种设备，其包括：

第一数字线和第二数字线，所述第一数字线和所述第二数字线中的每一数字线耦合到至少一个存储器单元；

感测放大器，其包括：

第一晶体管和第二晶体管，其具有经配置以可操作地耦合到所述第一数字线的栅极和在第一节点处彼此耦合的漏极，其中所述第一晶体管的源极耦合到经配置以提供第一电源电压的第一感测放大器控制线且所述第二晶体管的源极耦合到经配置以提供第二电源电压的第二感测放大器控制线；及

第三晶体管和第四晶体管，其具有经配置以可操作地耦合到所述第二数字线的栅极和在第二节点处彼此耦合的漏极，其中所述第三晶体管的源极耦合到所述第一感测放大器控制线且所述第四晶体管的源极耦合到所述第二感测放大器控制线；

电力线，其经配置以耦合到所述第一节点和所述第二节点；及

电源开关，其耦合到所述电力线，其中所述电源开关经配置以响应于电源开关信号将所述电力线耦合到所述第一电源电压或小于所述第一电源电压的第三电源电压。

2.根据权利要求1所述的设备，其进一步包括字线，所述字线耦合到所述第一数字线的所述至少一个存储器单元，

其中所述电源开关经配置以在所述字线被设置为有效模式时或之后将所述电力线耦合到所述第一电源电压。

3.根据权利要求2所述的设备，其进一步包括：

第五晶体管，其耦合在所述第二节点与所述第一数字线之间；及

第六晶体管，其耦合在所述第一节点与所述第二数字线之间，

其中所述第五晶体管和所述第六晶体管经配置以响应于所述字线处于所述有效状态而不导电。

4.根据权利要求2所述的设备，其进一步包括第五晶体管，其经配置以响应于平衡信号而将所述电力线耦合到所述第一节点和所述第二节点，

其中响应于所述字线在第一时间处于所述有效模式，所述平衡信号被设置为有效状态，及

其中在将所述第一感测放大器控制线设置为所述第一电源电压之前，将所述平衡信号进一步设置为无效状态。

5.根据权利要求4所述的设备，其中所述电源开关经配置以在所述第一时间之后的第二时间将所述平衡信号设置为有效状态之前，将所述电力线耦合到所述第三电源电压。

6.根据权利要求1所述的设备，其进一步包括第一输入/输出线和第二输入/输出线，

其中响应于控制信号处于有效状态，所述第一数字线经配置以耦合到所述第一输入/输出线，且所述第二数字线经配置以耦合到所述第二输入/输出线。

7.根据权利要求6所述的设备，其中所述电源开关经配置以在将所述控制信号设置为无效状态之后将所述电力线耦合到所述第三电源电压。

8.根据权利要求1所述的设备，其进一步包括第一隔离晶体管和第二隔离晶体管，所述第一隔离晶体管和所述第二隔离晶体管经配置以响应于至少一个隔离信号处于有效状态而分别将所述第一数字线和所述第二数字线与所述第一节点和所述第二节点耦合或解耦，且

其中在所述至少一个隔离信号变为所述有效状态之后，将所述第一感测放大器控制线设置为所述第一电源电压。

9.根据权利要求1所述的设备，其中所述电源开关包括第一类型的第一开关晶体管和不同于所述第一类型的第二类型的第二开关晶体管，

其中所述第一开关晶体管和所述第二开关晶体管的漏极耦合到所述电力线，

其中所述第一开关晶体管的源极耦合到所述第一电源电压，且所述第二开关晶体管的源极耦合到所述第三电源电压，且

其中所述第一开关晶体管和所述第二开关晶体管的所述栅极经配置以接收所述电源开关信号。

10.根据权利要求1所述的设备，其中所述第三电源电压为所述第一电源电压的大约一半。

11.一种设备，其包含：

多个存储器阵列，所述多个存储器阵列中的每一存储器阵列包含至少一个存储器单元；

多个感测放大器块，每一感测放大器块安置在所述多个存储器阵列中的两个存储器阵列之间，且包含至少一个感测放大器；

全局电源总线，其耦合到所述多个感测放大器块中的感测放大器；及

电源开关，其包括耦合到所述全局电源总线的输入节点，所述电源开关经配置以提供第一电源电压或小于所述第一电源电压的第二电源电压。

12.根据权利要求11所述的设备，其进一步包括第一数字线和第二数字线，所述第一数字线和所述第二数字线中的每一数字线耦合到至少一个存储器单元，

其中所述至少一个感测放大器包括：

第一晶体管，其具有耦合到所述第一数字线的栅极和耦合到第一节点的漏极，其中所述第一晶体管的源极耦合到经配置以提供第三电源电压的第一感测放大器控制线；及

第二晶体管，其具有耦合到所述第二数字线的栅极和耦合到第二节点的漏极，其中所述第二晶体管的源极耦合到所述第一感测放大器控制线；及

电力线，其经配置以耦合到所述第一节点和所述第二节点，且进一步经配置以从所述电源开关接收所述第一电源电压或所述第二电源电压。

13.根据权利要求12所述的设备，其进一步包括耦合到第一位线的所述至少一个存储器单元的字线，其中所述电源开关经配置以在所述字线被设置为有效模式时或之后将所述电力线耦合到所述第一电源供应电压。

14.根据权利要求13所述的设备，其进一步包括第三晶体管及第四晶体管，所述第三晶体管具有耦合到所述第一节点的源极和耦合到所述第一数字线的漏极，所述第四晶体管具有连接到所述第二节点的源极和耦合到所述第二数字线的漏极，

其中所述第三晶体管和所述第四晶体管经配置以响应于所述字线处于所述有效状态而不导电。

15.根据权利要求13所述的设备，其进一步包括第三晶体管，所述第三晶体管经配置以响应于平衡信号而将所述电力线耦合到所述第一节点和所述第二节点，

其中响应于所述字线在第一时间处于备用模式，所述平衡信号被设置为有效状态，且

其中在将所述第二感测放大器控制线设置为所述第三电源电压之前，将所述平衡信号进一步设置为无效状态。

16.根据权利要求15所述的设备，其中所述电源开关经配置以在所述第一时间之后的第二时间将所述平衡信号设置为有效状态之前，为所述电力线提供所述第二电源电压。

17.根据权利要求12所述的设备，其进一步包括第一输入/输出线和第二输入/输出线，其中响应于控制信号处于有效状态，所述第一数字线经配置以耦合到所述第一输入/输出线，且所述第二数字线经配置以耦合到所述第二输入/输出线。

18.一种方法，其包括：

在预充电周期中向感测放大器的第一节点和第二节点提供预充电电压，所述第一节点和所述第二节点经配置以响应于激活命令分别耦合到第一数字线和第二数字线；

在第一时间向所述第一节点和所述第二节点提供增强电压；

在所述第一时间之后的第二时间接收所述激活命令；及

响应于所述激活命令，将所述第一节点和所述第二节点耦合到所述第一数字线和所述第二数字线。

19.根据权利要求18所述的方法，其中响应于字线被设置为有效模式来提供所述增强电压。

20.根据权利要求18所述的方法，其进一步包括：

在所述第二时间之后的第三时间接收读取命令；及

响应于所述读取命令，将所述第一数字线和所述第二数字线分别耦合到第一输入/输出线和第二输入/输出线。

21.一种设备，其包括：

第一数字线和第二数字线；及

感测放大器，其耦合到所述第一数字线和所述第二数字线，其中所述感测放大器包括：

第一节点和第二节点；

第一电源控制线和第二电源控制线；

第一晶体管，其耦合在所述第一电源控制线与所述第一节点之间，所述第一晶体管具有耦合到所述第二节点的栅极；

第二晶体管，其耦合在所述第一电源控制线与所述第二节点之间，所述第二晶体管具有耦合到所述第一数字线的栅极；

第三晶体管，其耦合在所述第二电源控制线与所述第一节点之间，所述第三晶体管具有耦合到所述第二数字线的栅极；

第四晶体管，其耦合在所述第二电源控制线与所述第二节点之间，所述第四晶体管具有耦合到所述第一数字线的栅极；

第五晶体管，其耦合在所述第一数字线与第一节点之间，所述第五晶体管具有经供应有第一控制信号的栅极；

第六晶体管，其耦合在所述第二数字线与所述第二节点之间，所述第六晶体管具有经供应有第二控制信号的栅极；及

预充电电路，其经配置以在所述第一数字线从选定存储器单元接收数据之前，将所述第一节点和所述第二节点中的每一者预充电到第一电压电平，且将所述第一数字线和所述第二数字线中的每一者预充电到不同于所述第一电压电平的第二电压电平。

22.根据权利要求21所述的设备，其中所述预充电电路经进一步配置以将所述第一节点和所述第二节点中的每一者预充电到所述第二电压电平，且此后将所述第一节点和所述第二节点中的每一者预充电到所述第一电压电平。

23.根据权利要求22所述的设备，其中当所述第一节点和所述第二节点中的每一者被预充电到所述第二电压电平时，所述第五晶体管和所述第六晶体管经接通以将所述第一数字线和所述第二数字线中的每一者预充电到所述第二电压电平。

24.根据权利要求22所述的设备，其中当所述第一节点和第二节点中的每一者被预充电到所述第一电压电平时，关断所述第五晶体管和所述第六晶体管。

25.根据权利要求21所述的设备，其中所述预充电电路包括：

第七晶体管，其耦合在所述第一节点与所述第二节点之间，所述第七晶体管具有经供应有第三控制信号的栅极；

电源总线，其经供应有所述第一电压电平和所述第二电压电平中的选定者，及

第八晶体管，其耦合在所述电源总线与所述第一节点和所述第二节点中的一者之间，所述第八晶体管具有经供应有第四控制信号的栅极。

26.根据权利要求21所述的设备，其中所述第一电压电平大于所述第二电压电平。

27.根据权利要求26所述的设备，其中所述第二电压电平为所述第一电压电平的大约一半。

28.根据权利要求26所述的设备，其中所述第一晶体管和所述第二晶体管中的每一者为第一类型，且所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管中的每一者为第二类型。