TWI467572B

TWI467572B - 記憶體裝置及操作此記憶體裝置之方法

Info

Publication number: TWI467572B
Application number: TW97136938A
Authority: TW
Inventors: Winkelhoff Nicolaas Klarinus Johannes Van; Denis Rene Andre Dufourt
Original assignee: Advanced Risc Mach Ltd
Priority date: 2007-11-01
Filing date: 2008-09-25
Publication date: 2015-01-01
Also published as: US7613052B2; JP2009117024A; TW200923942A; US20090116308A1

Description

記憶體裝置及操作此記憶體裝置之方法

本發明關於一種記憶體裝置及操作此記憶體裝置之方法，尤指一種技術，其可用於當執行記憶體存取操作來輔助那些記憶體存取作業。

對於所要建構的記憶體裝置有逐漸增加的需求，它們需要比先前世代的設計要更小，且消耗更少的電力，而仍可維持高效能。目前正在開發新的技術，其可允許降低構成每個記憶胞之個別電晶體的大小。但是，當該等記憶胞大小降低時，個別記憶胞之間的行為變化即會增加，且此會負面地影響到運作的可預測性。該等個別記憶胞之運作當中的變化會造成當嘗試以高速運作記憶體裝置來達到效能需求時的顯著失敗率。其亦常有需要使用一較低功率供應電壓給該記憶體裝置，藉以降低電力消耗，但此更增加了在個別記憶胞內失敗操作的可能性。因此，在現今的技術中，其愈加困難來生產記憶體裝置，其中該等個別記憶胞具有所需要的穩定性以確保資料的有效保存(穩定性有時候係以靜態雜訊邊限(SNM,“Static noise margin”)的方式測量)，其亦可具有所需要的寫入能力(WM,“Write-ability”)，以確保新的資料值可以在一寫入作業所允許的時段內儲存在該等記憶胞中。

面對這些問題，已經開發出多種輔助機制來尋求輔助個別記憶胞在當對這些記憶胞執行寫入及讀取操作時可以正確地操作。例如，在ISSCC 2005半26期中Intel公司K Zhang等人所發表的文章「具有整合式以行為主的動態供電之65nm CMOS技術的3GHz 70Mb SRAM」(A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-Based Dynamic Power Supply)提到一種6電晶體SRAM記憶胞(常稱之為一6T SRAM記憶胞)，其在所有條件下皆穩定，但需要寫入輔助(WA,“Write assist”)電路來改善當寫入時可正確操作個別記憶胞之可能性。在該文中所揭示的寫入輔助電路如第1圖所示，其係基於一種想法在該寫入作業之前立即降低該供應電壓到一定址的記憶胞，較低的供應電壓會降低該記憶胞之穩定性之較低，因此使其更容易寫入。

第1圖所示為一陣列的記憶胞240、242、244、246、248、250、252、254，其配合該記憶體陣列的一特定行多工器260來提供。每一列由一字元線200、202定址，且每一行具有由一供應電壓線230、232、234、236所提供的一供電電壓。如本技藝所熟知，每一行亦具有與其相關的一對位元線210、212、214、216、218、220、222、224。由提供給該記憶體裝置的位址，可識別在該記憶體裝置內的列及行，而所定址的記憶胞為所識別的列及行之間交會處的記憶胞。對於一讀取作業，關聯於所選擇列之字元線200、202被選出，藉以致能一列記憶胞，然後行多工器260輸出給感應放大器270指明關聯於該選擇行的對位元線上的電壓，以允許該感應放大器偵測儲存在所定址的記憶胞中的數值。對於一寫入作業，該字元線以相同方式致能，然後在關聯於該選擇行的該對位元線之一上的電壓即被放電，以識別要儲存在該定址的記憶胞中的資料值。

如第1圖所示，關聯於每個供應電壓線，提供一多工器262、264、266、268，其可在路徑275上的一主供應電壓及在路徑280之上所提供之特別產生的較低行供應電壓之間選擇。就在該寫入作業之前，關聯於該選擇行的相關多工器262、264、266、268被驅動來選擇做為該行之供應電壓線上的電壓輸出。因此，藉由範例，如果記憶胞240要被寫入，則多工器262將輸出在路徑280之上接收的較低行供應電壓到供應電壓線230。此將輔助對於定址的記憶胞240執行該寫入作業。在該選擇行中其它的記憶胞248並未被啟動，因為它們相關的字元線並未被致能，因此可維持它們所保持的資料值。對於耦合至致能字元線200之其它記憶胞242、244、246，供應電壓線232、234、236被維持在路徑275之上所提供的正常主供應電壓，否則它們會成為不穩定。

藉由這種方式，可產生一較高的良率，因位可能會對於需要的寫入能力需求無法達到的記憶胞可以藉由在該寫入作業期間使用降低的供應電壓而可通過所需要的寫入能力需求。但是，第1圖所揭示的實施具有一些問題。首先，在該寫入作業期間可以降低該供應電壓的時間相當受限，其係由於在高效能記憶體裝置中可用於執行寫入作業的時間較短。當降低該供應線上的電壓時所需要釋放的電荷因此會造成大的電流峰值。再者，對於每一個輸出位元該記憶體需要使用一行，其已降低供應電壓，且此即因此增加了上述的電流峰值問題。

再者，第1圖的設計需要一專屬的電壓產生器，以在路徑280之上產生額外降低的行供應電壓，且此亦需要包含在該記憶體裝置的設計之中，或另在外部提供，其具有額外的金屬線要提供來導引來自該電壓產生器之電壓供應。對於該記憶體裝置之高度或寬度的任何改變，在多個行供應電壓線上所觀察到的電容將會改變，且此基本上會需要重新設計或調整用於在路徑280之上產生額外行供應電壓之電壓產生器，以確保在該行供應電壓線上的電壓可在對於該定址的記憶胞發生該寫入之前所允許的短暫時間內可充份快速地降低。這些電壓產生器亦可受到溫度及電壓變化，其會需要加入修正電路。

除了這些問題之外，在設計為低功率應用的記憶體裝置中，存在額外的電壓產生器會造成顯著的功率消耗，因為該額外的電壓供應必須隨時保持而可在任何寫入作業之前使得供應電壓可以使用。

在IEEE的固態電路期刊2007年4月之42卷第4期中，H Pilo等人所發表的「具有讀取及寫入輔助電路來擴充操作電壓的65nm技術節點中的SRAM設計」(An SRAM Design in 65-nm Technology Node Featuring Read and Write-Assist Circuits to Expand Operating Voltage)，以及在技術論文文摘(Digest of Technical Papers)之VLSI電路的2006研討會中由H Pilo等人所發表的「具有讀取及寫入輔助電路來擴充操作電壓的65nm及45nm技術節點中的SRAM設計」(An SRAM Design in 65nm and 45nm Technology Nodes Featuring Read and Write-assist Circuits to Expand Operating Voltage)，其中描述一種寫入輔助特徵，其亦利用一額外的行供應電壓(在某些文章中稱之為VWR)，用於耦合至所要寫入之含有一定址記憶胞之行。根據此處所述的技術，提供一種特別的板上電壓產生器，用於共同由該VDD供應電壓產生該VWR電壓。此板上電壓產生器使用一推拉(push-pull)電晶體平台，藉以產生該VWR電壓位準。能帶隙基準電路亦用於該推拉電晶體平台。這種方式的缺點在於會由所使用的能帶隙產生器電路產生一顯著的DC電流，且其功率在每一次寫入循環時利用不同電壓充電及放電該行供應線而損耗。因此，這種方式有可能在許多記憶體裝置中無法接受，例如那些設計給低功率應用者。另外，該能帶隙產生器及推拉電晶體平台在該記憶體裝置內會佔用寶貴的空間。

在IEEE的固態電路期刊2007年4月之42卷第4期中，S Ohbayashi等人所發表的「具有讀取及寫入作業穩定化電路之為製造設計的65nm SoC嵌入式6T-SRAM」(A 65-nm SoC Embedded 6T-SRAM Designed for Manufacturability with Read and Write Operation Stabilizing Circuits)論文中，描述一種電容式寫入輔助電路，其中在第四金屬層中形成一額外金屬線(在該文中稱為downvdd線)，並預設為接地電位。在該寫入作業期間，downvdd線連接至第二金屬層中相關行供應電壓線，造成電荷重新分佈會發生在該連接的行供應電壓線及downvdd線之間，造成該行供應電壓線上之電壓線。雖然此方法可非常快速地降低在行供應電壓線上的電壓，其會需要在該記憶體電路內提供一額外的金屬線，以及配合該條額外的線使用一預充電電路來預充電該條線到一接地位準，其造成關聯於這種預充電電路之功率損耗。提供這條額外的線有可能增加成本，並已證明很難加入到高密度記憶體設計中。另外，關聯於提供該額外線之預充電電路的功率消耗增加在某些記憶體裝置中不可接受，例如那些設計給低功率之應用。

在ISSCC 2007年18期中M Yabuuchi等人發表的論文「對於製程及溫度變化具有改善之抵抗效果的45nm低閒置功率嵌入式SRAM」(A 45nm Low-Standby-Power Embedded SRAM with Improved Immunity Against Process and Temperature Variations)，其描述一種類似的寫入輔助電路，其利用一額外的線來在一寫入作業期間與該選擇的行供應電壓共用電荷。

在IEEE之超大型積體電路(VLSI,“Very Large Scale Integration”)系統中R Hobson發表的論文「具有寫入輔助之新單一末端SRAM記憶胞」(A New Single-Ended SRAM Cell with Write-Assist)，其描述一種具有寫入輔助特徵的6T SRAM記憶胞。其提出該6T SRAM結構之單一末端I/O(SEIO,“Single-ended I/O”)位元線變化，其中讀取及寫入皆發生在一共用SEIO位元線上，並使用一浮動接地線來取代傳統的第二位元線。在一寫入作業期間，該浮動接地線係選擇性地連接至該記憶胞的內部節點之一來改善一次寫入的效能。這種方式的缺點在於其牽涉到對於該標準SRAM記憶胞之顯著的修改，造成一非正規的配線，其已證明很難實施，且將會由於使用一單一位元線而造成緩慢的讀取作業。

因此，其將需要提供一種改良型式的輔助機制來使用在一記憶體裝置中，其可比已知的先前技藝技術更為簡單，且消耗較低的電力。

對一第一態樣而言，本發明提供一種記憶體裝置，其包含：複數個記憶胞，其配置在至少一行中；至少一位元線，其關聯於該至少一行的每一行，於一記憶體存取作業期間，在關聯於一選擇行的該至少一位元線上的電壓變化代表在該選擇行上一定址的記憶胞之資料值；一供應電壓線，其關聯於該至少一行的每一行，該供應電壓線可連接至一電壓源，以提供一供應電壓到相關的行，對於每一行，在該相關的供應電壓線與該相關的至少一位元線之間存在有一電容；及用於控制的控制電路，其對於每一行，連接該電壓源到該相關的供應電壓線，在該記憶體存取作業期間的一預定時段中，該控制電路脫離該供應電壓線與來自該電壓源的至少該選擇行，使得在該供應電壓線上的電壓位準可回應於在該相關至少一位元線上電壓變化而改變。

根據本發明，其好處在於採用既有的交叉容量，其已經存在於一標準記憶胞中。特別是對於每一行，一電容存在於該行的供應電壓線與該行的相關位元線或位元線配對之間。根據本發明，此係用於在某些記憶體存取作業期間造成在該供應電壓線上電壓位準的改變。特別是對於在該記憶體存取作業期間一預定時段，使用控制電路來對於至少一選擇行來分離該電壓源與該供應電壓線。因此，當該電壓位準在一相關位元線上改變時，該位元線與該供應電壓線之間的交叉電容造成該供應電壓線上電壓位準的變化，其可用於輔助在多種記憶體存取作業中的正確運作。

特別是，其已經發現到本發明的技術不僅可做為一寫入輔助機制，但藉由改變該供應電壓線與該電壓源分離的時間，其亦可用於一寫入作業的後期階段，以輔助在該定址記憶胞內一狀態的翻轉，或實際上可做為在一讀取作業中一讀取輔助機制。

根據所實施之輔助機制的種類，該記憶體存取作業中該供應電壓線與該電壓源分離的預定時段可為該記憶體存取作業的整個時段，或用於執行該記憶體存取作業之時間的某特定部份。

根據多種供應電壓線與位元線如何在該記憶胞中佈線，以及例如是否該等位元線被預充電到一高電壓位準或預充電到一低電壓位準等因素，由該控制電路控制的供應電壓線可為連接至一供電電壓源的一供電電壓線，或是連接至一接地電壓源之接地供應電壓線。但是在典型的記憶體裝置中，該供電電壓線相對於該等位元線之配線的方式提供了每條供電電壓線與其相關的一位元線或多位元線之間良好的電容，此外，該等位元線基本上被預充電到一高電壓位準，且為此原因，其基本上將為該供電電壓線為由該控制電路以上述方法所控制的供應電壓線。

經由使用本發明，該輔助機制係提供在一區域位準，且該記憶體之寬度或高度中任何變化係由該輔助機制自動地定址，而不需要重新設計或調整。因為該等基本功能係對電容進行以及電荷重新分佈的影響，這個想法幾乎沒有傳統上對於溫度及電壓變化之敏感性。再者，因為不需要額外的電壓產生器，以及不需要加入額外的金屬線到該記憶體裝置中，此解決方案不會造成額外的功率消耗，因此可提供特別有效率使用電力的實施。

在該記憶體裝置中複數個記憶胞可用多種方式配置。在一具體實施例中，該複數個記憶胞係配置成一陣列，其包含複數列及複數行，在該記憶體存取作業期間，由該複數列中一選擇列被致能來識別在該選擇行中定址的記憶胞。

在一具體實施例中，每一行可具有與其相關的一單一位元線。但是，在另一具體實施例中，對於每一行，該相關的至少一位元線包含一對位元線，且在該記憶體存取作業期間，關聯於一選擇行之該對位元線之間電壓的差分代表在該選擇行中定址的記憶胞之資料值。

本發明之輔助機制可用於多種記憶體存取作業。在一具體實施例中，該記憶體存取作業為一寫入作業，於該寫入作業期間，在關聯於該選擇行的該至少一位元線上的電壓被改變，以代表一新的資料值要儲存在該定址的記憶胞中，於改變該至少一位元線上的電壓之前，該控制電路對於至少該選擇行將該供應電壓線與該電壓源分離，使得在該供應電壓線上的電壓位準回應於在該相關至少一位元線上的電壓之後續變化而改變。因此，藉由在改變該至少一位元線上的電壓之前分離該供應電壓線，則後續發生在該位元線上的電壓變化，其由要寫入之資料值所指定，即造成在該供應電壓線上相同方向之電壓的變化，其因此藉由去穩定化該記憶胞來輔助該寫入作業。

特別是在一具體實施例中，關聯於該選擇行的至少一位元線被預充電到一第一電壓位準，且在該寫入作業期間，該新的資料值藉由自該第一電壓位準降低在至少一位元線上的電壓來指明，該至少一位元線與該相關的供應電壓線之間的電容造成該供應電壓降低到該定址的記憶胞，而降低了該定址記憶胞之穩定性。

在一對位元線關聯於每一行的具體實施例中，於該寫入作業期間，在該配對中的位元線之一上的電壓被降低，使得在該對位元線之間電壓的差分代表要儲存在該定址的記憶胞中的新資料值，此在該等位元線之一上電壓的降低藉由該交叉電容而造成在該供應電壓線上的壓降。

在一典型的記憶體裝置中，某些洩漏電流將會關聯於多種記憶胞，且洩漏電流基本上會增加溫度。由於這種洩漏電流，其有可能由於該交叉電容而在該供應電壓線上發生電壓變化，而其相關的位元線可補充成該洩漏電流的結果，使得整體的電壓變化大於預期。此有可能影響到在該選擇行中任何未定址之記憶胞之記憶維持功能。在一具體實施例中，為了減輕任何這種考量，該控制電路另包含提供給每一行的二極體電路，以耦合該電壓源到該相關的供應電壓線，該二極體電路係用於避免在該相關供應電壓線上的供應電壓下降低於一預定臨界值，藉此確保在該選擇行中任何未定址之記憶胞的記憶維持功能。因此，如果為了某些原因在該供應電壓線上的電壓下降超過預期，並到達一預定的臨界值，則該正向偏壓二極體電路將被啟動來拉升該電壓，藉以將其保持在該預定臨界值之上。

在一具體實施例中，在一供應電壓線上電壓位準回應於在該相關的至少一位元線上電壓的改變而改變的量係根據存在於該供應電壓線與相關的至少一位元線之電容以及該供應電壓線本身的電容。在一具體實施例中，這兩個不同電容中至少一電容可在該記憶體裝置的設計期間來調整，其係考慮到在該供應電壓線上該電壓位準之所需要的改變量。特別是，如果該供應電壓線本身的電容增加，例如藉由附加開放電晶體到該供應電壓線，則該電壓將可降低在該寫入作業期間將會降低的量。類似地，如果該供應電壓線與該相關的位元線之間的電容增加，則將會增加在該寫入作業期間在該供應電壓線上電壓的下降量。

在一具體實施例中，該記憶體裝置另包含一或多個成分，其選擇性地連接至每個供應電壓線，以允許該供應電壓線之電容於生產之後做調整，其係考慮到在該供應電壓線上電壓位準所需要的改變量。例如，以串聯連接的一電晶體與電容器可用於選擇性地連接該電容器到該供應電壓線，藉以在需要時增加其電容。

透過使用本發明的具體實施例可得到一些額外的好處。例如，考慮寫入作業，該位元線與相關的行供應電壓線之間的交叉電容將會加速在該位元線上的電壓下降，藉此增加寫入速率。另外，因為在一供應電壓線上電壓位準的改變量係關聯於該供應電壓線與相關的位元線之間的電容，以及該供應電壓線本身的電容，其已經發現到該電壓改變可對於多種不同記憶體設計保持相對固定。特別是，當該記憶體的高度增加時，此可增加該供應電壓線與相關位元線之長度，其增加了存在於該供應電壓線與相關位元線之間的電容。同時，該供應電壓線本身的電容隨著該供應電壓線的長度增加而增加，且這兩種效應彼此會抵消，藉以產生類似的電壓變化，而無關於該記憶體裝置的高度。

再者，在金屬高度及寬度中的製程變異亦會同等地影響兩種電容，因此對於該電壓變化具有少許或全無影響。例如，如果該行供應線之金屬寬度增加，此即增加該行供應線之電容，但亦降低該行供應線與該等位元線之間的距離，藉此增加該等位元線與該行供應線之間的電容。

另外，根據本發明之具體實施例，在寫入之前非常短時間內不會產生高電流，即由於當電荷的重新分佈不是很高時發生的電流，其係相較於當執行該寫入作業時所牽涉到正常的寫入放電電流。

再者，降低該行供應電壓與降低該位元線之間的相對時序可以最佳化，因為在該位元線上電壓的降低造成該行供應電壓的降低，並可避免任何這種存在於先前技藝技術中的時序問題。

此外，當降低該行供應電壓時不會造成DC電流，這種DC電流常見於許多電壓調節器中，例如用於參照第1圖之先前技藝在先前所討論者提供該額外電壓供應。

再者，本發明之具體實施例的技術亦將可延續到用於非常低的電壓，且此使得本技術亦可一般性地適用於多種其它輔助機制，以處理會發生在低電壓時的問題。

例如，在低操作電壓中，當於一寫入作業期間翻轉一記憶胞的狀態時，其可能在該記憶胞中的內部節點無法在新的所需要電壓位準處穩定下來，而此會造成在某些狀況下的寫入失敗。但是，根據本發明一具體實施例，本發明的技術可用於提供一位元翻轉輔助機制。

特別是，在一具體實施例中，該記憶體存取作業為一寫入作業，於該寫入作業期間，在關聯於該選擇行的該至少一位元線上的電壓被改變，以代表一新的資料值要儲存在該定址的記憶胞中，於改變該至少一位元線上的電壓之後，該控制電路對於至少該選擇行將該供應電壓線與該電壓源分離，使得在該供應電壓線上的電壓位準回應於在該相關至少一位元線上的電壓之後續變化而改變。藉由在該寫入作業結束前分離該供應電壓線與該電壓源，在該位元線上電壓的後續變化可以用於增加交叉該記憶胞之電位差異，藉以改善在該定址的記憶胞內新的資料值之穩定性，並因此輔助在該記憶胞內該位元翻轉程序的完成。

在一特定具體實施例中，於該寫入作業期間，該新的資料值係藉由降低在關聯於該選擇行的該至少一位元線上的電壓來指明，其在接近該寫入作業結束時，在該至少一位元線上的電壓會增加，而至少該選擇行的供應電壓線與該電壓源分離，該至少一位元線與該相關供應電壓線之間的電容造成到該定址的記憶胞之供應電壓的增加，藉此改善在該定址的記憶胞中新的資料數值的穩定性。在一特定具體實施例中，在該至少一位元線上增加該電壓的程序可實施成一標準預充電作業的一部份，其係發生在該寫入作業結束時，以恢復該等位元線到它們的預充電高電壓位準。

對於本發明之基本機制的彈性之另一範例中，此基本機制亦可用於一具體實施例中來提供一讀取輔助作業。特別是在一具體實施例中，於一讀取作業期間，在關聯於該選擇行的該至少一位元線上的電壓於一預充電階段期間被預充電到一第一電壓位準，然後在關聯於該選擇行的該至少一位元線上的該電壓根據儲存在該定址的記憶胞中的資料值由第一電壓位準改變，在該預充電階段期間，該控制電路分離至少該選擇行的供應電壓線與該電壓源，使得在該供應電壓線上的電壓位準回應於在該預充電階段期間在該相關的至少一位元線上電壓的改變而變化。

在一特定具體實施例中，第一電壓位準為VDD供電電壓位準，且該程序需要至少一位元線已經在該讀取作業開始之前被放電，藉以需要該位元線之預充電回到該VDD電壓位準。因此，在這些具體實施例中，在關聯於該選擇行的該至少一位元線上的電壓於該預充電階段期間增加，然後在該至少一位元線上的電壓根據儲存在該定址的記憶胞中的資料值由第一電壓位準降低，該至少一位元線與該相關的供應電壓線之間的電容造成於該預充電階段期間該供應電壓被增加到該定址的記憶胞，藉此增加該讀取作業之定址記憶胞的穩定。因為到該定址記憶胞的供應電壓於該預充電階段期間增加，此即增加該後續讀取作業之定址的記憶胞之穩定。因此可確保後續的讀取作業較不可能干擾該記憶胞之儲存的狀態。再者，因為該供應電壓位準增加，此即增加通過該記憶胞之讀取電流，因此造成一較快的讀取作業。

在一對位元線關聯於每一行的具體實施例中，在一具體實施例中該等位元線之一可在該關聯於該讀取作業之預充電作業之前被放電，使得當位元線後續被預充電時，此可增加在該供應電壓線上的供應電壓位準。但是如果需要，在該配對中的兩條位元線皆可被放電，如此在該預充電作業期間，兩者皆被預充電回到VDD，此造成進一步增加該供應電壓線上的電壓，藉此進一步改善在該作業的後續讀取階段中的穩定性並增加讀取電流。

這些具體實施例特別有用於在該記憶體裝置中使用低電壓時，因為在低電壓應用中，在讀取作業期間該等記憶胞之穩定性成為重要的問題。

在一些具體實施例中，其有可能這種供應電壓線之電壓增加造成該絕對電壓位準超過關於用於該記憶體裝置之成分的技術為安全的位準。為了減輕這種考慮，在一具體實施例中，該控制電路另包含二極體電路，其提供給每一行，以耦合該電壓源到該相關的供應電壓線，該二極體電路用於避免在該相關的供應電壓線上的供應電壓增加超過一預定的臨界值。特別是，可放置一反向偏壓二極體在該電壓源與該供應電壓線之間，以限制可施加到該供應電壓線上的電壓之增加。

對一第二態樣而言，本發明提供一種記憶體裝置，其包含：複數個記憶胞構件，其配置在至少一行中；至少一位元線構件，其關聯於該至少一行的每一行，於一記憶體存取作業期間，在關聯於一選擇行的該至少一位元線構件上的電壓變化代表在該選擇行上一定址的記憶胞構件之資料值；一供應電壓線構件，其關聯於該至少一行的每一行，該供應電壓線構件可連接至一電壓源構件，以提供一供應電壓到相關的行，對於每一行，在該相關的供應電壓線構件與該相關的至少一位元線構件之間存在有一電容值；及用於控制的控制構件，其對於每一行，連接該電壓源構件到該相關的供應電壓線構件，在該記憶體存取作業期間的一預定時段中，該控制構件分離該供應電壓線構件與來自該電壓源構件的至少該選擇行，使得在該供應電壓線構件上的電壓位準可回應於在該相關至少一位元線構件上電壓變化而改變。

對一第三態樣而言，本發明提供一種操作一記憶體裝置的方法，該記憶體裝置具有複數個記憶胞，其配置在至少一行中，及至少一位元線，其關聯於該至少一行的每一行，於一記憶體存取作業期間，在關聯於一選擇行的該至少一位元線上的電壓變化代表在該選擇行中一定址的記憶胞之資料值，該記憶體裝置另具有關聯於該至少一行的每一行之一供應電壓線，該供應電壓線可連接至一電壓源，以提供一供應電壓到該相關的行，對於每一行，在該相關的供應電壓線與該相關的至少一位元線之間存在一電容，該方法包含以下步驟：對每一行控制該電壓源連接到該相關供應電壓線；及在該記憶體存取作業期間一預定時段中，分離至少該選擇行的該供應電壓線與該電壓源，使得在該供應電壓線上的電壓位準回應於在該相關至少一位元線上電壓的變化而改變。

第2圖為一記憶體裝置之區塊圖。記憶體裝置10具有一記憶體陣列20，其包含複數個記憶胞，配置成列及行。每一列具有與其連接的一字元線(WL,“Word line”)，且每一行具有至少與其連接的至少一位元線(BL,“Bit line”)，連接至每一行之實際的位元線數目係根據該實施而定。在一範例實施中，該記憶體陣列包含SRAM記憶胞，且一對位元線連接至每一行的記憶胞。

當一記憶體存取請求由該記憶體裝置接收時，由該記憶體存取請求所指定的位址係在路徑60上導引到一列解碼器30及到一資料路徑存取單元40。列解碼器30係配置成解碼該位址，並在該等字元線之一之上驅動一控制信號，藉以選擇記憶體陣列20內該等列中之一列。類似地，資料路徑存取單元40係根據該位址來配置，以識別包含有要被存取之資料的該行或多數行，並啟動該等個別的位元線。

基本上每個記憶胞儲存一單一位元資料值，因此如果正被存取的資料為一多位元資料字元(如32位元、64位元等)，其將需要存取多個記憶胞。在一典型設計中，行多工器將對應於該資料字元的每一位元來提供，每一行多工器將連接至包含記憶胞之複數行的位元線，其中該資料字元的相關位元可被儲存。因此該記憶體陣列可視為由複數個區段形成，每一個用於每個行多工器。因此，藉由範例，一記憶體陣列可具有512字元線，多工器大小為4(代表4行連接至每一多工器)，及一資料字元大小32位元(代表有32行多工器，每一行多工器連接至該記憶體陣列的相對應區段)。這種記憶體因此可儲存2048的32位元的資料字元。

對於一讀取作業，該相關字元線可經由該列解碼器致能，該適當的位元線經由該行多工器被選擇而啟動，然後感應放大器電路用於觀察該等位元線之電壓上的變化，藉以對每個定址的記憶胞決定儲存在其中的位元值。特別是，考慮前述的SRAM範例，其中一對位元線連接至每個記憶胞，這些位元線初始時將被預充電到一供電電壓位準，且當該相關的記憶胞列經由在該相關字元線上的一驅動信號被選擇時，連接至一定址的記憶胞之對位元線之一將開始朝向一接地電壓位準來放電，其中的位元線係根據儲存在其中的位元值而成對地放電。對於每個定址的記憶胞(每個行多工器一定址的記憶胞)，在該配對中該等位元線之一的放電由該感應放大器電路感應，然後在路徑44上產生一輸出信號，代表儲存在該等定址記憶胞中的資料字元。然後該輸出信號在路徑54上經由該輸入/輸出介面50導引而做為該讀取資料傳回到該讀取存取請求之來源。

對於一寫入存取請求，列解碼器30以相同方式操作來選擇該相關列，其藉由發出一驅動信號在該相關的字元線，然後對於在資料路徑存取單元40中該記憶體陣列寫入驅動器電路之每個區段用於改變該相關位元線或多條位元線上的電壓，藉以使得保存在要被更新的定址記憶胞中的狀態可以反應正被寫入的資料字元。因此，該寫入資料在路徑52上導引到輸入/輸出介面50，並由該處在路徑42上到資料路徑存取單元40。然後該寫入資料可用於產生該寫入驅動器電路之適當的控制信號，使得相關位元線上的電壓被改變，以使得該定址的記憶胞之狀態被更新。因此，再次考慮到前述的SRAM範例，關聯於一特定定址的記憶胞之兩條位元線將初始時被預充電，並根據要寫入的資料，在該配對中的位元線之一將由該寫入驅動器電路放電，使得在該定址的記憶胞中的狀態被更新。

該記憶體裝置的記憶胞可採取多種型式。但是，藉由範例，第3圖所示為可用於一SRAM記憶體中一6T SRAM記憶胞的範例架構。如所示，該記憶胞包含兩個PMOS電晶體100、110，及兩個NMOS電晶體120、130。一節點140提供在PMOS電晶體100與NMOS電晶體120之間，且類似地，一節點150提供在PMOS電晶體110與NMOS電晶體130之間。位元線180經由一存取電晶體160連接至節點140，且類似地位元線190經由一存取電晶體170連接至節點150。

兩個不同狀態可儲存在第3圖所示的記憶胞內，一第一狀態為其中節點140係在一接地電位，而節點150係在一供電電位VDD，而第二狀態為一狀態中節點140係在供電電位VDD，而節點150係在該接地電位。

如前所述，在現今技術中，其更加困難來生產記憶體裝置，其中個別的記憶胞具有所需要的穩定度，以確保資料的可靠保存，然而亦具有所需要的寫入能力來確保新資料值可在一寫入作業所允許的時段內儲存在該等記憶胞中。對於一些記憶胞，該寫入能力問題不能夠被處理，即使藉由增加該寫入時間，因為對於這種記憶胞，儲存一新資料值所需要的狀態之內部翻轉即使沒有限制時間也無法發生。根據本發明之具體實施例，其好處在於採用既有的交叉電容，其已經存在於一標準記憶胞中，例如第3圖所示。於第4圖中示意說明的交叉電容，其顯示一在一記憶體裝置提供的特定金屬層300形成該記憶體裝置使用的相關位元線及供電電壓線特別是，第4圖所示為對於一特定行的記憶胞提供金屬層300的一部份。如所示，一對位元線330、340係提供並位在那些位元線之間為一供電電壓線335，其大致在該對位元線之間並與其平行。其亦提供有一對字元線著陸位置310、325，及一對接地電位著陸位置315、320，其可耦合至於該裝置之另一金屬層中所提供的字元線及接地電位線。基本上，該等字元線與接地線大致平行於位元線330、340及一覆蓋金屬層中供電電壓線335來配置。

如第4圖所示，一電容345存在於第一位元線330與供電電壓線335之間，且類似地，一電容350存在於供電電壓線335與另一位元線340之間。

根據本發明之具體實施例，在一記憶體存取作業期間一預定時段，供電電壓線335與供電電壓軌VDD分離，使得在位元線330、340之一或兩者上的電壓變化由於交叉電容345、350而造成在該供電電壓線上的電壓位準之改變，此電壓位準之變化可用於在多種記憶體存取作業中輔助正確的作業。如參照以下圖面之更為詳細的說明，相同的基本交叉電容機制可用於提供一寫入輔助機制，一寫入作業之後期階段的位元翻轉輔助機制，或是一讀取作業的讀取輔助機制。

在供電電壓線335上電壓位準回應於在相關位元線330、340上電壓之變化之改變量係根據存在於供電電壓線與相關的位元線之間的電容345、350，以及供電電壓線335本身的電容而定。特別是，如果交叉電容345、350增加，則在當一電壓在相關位元線330、340上改變時即增加發生在供電電壓線335上之電壓的變化。相反地，如果供電電壓線335之電容增加，此將降低在供電電壓線上的壓降。因此，其已經發現到該壓降可對多種不同的記憶體設計保持相對固定。特別是，其將可瞭解到當該記憶體裝置的高度增加時，位元線330、340及相關的供電電壓線335之長度皆增加。此將自然地增加交叉電容345、350，但亦增加供電電壓線335本身的電容，然後兩種效應即彼此抵消/追蹤。

其亦將可瞭解到發生在供電電壓線335上的實際壓降可在設計期間藉由改變供電電壓線335與相關的位元線之間的間隙來調整。如果該間隙降低，交叉電容345、350將會增加，藉此增加發生在供電電壓線335上的壓降。如果供電電壓線335之電容藉由加厚用於提供該供電電壓線之電線而增加或使其更長時，則此將會降低該壓降。供電電壓線335之電容亦可藉由耦合開放電晶體到該供電電壓線來增加，以增加該電容，或實際上該供電電壓線可經由一電晶體耦合至另一電容器，以允許額外的電容與該供電電壓線後生產連接或分離，藉此再進一步調整成在製造之後發生。

其將可瞭解到本發明之具體實施例的技術利用到該供電電壓線與該相關位元線之間的交叉電容可用於多種實施中，且不僅是供電電壓線與位元線配置成如第4圖所示的實施當中。例如，即使供電電壓線係在與該等位元線不同的金屬層中，其仍在它們之間會呈現出交叉電容，因此亦可使用相同的方法。類似地，如果該供電電壓線並不是配置成與該等位元線平行，其再次仍在該供電電壓線與該等位元線之間會有交叉電容，藉以允許利用本發明具體實施例之技術。但是，當該供電電壓線提供成平行於該等位元線時，其可實現前述之比例縮放的好處，確保橫跨多種不同設計之電壓下降量的穩定性。

第5圖所示為用於實施本發明具體實施例之寫入輔助機制的多種成分的一行記憶胞。如所示，每個供電電壓線335係位在一相關配對的位元線330、340之間，在其間存在有交叉電容345、350。寫入電晶體400、405係連接至每一位元線330、340，所以在該寫入作業期間，該等位元線之一(其將已經預充電到該供電電壓位準V_DD )可朝向接地來放電，以識別要被儲存在該定址的記憶胞之資料值。

形式為PMOS電晶體415的控制電路提供來選擇性地連接供電電壓線335到電力軌V_DD 420。基本上，一邏輯零將在切換線425上提供給PMOS電晶體415，所以供電電壓線335連接至該電源，因此在供電電壓線335上的電壓為V_DD 。但是，其將參照第6圖更為詳細地說明，當利用本發明具體實施例之寫入輔助機制時，一邏輯1的值在切換路徑425上提供來在位元線330、340之相關位元線上的電壓於該寫入作業期間被放電之前來關閉電晶體415，所以在當發生放電作業時，供電電壓線335與供電軌420分離。因此，位元線330、340之一的後續放電造成供電電壓線335上的電壓位準之降低，藉此降低該定址的記憶胞之穩定性降低(即其相關字元線被致能的該行中的記憶胞)，因此輔助完成該寫入作業。

如第5圖所示，一選擇性前向偏壓二極體410(在此例中由一PMOS電晶體實施，其閘極輸入耦合至供電電壓線330)可用於保證一最小電壓位準可於供電電壓線335上維持，藉以避免該供電電壓線上的電壓低於一預定臨界值之下。此可用於確保在一選擇行中任何未定址之記憶胞的記憶體保持功能。特別是，洩漏電流可使得供電電壓線335上的電壓位準下降到低於純粹由於交叉電容下降所預期的位準之下，且此可在當於高溫下作業，且洩漏電流增加時特別顯著。由電晶體410形成的一二極體基本上具有約200mV的臨界電壓，因此藉由範例，如果供電軌420為1V，此將確保在供電電壓線335上的電壓將不會下降低於0.8V。因此可確保該未定址之記憶胞的記憶體保持功能，亦可允許該電壓供應位準充份下降來輔助在該定址的記憶胞中的寫入作業。

第6圖所示為根據本發明一具體實施例中該寫入輔助機制的流程圖。如步驟500，其等待發生一寫入作業，且當一寫入作業要發生時，該程序進行到步驟505，其中由該寫入作業指定的位址被解碼來選擇該記憶體陣列內的一列及一行。如步驟510，供電電壓線335與選擇行的電壓源420分離，藉由在路徑425上驅動一邏輯1的值到相關PMOS電晶體415來關閉該電晶體。

然後如步驟515，該選擇行之位元線330、340之一上的電壓被降低，以識別要被寫入到該定址的記憶胞中的資料值。如前所述，此藉由在閘極輸入處驅動一邏輯1位準來開啟相關寫入電晶體400、405來完成。於此程序期間，相關位元線與供電電壓線之間的交叉電容345、350將造成在供電電壓線335上的電壓位準下降，藉此去穩定化該定址的記憶胞，並輔助該寫入作業。

如步驟520，其致能一選擇列的字元線。其將可瞭解到該字元線可在步驟505中已經解碼位址之後的任何時間被致能，因此至少可部份平行於步驟510或步驟515而發生。

如步驟525，其決定是否已經經過該寫入時間。基本上，一預定的寫入時間將關聯於該記憶體裝置，其將關於該記憶胞中最壞狀況條件之下的預期寫入時間來設定。一旦已經經過該寫入時間，該程序進行到步驟530，其中一邏輯零的值在切換路徑425上提供，以重新連接供電電壓線335到該選擇行的電壓源420，然後該程序結束於步驟535。

除了該供電電壓線之交叉電容，其具有該相關位元線輔助降低該定址的記憶胞之穩定性之外，該交叉電容亦加速該寫入作業本身，因為其加速在該相關位元線上之電位的降低。

第7圖所示為當採用本發明一具體實施例的寫入輔助機制時該記憶體裝置之相關部份的電氣行為之一連串圖形。第7圖之上方所示為該對位元線上的電壓，其該供電電壓線上相對應電壓中具有短位元線之小記憶體矩陣，例如每行有四個記憶胞，而第二圖所示為相同的信號，其用於具有長位元線之較大的記憶體矩陣，例如每行有128記憶胞。如最上方圖形所示，在該等位元線之一上的電壓565維持在V_DD 時，於該寫入作業期間，在另一位元線上的電壓即放電，如線550所示，然後在該寫入作業結束時充電回到V_DD (如線560所示)。在該寫入作業期間，該供電電壓線與V_DD 之解耦合造成該電壓下降到如線555所示的位準。

由比較第二圖形與第一圖形可看出，再次地一位元線下降，如線570、580所示，而另一位元線維持在V_DD ，如線585所示。在該供電電壓線上呈現的壓降類似於小型記憶體陣列，由線575可證明。

第7圖的最底下圖形所示為在路徑425上切換信號的值，以及在該定址的記憶胞之兩個內部節點140、150(參見第3圖)處之相對應電壓。該切換信號在步驟590中變為高，藉以解耦合供電電壓線335與該電源，然而其假設該寫入作業正在造成該定址的記憶胞內狀態的改變，因此在該等內部節點之一上的電壓即下降，如線585所示，而另一個上升，如線587所示。然而，對於朝向V_DD 上升的節點，其可看出所達到的位準於該供電電壓線與該電源解耦合期間並未到達V_DD ，其係由於在該供電電壓線上較低的電壓位準所致。僅在當該切換信號回到一邏輯零位準(參見線592)，且因此該供電電壓線被拉回到V_DD 時，該內部節點電壓亦可拉升到V_DD 。

該寫入致能信號到該寫入電晶體400、405中相關者，及用於致能該相關字元線之字元線觸發信號將亦被確立，並在同時解確立，如該切換信號，因此將跟隨線590、592，如第7圖所示。

本發明具體實施例之技術可用於提供一種低功率寫入輔助機制，本發明具體實施例之技術的用途並不僅限於寫入輔助機制，而亦可用於在記憶體存取作業期間的多種輔助機制中。特別是，本發明的技術可用於非常低的電壓，且此可使其用於對抗當使用低供應電壓時發生的問題。一旦這種問題為一位元翻轉問題，其中當寫入到一定址的記憶胞時，該內部節點在新的電壓位準處無法穩定化，或至少無法在一寫入作業時段內完成，其可能會造成一寫入失敗。根據本發明一具體實施例，如第8圖所示，第5圖的電路可用於提供一位元翻轉輔助機制朝向該寫入作業的結束。此技術可以使用，而無關於是否使用參照第6圖所述之基本寫入輔助機制。

如第8圖所示，如步驟600，其發生一寫入作業，該寫入作業在步驟605中執行。特別是，該位址被解碼，該選擇行之位元線之一被降低來識別要被寫入的資料，且該相關字元線對該選擇列來致能，藉以啟動該定址的記憶胞。第6圖的程序可用於實施第8圖的步驟605，或另外一標準寫入作業可在步驟605中使用。如果第6圖的程序可用於實施步驟605，則步驟525識別該寫入時間的經過將實際可識別該寫入時間之第一預定部份的經過，然後該供應電壓將在步驟530處重新連接，然後將執行第8圖之步驟610到630所識別之寫入作業的其餘部份。

在步驟610中，該供應電壓線與該選擇行的電壓源分離，然後在步驟615中，於該寫入作業的稍早部份期間已被降低之位元線上的電壓即增加回來朝向VDD。此可實施成在該寫入作業結束時所啟始的一標準預充電作業之一部份，以使得在該放電位元線上的電壓位準可回升到VDD。於此程序期間，該相關位元線與該供應電壓線之間的交叉電容345、350使得供電電壓線335上的電壓位準會增加，因此升高該供應電壓到該定址的記憶胞，藉此改善該記憶胞之穩定性，並輔助完成該記憶胞內的位元翻轉程序。

在步驟620中，其決定是否已經經過該寫入時間，且當已經過時，供電電壓線335在步驟625中重新連接到該選擇行的電壓源420，然後該程序結束於步驟630。

第9圖為當實施本發明具體實施例的位元翻轉輔助機制時該記憶體裝置之電氣行為的一連串圖形。線640、645顯示該定址的記憶胞之兩個內部節點之狀態的翻轉。線650顯示出在該寫入作業開始時該等位元線之一上電壓位準的下降，然後在該位元線上該電壓的增加於該寫入作業的稍後階段回升到V_DD 。在另一位元線上的電壓655在整個寫入作業期間維持固定。由在供電行335上電壓位準中的增加660可看出，供應電壓的增加會朝向該寫入作業結束時發生，其可輔助該位元翻轉作業。第9圖的最底下圖形所示為施加於該字元線的電壓655，以在該寫入作業期間致能該字元線。在該寫入作業的稍後部份中，在切換路徑425上的電壓於點670處增加，以關閉電晶體415，並自電源420解耦合供電電壓線335。在切換路徑425上的電壓然後回到一邏輯零位準，同時間在該字元線上的電壓在該寫入作業結束時降低到一邏輯零位準。

第10圖所示為未使用本發明具體實施例之位元翻轉輔助機制的狀況下之相同連串圖形。在第10圖所示的模擬中，使用與第9圖中相同的電路，但供電電壓線並不在與該電壓源分離的任何平台上。因此在此範例中，當未使用該機制時並無切換線致能信號670。如所示，供電電壓線335上並無朝向該寫入作業結束時有明顯的電壓增加，且該記憶胞之內部節點的電壓不會分別設置成邏輯一、邏輯零位準，如在該寫入作業結束時所需要。此必須與第9圖相反，其中在該記憶胞內的內部節點於該字元線被除能之後的1.0ns之內設置成所需要的邏輯一、邏輯零位準，此特別是在低電壓作業時會非常快。

在朝向該程序開始時該供電電壓線之電壓的略微下降，及朝向該程序結束時該供電電壓線之電壓的略微上升係由於交叉電容，但此效應大部份受到連接該供電電壓線到VDD之切換電晶體415所抑制。該效應無法完全抑制的原因係因為切換電晶體415並非理想，並具有一內部電阻(阻抗)，因此當PMOS電晶體抑制該效應時，其無法完全抑制它。

另一個在低操作電壓時會發生的問題為一SRAM記憶胞之穩定性可成為低，且時常為負時，即表明為一不穩定記憶胞。當該記憶胞成為不穩定時，其有可能該記憶胞的狀態在讀取時將被破壞，造成作業中的錯誤。但是，根據本發明一具體實施例，一讀取輔助機制可提供來改善該讀取作業期間該記憶胞的穩定性。藉由使用一讀取輔助機制所得到的另一個好處為該讀取電流可以增加，藉以改善該讀取作業之速率。因此會造成一更加穩固及快速的記憶體。

第11圖為根據本發明一具體實施例中一記憶體裝置的每一行內所提供來提供一讀取輔助機制的成分。與第5圖做比較，其將可瞭解到該電路基本上為相同，且已經使用相同的參考編號來參照到相同的元件。第11圖之唯一例外為其提供一選擇性的反向偏壓二極體450來作為一電壓保護二極體，其將在稍後更為詳細的討論。

第12圖所示為根據本發明一具體實施例中該讀取輔助機制的流程圖。於步驟700中發生一讀取作業時，關聯於該讀取作業之位址於步驟705中解碼，以選擇該記憶體陣列內的一列及一行。然後於步驟710中，該選擇行的該等位元線中至少一位元線上的電壓即朝向接地來降低。為此目的，寫入電晶體400、405之一可被開啟來朝向接地放電該相關位元線。然後在步驟715中，在路徑425上的切換信號被設定為高，以自電源420分離供電電壓線335。

然後在步驟720中，該位元線之電壓已經在步驟710中降低，即重新朝向VDD預充電。此時，該相關位元線及該供電電壓線之間的電容345、350即會增加在該供電電壓線上的電壓，因此增加該電壓供應到該定址的記憶胞，其將可輔助後續的讀取作業。

如步驟725，其致能該選擇列的字元線。如對於該寫入作業之先前討論，其將瞭解到該字元線可在步驟705之位址解碼之後任何適當時間點被致能，因此可至少平行於步驟710、715、720之一或所有步驟至少部份地發生。

在步驟730中，採用該正常的讀取作業，藉此在該對位元線之一上的壓降可由感應放大器電路偵測到，藉以識別儲存在該定址的記憶胞中的資料值。然後，在步驟735中，供電電壓線335重新連接到該選擇行的電壓源420，然後該程序結束於步驟740。

上述之作業可用於提供一種讀取輔助機制，其可用於當採用低操作電壓時(例如600mV)，其亦適合於記憶體裝置之相同設計，其能夠在正常操作電壓(如1V)之下操作。因此前向偏壓二極體410在該設計中可被保持，其與先前參照第5圖所討論為相同的理由。同時，為了保護前述讀取輔助機制被使用在當使用正常操作電壓時，因此可能造成供電電壓線335上的電壓增加到超過考慮到用於該記憶胞之技術下最大的安全電壓，一反向偏壓二極體450可放置在電源420與行供應線335之間，藉以限制電壓的增加。特別是，如果供電線335上的電壓藉由大於二極體450的臨界電壓而超過供電線420時，二極體450將會開啟，以降低供電電壓線335上的電壓回到在安全限制之內。

第13圖為當實施本發明具體實施例的讀取輔助機制時該記憶體裝置之電氣行為的一連串圖形。如最上方圖所示，於該讀取作業期間，在邏輯為一位準之內部節點上的電壓於該讀取作業期間被升高到750，而在該邏輯零位準節點上的電壓位準755被維持在該邏輯零位準上。於該讀取作業期間，該讀取電流快速地增加，如步驟760，並到達一位準765，其超過了預期無該讀取輔助特徵的位準(由線767所示)。此讀取電流的增加可增加該讀取作業之速率。

第13圖中第二圖形所示為在該等位元線之一上的電壓放電之後，在該位元線上的電壓於該讀取作業開始時增加，如線770所示，另一位元線已經維持在該邏輯一之位準處(如線775所示)。此在由路徑770所示的該位元線上電壓的增加即造成在供電行線335上電壓的增加(如線780所示)。

在下方圖中線785、787顯示在路徑425之上提供給電晶體415之切換信號的設定檔，而線790、792顯示用於致能該讀取作業之相關字元線的字元線觸發信號之設定檔。

由第13圖可知，其將瞭解到可觀察到一讀取電流，其高於其它狀況約30%。再者，在該行供應電壓線上的較高電壓造成一更為穩定的記憶胞。連同在該位元線上的較低電壓(其在該正常VDD位準)，此造成甚至更高的穩定性。其已經發現到此方式立即造成該記憶胞之穩定性的100%增加。

在極端的案例中，當該記憶胞的正常穩定性為特別妥協時，兩條位元線可在該讀取作業之前被放電，然後兩條位元線可在該讀取作業開始時預充電，藉此產生甚至更高加壓的行供應電壓。

第14圖所示為當未使用讀取輔助電路的狀況下之類似一連串圖形。在第14圖所示的模擬中，使用與第13圖中相同的電路，但該供電電壓線並不在與該電壓源分離的任何平台上。其使用與第13圖相同的參考編號來例示相同的信號。如所示，於該讀取作業期間可觀察到的電流顯然小於當使用本發明之具體實施例的讀取輔助機制。再者，在該行供應線上的電壓位準並無加壓。

該供電電壓線上的電壓朝向該程序的開始之略微上升係由於交叉電容，但此效應大部份由連接該供電電壓線到VDD之切換電晶體415所抑制。如先前參照第10圖所述，該效應無法完全抑制的原因係因為切換電晶體415並非理想，並具有一內部電阻(阻抗)，因此當PMOS電晶體抑制該效應時，其無法完全抑制它。

由以上本發明之具體實施例的說明，其將可看出藉由利用於記憶體存取作業之預定時段期間一供應電壓線與相關的位元線之間的交叉電容，此可造成一非常有彈性的輔助機制，其可用於多種實例中，以輔助完成記憶胞內記憶體存取作業，藉此由改善通過它們功能測試之記憶胞數目而改善良率。由於事實上本發明的技術利用電荷重新分佈，所提供的解決方案在功率上特別有效率。例如，考慮到該寫入輔助機制，於未具有該寫入輔助機制的一正常寫入作業期間不會造成額外的電力。實際上在某些狀況下，使用本發明之具體實施例的技術將可降低該電力消耗，因為該寫入作業將可更快地發生。

本發明之具體實施例的技術概略可應用到多種技術，以及用於多種不同種類的記憶胞。例如，本發明可無關於是否個別記憶胞使用大量互補式金氧半導體(CMOS,“Complementary Metal Oxide Semiconductor”)技術來建構或是另使用絕緣體上矽(SOI,“Silicon-On-Insulator”)技術來建構，其皆可使用。再者，本發明的具體實施例之技術不僅限於配置成如第3圖所示之六個電晶體記憶胞之記憶胞，但可應用到多種其它類型的記憶胞，如果在該供應電壓線與該記憶胞使用的一或多條位元線之間有交叉電容時。本發明亦可同樣應用到為單一埠裝置之記憶體裝置，或應用到提供獨立寫入及讀取路徑之多埠化裝置。

雖然在此處已說明本發明一特定具體實施例，其將可瞭解到本發明並不限於此，在本發明的範疇內可進行許多修正及增加。例如，以下附屬申請專利範圍之特徵的多種組合亦利用獨立項之特徵來進行，其皆不悖離本發明之範疇。

10．．．記憶體裝置

20．．．記憶體陣列

30．．．列解碼器

40．．．資料路徑存取單元

42．．．路徑

44．．．路徑

50．．．輸入/輸出介面

52．．．路徑

54．．．路徑

60．．．路徑

100．．．P型金氧半導體電晶體

110．．．P型金氧半導體電晶體

120．．．N型金氧半導體電晶體

130．．．N型金氧半導體電晶體

140．．．節點

150．．．節點

160．．．存取電晶體

170．．．存取電晶體

180．．．位元線

190．．．位元線

200．．．字元線

202．．．字元線

210．．．位元線

212．．．位元線

214．．．位元線

216．．．位元線

218．．．位元線

220．．．位元線

222．．．位元線

224．．．位元線

230．．．供應電壓線

232．．．供應電壓線

234．．．供應電壓線

236．．．供應電壓線

240．．．記憶胞

242．．．記憶胞

244．．．記憶胞

246．．．記憶胞

248．．．記憶胞

250．．．記憶胞

252．．．記憶胞

254．．．記憶胞

260．．．行多工器

262．．．多工器

264．．．多工器

266．．．多工器

268．．．多工器

270．．．感應放大器

275．．．路徑

280．．．路徑

300．．．金屬層

310．．．字元線著陸位置

315．．．接地電位著陸位置

320．．．接地電位著陸位置

325．．．字元線著陸位置

330．．．位元線

335．．．供電電壓線

340．．．位元線

345．．．電容

350．．．電容

400．．．寫入電晶體

405．．．寫入電晶體

410．．．選擇性前向偏壓二極體

415．．．PMOS電晶體

415．．．切換電晶體

420．．．電力軌VDD

420．．．供電軌

420．．．電壓源

420．．．供電線

425．．．路徑

450．．．反向偏壓二極體

550．．．線

555．．．線

560．．．線

565．．．電壓

570．．．線

575．．．線

580．．．線

585．．．線

587．．．線

590．．．線

592．．．線

640．．．線

645．．．線

650．．．線

655．．．電壓

660．．．增加

670．．．點

750．．．位準

755．．．電壓位準

765．．．位準

767．．．線

770．．．線

775．．．線

780．．．線

785．．．線

787．．．線

790．．．線

792．．．線

本發明僅藉由範例，將參照在附屬圖面中所例示之具體實施例來進一步說明，其中：

第1圖為說明根據先前技藝技術之寫入輔助機制的示意圖；

第2圖為可利用本發明之具體實施例的一記憶體裝置之區塊圖；

第3圖為說明可用於第2圖之記憶體陣列內一記憶胞的範例構造之圖表；

第4圖為說明根據本發明一具體實施例在該記憶體裝置之特定金屬層內提供的位元線與一相關供電電壓線之配線的示意圖；

第5圖示意性說明根據本發明一具體實施例，對於該記憶體裝置之一特定行之一寫入輔助機制的配置；

第6圖為說明根據本發明一具體實施例中該寫入輔助機制的作業之流程圖；

第7圖為說明當使用本發明一具體實施例的寫入輔助機制時該記憶體裝置之電氣行為的一連串圖形；

第8圖為說明根據本發明一具體實施例中一位元翻轉輔助機制的作業之流程圖；

第9圖為說明當使用第8圖之位元翻轉輔助機制時該記憶體裝置之電氣行為的一連串圖形；

第10圖為說明當未使用第8圖之位元翻轉輔助機制時該記憶體裝置之電氣行為的一連串圖形；

第11圖為說明根據本發明一具體實施例中該記憶體裝置之一特定行及一讀取輔助機制；

第12圖為說明根據本發明一具體實施例中該讀取輔助機制的作業之流程圖；

第13圖為說明當使用第12圖之讀取輔助機制時該記憶體裝置之電氣行為的一連串圖形；及

第14圖為說明當未使用第12圖之讀取輔助機制時該記憶體裝置之電氣行為的一連串圖形。