TWI463504B

TWI463504B - 記憶體裝置及操作此裝置之方法

Info

Publication number: TWI463504B
Application number: TW097142684A
Authority: TW
Inventors: Winkelhoff Nicolaas Klarinus Johannes Van; Sebastien Nicolas Ricavy; Christophe Denis Lucien Frey; Denis Rene Andre Dufourt; Vincent Philippe Schuppe
Original assignee: Advanced Risc Mach Ltd
Priority date: 2007-11-23
Filing date: 2008-11-05
Publication date: 2014-12-01
Also published as: US20090135663A1; JP2009129537A; JP5331460B2; US7613053B2; TW200929249A

Description

記憶體裝置及操作此裝置之方法

本發明係關於記憶體裝置及操作此記憶體裝置之方法，且更具體而言係關於當執行記憶體存取操作時可用於協助彼等記憶體存取操作之技術。

當前對於經建構較其先前裝置設計體積更小且功率消耗更少，同時保持高效能之記憶體裝置的需求正逐漸增加。可使組成各記憶體單元之單個電晶體的尺寸減小的新技術正在開發中。然而，隨著該等記憶體單元尺寸減小，介於單個記憶體單元之間的性能變化趋于增大，且此現象對操作的可預測性可造成不利影響。當嘗試高速運行該記憶體裝置以滿足效能要求時，單個記憶體單元之操作的此種變化可導致顯著的失效率。亦通常發生的是，期望針對該記憶體裝置使用較低電源電壓，以便減小功率消耗，但此可能更增大單個記憶體單元內失效操作的可能性。因此，在當前技術中，生產如下記憶體裝置變得愈加困難：其中單個記憶體單元具有必要的穩定性以確保有效保留資料(有時關於靜態雜訊容限(SNM)對穩定性進行量測)，同時亦具有必需的寫入能力(WM)以確保在寫入操作所容許的時段內將新資料值儲存在該等單元中。

面對該等問題，已開發出多種協助機制，當在彼等單元上執行寫入及讀取操作時，試圖在正確操作中輔助單個記憶體單元。舉例而言，K Zhang等人之論文「A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-Based Dynamic Power Supply」(Intel，出版於ISSCC 2005，26期)，闡述一種六電晶體SRAM單元(常稱為6T SRAM單元)，其在所有條件下均係穩定的，但需要寫輔助(WA)電路以改良當寫入時單個單元正確操作的可能性。此論文中所揭示之寫入輔助電路於第1圖中進行圖示說明，其基於以下思路：恰好在寫入操作之前對一定址記憶體單元降低供電電壓，較低的供電電壓降低了該記憶體單元的穩定性，且因此使其更易於寫入。

第1圖示出與一記憶體陣列之特定行多工器260相關聯而提供的記憶體單元240、242、244、246、248、250、252、254之陣列。各列由字線200、202進行定址，且各行具有由供電電壓線230、232、234、236提供的電源電壓。如在此項技術中所瞭解，該等行之每行亦具有一對與之相關聯的位元線210、212、214、216、218、220、222、224。自一提供給該記憶體裝置的位址，識別出該記憶體裝置中的列及行，其中定址記憶體單元係位於所識別的列與行相交處的記憶體單元。對於讀取操作而言，對與所選列相關聯之字線200、202進行選擇以賦能一列單元，且隨後行多工器260向感測放大器270輸出一與所選行相關聯之該對位元線上之電壓的指示，以允許感測放大器檢測儲存在定址記憶體單元中的值。對於寫入操作而言，以相同方式對字線進行賦能，且隨後將與所選行相關聯之該對位元線之一上的電壓釋放，以標識待儲存於該定址記憶體單元中的資料值。

如第1圖中所示，與各供電電壓線相關聯，提供多工器262、264、266、268，其可在位於路徑275上之主供電電壓與路徑280上所提供之特別產生的較低行供電電壓之間進行選擇。恰好在寫入操作之前，對與所選行相關聯之有關多工器262、264、266、268進行驅動，以便選擇路徑280上所接收之已降低的行供電電壓作為針對彼行的供電電壓線上的電壓輸出。因此，舉例而言，若待寫入至單元240，則多工器262將在路徑280上所接收之較低行供電電壓輸出至供電電壓線230。對於定址記憶體單元240，此將輔助執行寫入操作。位於所選行中的另一記憶體單元248並未啟動，此乃因其相關字線未被賦能，從而保留其保持之資料值。對於耦合至經賦能字線200之其他記憶體單元242、244、246而言，供電電壓線232、234、236保持於在路徑275上所提供之正常主供電電壓，否則其将變得不穩定。

藉由此方法，可產生更高收益，此乃因藉由在寫入操作期間使用減小的供電電壓可使記憶體單元通過必需的寫入能力要求，若不然則無法滿足寫入能力要求。然而，第1圖所揭示之具體實施例存在許多問題。首先，由於在高效能記憶體裝置中僅有很短的時間可用於執行寫入操作，故在寫入操作期間可用於降低供電電壓的時間極為有限。因此當減小供電線上之電壓時需要消散的電荷會導致產生大電流峰值。此外，記憶體對於所有輸出位元要求使用具有已降低的供電電壓之行，而此會相應地增大上文提及之電流峰值問題。

再者，第1圖之設計需要專用的電壓產生器以在路徑280上產生額外減小的行供電電壓，而此或者需要在該記憶體裝置的設計中進行安置，或者另外在外部提供，其中提供額外金屬線自該電壓產生器投送電壓供給。對於記憶體裝置高度或寬度的任何變化，在多個行供電電壓線上觀察到的電容均會發生變化，且此通常會要求對用於在路徑280上產生額外行供電電壓的電壓產生器進行重新設計或調整，以確保在定址記憶體單元上進行寫入前所容許的短時段內可使該行供電電壓線上的電壓迅速而充分地降低。此等電壓產生器亦易於受到溫度及電壓變化的影響，此情況可能需要添加校正電路。

除該等問題之外，在為小功率應用所設計之記憶體裝置中，額外電壓產生器之存在可導致顯著的功率消耗，此乃因在所有時間均必須保持額外的電壓供給，以確保供電電壓在任何寫入操作前均可用。

在H Pilo等人之論文「An SRAM Design in 65-nm Technology Node Featuring Read and Write-Assist Circuits to Expand Operating Voltage」(IEEE固態電路雜誌，42卷，第4期，2007年4月)及H Pilo等人之論文「An SRAM Design in 65nm and 45nm Technology Nodes Featuring Read and Write-assist Circuits to Expand Operating Voltage」(2006 VLSI電路論文集，技術文件摘要)中，闡述了一種寫入輔助特徵，其亦使用了額外行電源電壓(在該等論文中稱為VWR)，該行供電電壓與包含待進行寫入之定址記憶體單元的行耦接。根據該論文中所闡述之技術，提供專用板載電壓產生器用於自_VDD 供電電壓全面生成VWR電壓。此板載電壓產生器利用推挽式電晶體台來產生VWR電壓位準。該推挽式電晶體台亦採用了帶隙參考電路。此方法之缺點在於，由所用帶隙產生器電路產生顯著的DC電流，且在每個寫入循環為具有不同電壓的行供電線充電及放電之過程中損失了電能。因此，此方法在許多記憶體裝置中往往不可接受，例如彼等為低功率應用設計之記憶體裝置。此外，帶隙產生器及推挽式電晶體台會消耗記憶體裝置中的寶貴空間。

S Ohbayashi等人之論文「A 65-nm SoC Embedded 6T-SRAM Designed for Manufacturability with Read and Write Operation Stabilizing Circuits」(固態電路之IEEE雜誌，第42卷，第4期，2007年4月)闡述了一種電容寫入輔助電路，其中將額外金屬線(在該論文中稱為downvdd線)形成於第四金屬層中，並預設為接地電位。在寫入操作期間，該downvdd線與位於第二金屬層中的相關行供電電壓線連接，以在所連接之行供電電壓線與downvdd線之間引發電荷再分配，導致行供電電壓線上的電壓降落。雖然此方法可極其迅速地減小行供電電壓線上的電壓，但其要求在記憶體電路中提供額外金屬線，連同為將該線預充電至接地位準而使用與該額外線相關聯之預充電電路，可引起與此等預充電電路相關聯之電能損失。提供此額外線往往會增加成本，且難於整合於高密度記憶體設計中。此外，與為該額外線所提供之預充電電路相關聯的功率消耗增加可能在某此記憶體裝置(例如為低功率應用而設計之彼等裝置)中不可接受。

M Yabuuchi等人之論文「A 45nm Low-Standby-Power Embedded SRAM with Improved Immuhity Against Process and Temperature Variations」(發表於ISSCC 2007，第18期)，闡述一類似的寫入輔助電路，其在寫入操作期間使用額外線來與所選行供電電壓線共用電荷。

R Hobson之論文「A New Single-Ended SRAM Cell with Write-Assist」(超大型積體電路(VLSI)系統IEEE會刊，15卷，第2期，2007年2月)，闡述一具有寫入輔助結構之6T SRAM單元。其建議在6T SRAM結構上實施單端I/O(SEIO)位元線變化，其中讀取及寫入經共同SEIO位元線發生，並用浮動接地線來替代慣常第二位元線。在寫入操作期間，浮動接地線選擇性地連接至記憶體單元之內部節點之一，以改良一次寫入效能。此方法之缺點在於，其涉及對標準SRAM記憶體單元的顯著改變，導致可能難以實現的不規則佈局，並且由於使用單獨位元線而會導致讀取操作緩慢。

因此，理想的是，提供一種於記憶體裝置中使用之經改良形式的輔助機構，其相較已知先前技術更簡單，且消耗更少電能。

自第一態樣來看，本發明提供一種記憶體裝置，其包括：複數個排列於至少一行中之記憶體單元，在寫入操作期間，將資料值寫入位於自該至少一行之所選行內的定址記憶體單元；與該至少一行之每行相關聯之供電電壓線，該供電電壓線可連接至第一電壓源，以便以第一電壓位準向該相關行提供供電電壓；連接至具有第二電壓位準之第二電壓源的臨限電路，該臨限電路具有一臨限電壓；及控制電路，對寫入操作進行回應，針對該寫入操作之預定時段將所選行之供電電壓線與第一電壓源斷開，且在該預定時段內將臨限電路連接至所選行之該供電電壓線，如此至定址記憶體單元之供電電壓轉變為由臨限電路之臨限電壓所判定的中間電壓位準。

根據本發明，在記憶體裝置中提供臨限電路，其針對該寫入操作之預定時段經由控制電路連接至所選行之供電電壓線。在該時間段內，控制電路亦確保所選行之供電電壓線與第一電壓源斷開，該等兩步驟之組合可使至定址記憶體單元之供電電壓轉變至由臨限電路之臨限電壓所判定的中間電壓位準。

已經發現，此技術可提供一快速且高效的機制，用於將至定址記憶體單元之供電電壓自第一電壓位準減小到中間電壓位準，因此可使定址記憶體單元不穩定並輔助寫入操作。已經發現，臨限電路可極快速地釋放掉所選行上保留之電荷，因此可快速地將電壓位準減小至中間電壓位準。此外，該技術可在局部層次上實施，例如在每一所選行內實施。

當與較早討論之需要提供額外行供電電壓以及產生該額外行供電電壓的相關電壓產生器電路之先前技術相比較時，本發明之技術消耗電能顯著減少，且更簡單易行。當與較早提及之在寫入操作期間提供與所選行供電電壓線共用電荷之額外金屬線的技術相比較時，本發明之方法因不再需要準備此等額外金屬線而通常成本更低且更簡便，並且因不再需要為彼等額外金屬線提供預充電電路而具有更高能效。此外，本發明之技術可與標準SRAM記憶體單元一同使用，藉此避免在較早提及之論文「A New Single-Ended SRAM Cell with Write-Assist」中闡述的與該記憶體單元之不規則佈局及緩慢讀取操作有關的缺點。

端視如何實施寫入操作，供電電壓線與第一電壓源斷開連接之該寫入操作之預定時段可為整個寫入操作時段，或為執行該寫入操作所花費時間之某些特定部分。

端視如何安排多個記憶體單元以便操作，包括諸如是否將記憶體裝置中之位元線預充電至高電壓位準或者預充電至低電壓位準等因素，受控制電路所控制之供電電壓線可為連接至電源電壓源的電源電壓線，或連接至接地電壓源的接地供電電壓線。然而，在通常記憶體裝置中，記憶體單元操作之方式應使受控制電路控制的供電電壓線為電源電壓線。因此，在此等具體實施例中，第一電壓位準係電源電壓位準，且該第二電壓位準係地線供電電壓位準。

該記憶體裝置中之複數個記憶體單元可以多種方式進行排列。在一具體實施例中，該等複數個記憶體單元呈包含複數個列及複數個行之記憶體陣列形式排列，在寫入操作期間，對一選自該複數個列之列進行賦能以識別該所選行中之定址記憶體單元。

臨限電路可採用多種形式，前提條件為，其具有一臨限電壓，在控制電路將臨限電路連接至所選行之供電電壓線時，足以將中間電壓位準建立為至定址記憶體單元之供電電壓。可易於使自身具有此功能性之電路係二極體電路。正向偏壓二極體電路將提供所需臨限電壓，且因此當藉由控制電路連接至供電電壓線時，可易於達成期望的功能性。特定言之，二極體電路將快速釋放供電電壓線上的所有電荷達第二電壓位準(通常係地線位準)，此過程持續至該二極體電路之電位差達到臨限電壓，於此處，至定址記憶體單元之供電電壓將已轉變至中間電壓位準。

儘管可使用多種類型之二極體電路，但在一具體實施例中，該二極體電路包含一靜電放電(ESD)二極體電路。已經發現，ESD二極體電路尤其適用於本發明之具體實施例，此乃因此電路可極快速地釋放供電電壓線上之電壓，且因此在記憶體單元之寫入發生前，可易於在對於減小供電電壓線上之電壓所容許之相對較小時段內提供必需的功能性。

在一具體實施例中，可對該二極體就其臨限電壓及/或其阻抗進行調整，以便(例如)得到一高於該臨限電壓的極低阻抗之轉變曲線。該二極體臨限電壓或二極體輸入阻抗可在技術研發時進行調整。另外，或可選擇地，臨限電壓可利用諸如反向偏壓等技術在設計時間之後進行調整。

臨限電路(無論作為二極體電路提供或以其他方式提供)可以多種方式進行排列。在一具體實施例中，二極體電路針對每行而言可係重複的。然而，在一替代具體實施例中，記憶體陣列包含複數個部分，每一部分具有該等複數行及一與該等複數個行相連接的相關行多工器，臨限電路對於每個部分而言係重複的但在每部分中於該等複數行之間係共用的。此可提供較針對該等行之每行複寫二極體電路更有效的解決辦法，此乃因其容許提供較大的臨限電路，藉此通常可減小該電路之電阻，且因此可使更高電流藉由該臨限電路。藉由使較高電流藉由該臨限電路，此可提高可將供電電壓線上之電壓釋放至中間電壓位準的速度。在此期間所引導的高強度電流被分散，此乃因臨限電路在每部分中於複數行之間共用。

在另一具體實施例中，臨限電路可於複數部分之間共用，而非針對每部分設有單獨臨限電路。此可在某些情況下簡化製造過程。更擴展吸收電流對於電遷移及自身加熱而言應更佳。

在一典型記憶體裝置中，某一洩漏電流應與多種記憶體單元相關聯，且由於臨限電壓之變化洩漏電流通常隨溫度增加。由於此洩漏電流，可能發生的情況為，在寫入操作期間經過臨限電路之操作供電電壓線上發生的電壓變化可因該洩漏電流而得到補充，如此則整體電壓變化大於預期變化。此可能潛在地影響所選行內任何非定址記憶體單元之記憶保持功能。在一具體實施例中，為了減輕任何此等問題，控制電路更包含為每一行提供之保護二極體電路，以便將第一電壓源耦接至相關供電電壓線，保護二極體電路作用以避免相關供電電壓線上的供電電壓在該寫入操作之預定時段內降至低於預定保護電壓位準，藉此保證所選行內任何非定址記憶體單元之記憶保持功能。因此，若因某些原因供電電壓線上之電壓降低超過預期且達到預定保護電壓位準，則正向偏壓保護二極體電路將會啟動以便拉升該電壓，從而使其保持高於預定保護電壓位準。

寫入操作可以多種方式執行。然而，在一具體實施例中，記憶體裝置更包含至少一與該至少一行相關聯之位元線，在寫入操作期間與所選行相關聯之至少一位元線上之電壓變化指示待儲存於定址記憶體單元中的資料值。

在一具體實施例中，與所選行相關聯之至少一位元線經預充電至第一電壓位準，且在寫入操作期間該資料值藉由自第一電壓位準降低電壓而進行指示。

在一具體實施例中，每一行均可具有一與之相關聯之單獨位元線。然而，在一替代具體實施例中，對於每一行而言該相關聯之至少一位元線包括一對位元線，與所選行相聯之該對位元線中的兩位元線均經預充電至該第一電壓位準。在寫入操作期間，該對位元線之一上的電壓降低，如此介於該對位元線之間的電壓差指示待儲存於該定址記憶體單元中的資料值。

自第二態樣來看，本發明提供一種記憶體裝置，其包括：複數個排列於至少一行中的記憶體單元構件，在寫入操作期間，將資料值寫入位於自至少一行所選行內之定址記憶體單元構件；與至少一行之每行相關聯之供電電壓線構件，該供電電壓線構件可連接至第一電壓源構件，用於以第一電壓位準向相關行提供供電電壓；連接至具有第二電壓位準之第二電壓源構件的臨限構件，該臨限構件具有一臨限電壓；及控制構件，對寫入操作進行回應，用於針對該寫入操作之預定時段將所選行之供電電壓線構件與第一電壓源構件斷開，並在該預定時段內用於將臨限構件連接至所選行之該供電電壓線構件，如此至定址記憶體單元構件之供電電壓轉變為由臨限構件之臨限電壓所判定的中間電壓位準。

自第三態樣來看，本發明提供一種操作記憶體裝置之方法，該記憶體裝置具有複數個排列於至少一行中的記憶體單元，在寫入操作期間，將一資料值寫入位於自該至少一行所選行中的定址記憶體單元，該記憶體裝置更具有一與該至少一行之每行相關聯之供電電壓線，該供電電壓線可連接至第一電壓源，以便以第一電壓位準向該相關行提供供電電壓；該方法包括以下步驟：對寫入操作進行響應，針對該寫入操作之預定時段將該所選行之供電電壓線與第一電壓源斷開；及在該預定時段內，將所選行之供電電壓線連接至臨限電路，臨限電路具有一臨限電壓且連接至具有第二電壓位準之第二電壓源；藉此在該預定時段內，至定址記憶體單元之供電電壓轉變至由臨限電路之臨限電壓判定的中間電壓位準。

第2圖為一記憶體裝置之方塊圖。記憶體裝置10具有一由複數個按列及行排列之記憶體單元組成的記憶體陣列20。每一列具有一與之相連接的字線(WL)，且每一行具有至少一與之相連接的位元線(BL)，與每一行相連接之位元線之確切數目隨具體實施例而定。在一實例具體實施例中，由SRAM單元組成之記憶體陣列及一對位元線與每一單元行相連接。

當記憶體裝置接收到記憶體存取請求時，由該記憶體存取請求指定之位址經由路徑60投送至列解碼器30及資料路徑存取裝置40。列解碼器30經排列以對該位址進行解碼，且取決於該已解碼位址經過該等字線中之一條驅動一控制訊號，以便在記憶體陣列20中選擇該等列中之一列。同樣，資料路徑存取裝置40按照該位址經排列以識別待存取資料之一行或多行，且啟動各自位元線。

通常各記憶體單元儲存單位元資料值，且相應地，若被存取資料為多位元資料字(例如32位元、64位元等)，則需要存取多記憶體單元。在一典型設計中，與該資料字之每位元相對應提供行多工器，每個行多工器連接至複數行之位元線，該等行包含其中可儲存資料字之相關位元的記憶體單元。因此，可認為記憶體陣列由複數個部分形成，針對每個行多工器為一部分。因此，舉例而言，記憶體陣列可具有512個字線、一為4之多工器大小(意指有4行與每個多工器相連接)及一為32位元之資料字大小(意指有32個行多工器，每個行多工器與記憶體陣列之相應部分相連接)。因此，此記憶體可儲存2048個32位元資料字。

對於讀取操作，經由列解碼器對相關字線進行賦能，藉由經由行多工器進行選擇來啟動適宜位元線，且隨後利用感測放大器電路來觀察該等位元線之電壓變化，以便確定每個定址記憶體單元存於其中之位元值。具體言之，考量較早提到的SRAM實例，其中將一對位元線與每一記憶體單元相連接，起初將該等位元線預充電至電源電壓位準，且當經由位於該相關字線上之驅動訊號選擇相關單元列時，與一定址記憶體單元相連接之該對位元線之一開始放電至接地電壓位準，該對位元線中哪條進行放電取決於其中儲存之位元值。對於每個定址記憶體單元(每個行多工器有一個定址記憶體單元)，該對位元線之一之放電由感測放大器電路感知，其隨後產生一輸出訊號經由路徑44指示該定址記憶體單元中儲存之資料字。隨後，經由輸入/輸出介面50經路徑54投送該輸出訊號，以便作為讀取資料返回給該讀取存取請求之來源。

對於寫入存取請求，該列解碼器30以相同方式操作，以便藉由在相關字線上發出一驅動訊號來選取相關列，且隨後針對該記憶體陣列之每一部分利用資料路徑存取裝置40中之寫入驅動電路，來改變相關位元線上的電壓，以引起定址記憶體單元中所保持的狀態更新，以便反映被寫入的資料字。因此，寫入資料經過路徑52投送至輸入/輸出介面50且自此處經過路徑42投送至資料路徑存取裝置40。然後，利用寫入資料生成針對寫入驅動電路之適宜控制訊號，以引起相關位元線上之電壓發生變化，以便引起定址記憶體單元之狀態更新。因此，再次考量早先提及之SRAM實例，起初對與一特定定址記憶體單元相關聯之兩位元線均進行預充電，且根據待寫入資料，藉由寫入驅動電路對該對位元線之一進行放電，以便引起定址記憶體單元中的狀態更新。

該記憶體裝置中之記憶體單元可採取多種形式。然而，舉例而言，第3圖為說明可在SRAM記憶體中使用之6T SRAM記憶體單元之實例構造的圖表。如所示，該記憶體單元由兩個PMOS電晶體100與110及兩個NMOS電晶體120與130組成。在PMOS電晶體100與NMOS電晶體120之間提供節點140，且同樣在PMOS電晶體110與NMOS電晶體130之間提供節點150。位元線180經由存取電晶體160連接至節點140，且同樣位元線190經由存取電晶體170連接至節點150。

在第3圖中所示記憶體單元中可儲存兩不同狀態，第一狀態係節點140處於接地電位，且節點150處於供電電位V_DD ，而第二狀態係節點140處於供電電位V_DD 且節點150處於接地電位之狀態。

如先前所提及，在現代技術中，製造滿足如下要求之記憶體單元變得越來越困難：單個記憶體單元具有必需的穩定性以確保可靠地保存資料，同時亦具有必需的寫入能力以確保可在寫入操作容許之時段內將新資料值儲存在該等單元中。對於某些單元，即使藉由增加寫入時間亦無法解決寫入能力問題，此乃因對於該等單元而言儲存新資料值所必需的狀態之內部翻轉即使在無限時間內亦可能永不會發生。

根據本發明之具體實施例，在寫入操作期間利用二極體電路(由二極體340在第4圖中示意性地加以說明)，將電源電壓線300上之電壓釋放至低於通常供電電壓位準320的中間電壓位準。作為定址記憶體單元之供電電壓之此次降落的結果，該定址記憶體單元之穩定性減小，藉此輔助寫入操作。

更詳細地考量第4圖，第4圖說明用於執行本發明之具體實施例之寫入輔助機制的一行記憶體單元之不同組件。如第4圖中所示，每條電源電壓線300具有一電容，在第4圖中藉由存在於電源電壓線300與地面之間的電容310示意性地進行說明。為降低供電電壓線上之電壓，必須對此電容進行放電，且根據本發明之一具體實施例，此係藉由選擇性地針對該寫入操作之至少一預定部分將二極體340連接至電源電壓線300而達成。由於二極體340經正向偏壓，其隨後將快速地之電源電壓線300進行向地放電，此過程持續至達到二極體340之臨限電壓，於該處節點335將處於中間電壓位準，此中間電壓位準隨後形成至與電源電壓線300相連接之定址記憶體單元之供電電壓。

提供呈PMOS電晶體325及330形式之控制電路以選擇性地控制電源電壓線300與電力軌V_DD 320或與二極體電路340之連接。通常，將經過開關線327向PMOS電晶體325提供一邏輯零值，因此電源電壓線300與電源相連接，且因此電源電壓線300上之電壓為V_DD 。由於經過路徑332向該控制電路之另一PMOS電晶體330提供的訊號為路徑327上訊號之相反訊號，隨後將會觀察到通常將向PMOS電晶體330提供一邏輯1值，藉此斷開二極體電路340與電源電壓線300之連接。

然而，參照第5圖更詳細地加以討論，當採用本發明之具體實施例之寫入輔助機制時，經由開關路徑327提供邏輯1值以關閉電晶體325，藉此斷開電源電壓線300與電源320之連接。同時，打開電晶體330以便將電源電壓線300與二極體340連接。作為該等步驟之結果，電源電壓線300上的電壓經由二極體340快速釋放直至在節點335處達到中間電壓位準。此電壓減小降低了定址記憶體單元之穩定性，因此可輔助完成寫入操作。

如第4圖中所示，可利用一可選正向偏壓二極體315(在此情況下，由其閘輸入與電源電壓線300耦接之PMOS電晶體完成)來保證在電源電壓線300上保持最小電壓位準，藉此避免電源電壓線上的電壓降落至預定保護電壓位準以下。此可用於保證在一經選定行內任一非定址記憶體單元之記憶保持功能。具體而言，洩漏電流可能引起電源電壓線300上之電壓位準完全由於使用二極體電路而降至低於預期之位準，且尤其當在高溫下操作時於洩漏電流增大處此情況更加顯著。由電晶體315形成之二極體通常應具有約200mV之臨限電壓，且因此，舉例而言，若供電軌道320為1伏，此應可確保若電源電壓線300上之電壓到達約0.8伏，則該正向偏壓二極體將開始作用以拉升電壓。藉由二極體340之作用可將供電電壓線上之電壓拉至低於此電壓，但將保持一足以確保非定址記憶體單元之記憶保持功能之電壓位準，同時容許電壓供給位準充分降落以輔助定址記憶體單元中的寫入操作。

第5圖為說明根據本發明之一具體實施例之寫入輔助機制的流程圖。在步驟400中，等待寫入操作發生，且當寫入操作待發生時，該過程前進至步驟405，在該處對寫入操作指定之位址進行解碼以選擇記憶體陣列中之行及列。在步驟410中，藉由經過路徑327驅動邏輯1值至相關PMOS電晶體325以關閉該電晶體，針對所選行將電源電壓線300與電壓源320斷開。同時，經過路徑332驅動邏輯零值至PMOS電晶體330以開啟電晶體，且因此藉由二極體電路340將電源電壓線300連接至地線。如前文所討論，此方法可減小至定址記憶體單元之供電電壓，藉此使該記憶體單元不穩定。

在步驟415中，降低針對所選行之該等位元線之一上的電壓以識別在定址記憶體單元中待寫入之資料值，並在步驟420中對所選列之字線進行賦能。應瞭解，儘管步驟415與420係依序示出，但該等步驟可至少部分並行實施。實際上，該等步驟均亦可與步驟410至少部分並行實施。

在步驟425中，應確定是否寫入時間已經過去。通常，將預定寫入時間與該記憶體裝置相關聯，其將在考量在該記憶體單元中最壞情況下之預期寫入時間後而進行設定。當寫入時間已經過去，該過程立即進入步驟430，其中經過開關路徑327提供邏輯零值以針對所選行將電源電壓線300連接至電壓源320。另外，經過開關路徑332提供邏輯零值以關閉電晶體330，從而將電源電壓線300與二極體340斷開。因此，電源電壓線300上之電壓將回充上升至正常操作供電電壓V_DD 。隨後，該過程在步驟435處結束。

第6圖為一系列說明當採用本發明之具體實施例之寫入輔助機制時，記憶體裝置之相關部件的電特性的圖表。第6圖之頂部圖顯示對於具有短位元線之小記憶體矩陣(例如每行四個記憶體單元)，針對所選行之該對位元線上之電壓、供電電壓線上之相應電壓及二極體節點335處之相關電壓。相比之下，第二圖顯示對於具有長位元線之較大記憶體矩陣(例如每行128個記憶體單元)之相同訊號。如頂部圖中所示，雖然該等位元線之一上的電壓500保持於V_DD ，但在寫入操作期間另一位元線上的電壓(如由線505所示)釋放至邏輯零位準507，且隨後在寫入操作結束時回充上升至V_DD (如由線510所示)。在寫入操作期間，該電源電壓線300藉由二極體電路340與地線之連接可引起供電電壓線上之電壓降落(如線515所示)，直至其達到由線517所指示之位準。在同一時段內，起初位於由線525所示位準之二極體節點335處之電壓增大直至其亦達到點517，此時電源電壓線300上之電壓與二極體節點335處之電壓相同，即位於早先提及之中間電壓位準。在寫入操作結束時，當將電源電壓線連接至V_DD 時，電源電壓線上之電壓增大，如線520所示返回上升至V_DD 電壓位準，同時二極體節點335處之電壓如線530所示開始減小。

如藉由比較第二圖表與第一圖表可看出，如線555、557、560所示一位元線再次降落，同時另一位元線如線550所示保持於V_DD 。以與早先所討論相類似之方式參照第一圖表，電源電壓線300之電壓沿路徑565、567、570延伸，同時二極體節點335處之電壓沿線575、567、580延伸。由於對於較大記憶體矩陣而言電源電壓線300應具有較大電容，故對於二極體電路340而言，釋放電源電壓線上之電壓會花費稍長的時間，但在寫入操作之早期部分期間仍存在顯著電壓位準降落。因此，在兩種情況下，定址記憶體單元之穩定性減小情況均相同，從而對於大的及小的記憶體陣列而言此均可使待寫入至之單元之內部節點之電壓位準迅速翻轉。

第6圖中底部圖顯示經過路徑327之開關訊號之值及在定址記憶體單元之兩內部節點140、150(參見圖3)處的相應電壓。開關訊號在步驟590處升高，以使電源電壓線300與電源320解耦合。此時，該訊號之反轉亦會導致電晶體330開啟，且因此將二極體340連接至電源電壓線300，藉此開始電壓降低操作。伴隨此步驟，認為寫入操作正在引起定址記憶體單元中之狀態變化，結果如線582所示該等內部節點之一上的電壓降落，同時如線584所示另一節點電壓升高。如圖所示，該等內部節點之此電壓位準翻轉早期發生於電壓降低操作中。

然而，對於向V_DD 升高之內部節點而言，可以看出，所達位準在電源電壓線與電源解耦合之時段內不會達到V_DD ，此可歸因於電源電壓線上之低電壓位準。僅當開關訊號返回至邏輯零位準(參見線592)，且因此將電源電壓線拉起返回到V_DD 時，內部節點電壓方亦拉起至V_DD ，如線586所示。

在寫入操作期間至用於對適宜位元線進行放電之相關寫入電晶體之一的寫入賦能訊號，及用於賦能相關字線之字線觸發器訊號，亦應與開關訊號同時進行斷言及取消斷言，並因此將如第6圖所示沿線590、592延伸。

第7圖示意性地說明記憶體陣列600，且具體顯示記憶體陣列600中可提供之多個部分605、610、615、620。每一部分通常應包括包含其中可儲存資料字相關位元之記憶體單元的複數行，且單獨行多工器607、612、617、622應分別與每一部分605、610、615、620相關聯。舉例而言，若記憶陣列中儲存32位資料字，則記憶體陣列600可包含32個部分，其中每部分儲存每一資料字之位元之一。

如第4圖中示意性地顯示，本發明之具體實施例中所用二極體電路340可針對該記憶體陣列中之每行分別提供，且因此可在該記憶體陣列之每部分中多次提供，即，在該記憶體陣列之每部分中與每行相關聯。然而，在一替代具體實施例中，如第8圖中示意性地顯示，二極體電路695係記憶體陣列之特定部分中之所有行進行共用。因此，如圖所示，若每部分具有例如四行650、660、670、680，則彼等行之每行均可選擇性地經由相關控制電晶體655、665、675、685連接至共用二極體電路695。電晶體655、665、675、685之每一者均與第4圖中所示電晶體330相對應，且在此具體實施例中，可藉由相關部分之行多工器中之行選擇電晶體(在第8圖中藉由虛線框690示意性地說明)進行實施。

此方法可提供較針對該等行之每行複寫該二極體電路更有效的解決辦法，此乃因其容許提供較大二極體，藉此通常可減小二極體之電阻，且因此可使更高電流藉由二極體。藉由賦能較高電流，此可提高可將所連接供電電壓線上之電壓釋放至中間電壓位準的速度。具體而言，對於任一特定寫入操作而言將會觀察到，行選擇電晶體655、665、675、685中僅有一個被開啟，且因此所連接供電線之一上的電壓將經由二極體電路695之整體耦接至地線，藉此可使該供電電壓線上之電壓快速釋放至中間電壓位準。

作為一替代具體實施例，二極體電路可跨越整個記憶體陣列進行共用，如第9圖中示意性地顯示。具體而言，如第9圖中所示，與該記憶體陣列之多個部分相關聯之行選擇電路700、710、720之每一者均連接至共同二極體電路730。在某些情況下此可簡化製造過程，但當與第8圖之具體實施例相比較時通常不會更提高該二極體電路之效能，此乃因對於任一特定寫入操作而言均會將多條供電線(即來自每一行選擇電路中之一條)連接至二極體電路730。然而，以此方式擴展吸收電流對於電遷移及自身加熱而言更佳。

本發明之具體實施例中所用二極體電路可採取多種形式。然而，在一具體實施例中，該二極體電路包括ESD二極體電路，現已發現其尤其適合在本發明之具體實施例中使用。特定言之，ESD二極體係針對快速開關進行設計且具有極低阻抗使其能夠輕易地消除/減弱電壓尖脈衝。因此，在本發明之具體實施例中，ESD二極體配置具有極快速地釋放供電電壓線上之電壓的能力，且因此在定址記憶體單元之寫入發生前，可易於在對於減小供電電壓線上之電壓所容許之相對較小時段內提供必需的功能性。亦有可能調整ESD二極體之某些參數，例如臨限電壓及輸入阻抗。

自上文對本發明之具體實施例之闡述應瞭解，在寫入操作期間使用二極體電路及相關控制電路，可藉由改良通過其功能測試之單元數目來提供可用於改良收益的極簡單且高效之寫入輔助機制。由於二極體電路具有引導大電流之能力，同一電路對於小記憶體設計(即在每行中僅具有少數單元之設計)及大記憶體設計(即在每行中具有大量單元之設計)兩者均可良好地發揮作用。

一般而言，本發明之具體實施例之技術可應用於多種技術中，且適用於多個不同種類之記憶體單元。舉例而言，無論該等單個記憶體單元利用成批CMOS(互補金屬氧化物半導體)技術構建亦或替代地利用SOI(絕緣層上矽)技術構建，均可使用本發明。此外，本發明之具體實施例之技術並不受限於如第3圖中所示呈六電晶體單元排列的記憶體單元，而是可應用於多種其他類型之有助於包含臨限電路及相關控制電路的記憶體單元。本發明同樣適用於單埠裝置之記憶體裝置，或同樣適用於提供單獨寫入及讀取路徑之多埠裝置。

儘管本文對本發明之一特定具體實施例進行了闡述，應瞭解，本發明不受其限制，且在本發明之範圍內可做出多項修改及添加。舉例而言，在不偏離本發明之範圍內，可利用獨立申請專利範圍項之特徵得出後面附屬申請專利範圍項之特徵的多種組合。

10．．．記憶體裝置

20．．．記憶體陣列

30．．．列解碼器

40．．．資料路徑存取裝置

42．．．路徑

44．．．路徑

50．．．輸入/輸出介面

52．．．路徑

54．．．路徑

60．．．路徑

100．．．PMOS電晶體

110．．．PMOS電晶體

120．．．NMOS電晶體

130．．．NMOS電晶體

140．．．節點

150．．．節點

160．．．存取電晶體

170．．．存取電晶體

180．．．位元線

190．．．位元線

200．．．字線

202．．．字線

210．．．位元線

212．．．位元線

214．．．位元線

216．．．位元線

218．．．位元線

220．．．位元線

222．．．位元線

224．．．位元線

230．．．供電電壓線

232．．．供電電壓線

234．．．供電電壓線

236．．．供電電壓線

240．．．記憶體單元

242．．．記憶體單元

244．．．記憶體單元

246．．．記憶體單元

248．．．記憶體單元

250．．．記憶體單元

252．．．記憶體單元

254．．．記憶體單元

260．．．行多工器

262．．．多工器

264．．．多工器

266．．．多工器

268．．．多工器

270．．．感測放大器

275．．．路徑

280．．．路徑

300．．．電源電壓線

310．．．電容

315．．．電晶體(正向偏壓二極體)

320．．．電壓源

325．．．PMOS電晶體

327．．．開關路徑

330．．．PMOS電晶體

332．．．開關路徑

335．．．二極體節點

340．．．二極體電路

600．．．記憶體陣列

605．．．部分

607．．．行多工器

610．．．部分

612．．．行多工器

615．．．部分

617．．．行多工器

620．．．部分

622．．．行多工器

650．．．行

655．．．電晶體

660．．．行

665．．．電晶體

670．．．行

675．．．電晶體

680．．．行

685．．．電晶體

690．．．虛線框

695．．．二極體電路

700．．．行選擇電路

710．．．行選擇電路

720．．．行選擇電路

730．．．二極體電路

參考如附圖中所說明之本發明具體實施例，僅藉由實例，對本發明更加以闡述，其中：

第1圖為說明根據先前技術之寫入輔助機制的示意圖；

第2圖為其中可能採用本發明之具體實施例之的記憶體裝置的方塊圖；

第3圖為說明可隨第2圖記憶體陣列使用之記憶體單元的實例構造的圖表；

第4圖為一示意圖，其說明根據本發明之一具體實施例之特定行之供電電壓線連同相關臨限電路及控制電路；

第5圖為說明根據本發明之一具體實施例寫入輔助機制之操作的流程圖；

第6圖為一系列說明當使用本發明之一具體實施例之寫入輔助機制時記憶體裝置之電特性的圖表；

第7圖概括說明在一記憶體裝置中可能提供之多個部分及相關行多工器；

第8圖說明本發明之一具體實施例，其中二極體電路係在該記憶體陣列每部分之行間共用；以及

第9圖說明本發明之一替代具體實施例，其中該二極體電路在整個記憶體陣列上共用。

Claims

一種記憶體裝置，其包含：複數個排列於至少一行中之記憶體單元，在一寫入操作期間，將一資料值寫入一位於一自該至少一行所選行內之定址記憶體單元；一與該至少一行之每行相關的供電電壓線，該供電電壓線可連接至一第一電壓源，以便以一第一電壓位準向該相關行提供一供電電壓；連接至一具有一第二電壓位準之第二電壓源的臨限電路，該臨限電路具有一臨限電壓；以及控制電路，對該寫入操作進行回應，用於針對該寫入操作之一預定時段將該所選行之該供電電壓線自該第一電壓源斷開，並在該預定時段內為該所選行將該臨限電路連接至該供電電壓線，如此至該定址記憶體單元之該供電電壓轉變為由該臨限電路之該臨限電壓所判定的一中間電壓位準。
如申請專利範圍第1項所述之記憶體裝置，其中該第一電壓位準係一供電電壓位準，且該第二電壓位準係一地線供電電壓位準。
如申請專利範圍第1項所述之記憶體裝置，其中該等複數個記憶體單元呈一包含複數列及複數行之記憶體陣列形式排列，在該寫入操作期間，對一自該等複數列所選之列進行賦能以識別位於該所選行中的該定址記憶體單元。
如申請專利範圍第1項所述之記憶體裝置，其中該臨限電路包含二極體電路。
如申請專利範圍第4項所述之記憶體裝置，其中該二極體電路包含一靜電放電(ESD)二極體電路。
如申請專利範圍第3項所述之記憶體裝置，其中該臨限電路對於該複數個行之每行而言係重複的。
如申請專利範圍第3項所述之記憶體裝置，其中該記憶體陣列包含複數個部分，每一部分具有該等複數行及一與該等複數行相連接的相關行多工器，該臨限電路對於每一部分而言係重複的，但在每一部分中於該等複數行之間係共用的。
如申請專利範圍第3項所述之記憶體裝置，其中該記憶體陣列包含複數個部分，每一部分具有該等複數行及與該等複數行相連接的相關行多工器，該臨限電路於該等複數個部分之間係共用的。
如申請專利範圍第2項所述之記憶體裝置，其中該控制電路更包含為每一行提供的保護二極體電路以便將該第一電壓源耦接至該相關供電電壓線，該保護二極體電路作用以避免該相關供電電壓線上之該供電電壓在該寫入操作之該預定時段內降至低於一預定保護電壓位準，藉此保證該所選行內任何非定址記憶體單元之記憶保持功能。
如申請專利範圍第1項所述之記憶體裝置，其更包含：至少一與該至少一行之每一行相關聯之位元線，在該寫入操作期間，一與該所選行相關聯之該至少一位元線上之電壓變化指示待儲存於該定址記憶體單元中的該資料值。
如申請專利範圍第10項所述之記憶體裝置，其中與該所選行相關之該至少一位元線經預充電至該第一電壓位準，且在該寫入操作期間，該資料值藉由自該第一電壓位準降低該電壓而進行指示。
如申請專利範圍第11項所述之記憶體裝置，其中：對於每一行而言，該相關之至少一位元線包括一對位元線，與該所選行相關聯之該對位元線中的兩位元線均經預充電至該第一電壓位準；以及在該寫入操作期間，降低該對位元線之一者上的該電壓，如此介於該對位元線之間的一電壓差可指示待儲存於該定址記憶體單元中之該資料值。
一種記憶體裝置，其包含：複數個排列於至少一行中之記憶體單元構件，其在一寫入操作期間，將一資料值寫入位於自該至少一行所選之行內的一定址記憶體單元構件；一與該至少一行之每一行相關聯之供電電壓線構件，該供電電壓線構件可連接至一第一電壓源構件，以便用於以一第一電壓位準向該相關行提供一供電電壓；連接至一具有一第二電壓位準之第二電壓源構件的臨限構件，該臨限構件具有一臨限電壓；以及控制構件，對該寫入操作進行回應，用於針對該寫入操作之一預定時段將該所選行之該供電電壓線構件自該第一電壓源構件斷開，且在該預定時段內用於為該所選行將該臨限構件連接至該供電電壓線構件，如此至該定址記憶體單元構件之該供電電壓轉變為一由該臨限構件之該臨限電壓所判定的中間電壓位準。
一種操作記憶體裝置之方法，該記憶體裝置具有複數個排列於至少一行中之記憶體單元，在一寫入操作期間，將一資料值寫入一位於一自該至少一行所選之行中的定址記憶體單元，該記憶體裝置更具有一與該至少一行之每一行相關聯之供電電壓線，該供電電壓線可連接至一第一電壓源以便以一第一電壓位準向該相關行提供一供電電壓；該方法包括以下步驟：對該寫入操作進行響應，針對該寫入操作之一預定時段將該所選行之該供電電壓線自該第一電壓源斷開；以及在該預定時段內，將該所選行之該供電電壓線連接至臨限電路，該臨限電路具有一臨限電壓且連接至一具有一第二電壓位準之第二電壓源；藉此在該預定時段內，至該定址記憶體單元之該供電電壓轉變至一由該臨限電路之該臨限電壓所判定的中間電壓位準。