TW201737255A - 記憶體單元 - Google Patents

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Abstract

提出有一種包括一記憶晶胞的記憶體單元，該記憶晶胞係在操作上連接至一或多個位元線，並且其中在一寫入操作期間針對於該一或多個位元線至該記憶晶胞的存取係藉由一字線來加以控制。該記憶晶胞進一步包括一用於供應一正電壓至該記憶晶胞的正電源軌，其中該正電源軌係經由一電源開關來連接至一正電壓源。該電源開關係藉由一PMOS電晶體來加以提供，其中該PMOS電晶體的一閘極係連接至該字線，使得該正電源軌係在一寫入操作期間與該正電壓源斷連。

Description

記憶體單元
本發明係有關於提供數位資料儲存的記憶體單元。尤其，本發明係提供一種改良的記憶體單元，其可以實施寫入輔助(write-assist)，同時最小化可靠度及資料保持的顧慮而且並不耗用過多額外的面積。
資料儲存是實際上所有的現代數位電子系統之一重要的必需事項。靜態讀取/寫入記憶體(SRAM)係包括該功能的一主要的部分，其係相當容易和大量的邏輯一起整合到一半導體裝置中，因此提供快速的存取以及低的功率。隨著深次微米(DSM)的幾何矽製程的到來，實施可靠的儲存且同時維持為低的功率消耗的任務係逐漸變成是有問題的，而同時相反的需求係隨著需要越來越大的記憶體之電池供電的電子小裝置的普及而升高。
SRAM記憶晶胞的最常被利用的設計是在圖1中所示的6個電晶體的電路，並且其係構成一儲存元件，其係由兩個背對背/交叉耦接的反相器([MN1、MP1]以及[MN2、MP2])11a、11b、12a、12b以及存取電晶體(MA1及MA2)16a、16b所組成的，該些存取電晶體係藉由一字線控制(WL)而被導通，以在該晶胞的資料儲存節點(N1及N2)13、14與該些互補的位元線(BLA及BLB)之間形成一導通路徑。
一由習知的6個電晶體的記憶晶胞所建構的記憶體區塊係被展示在圖2中。在圖2中描繪的區塊係包含一陣列的晶胞，其中該些字線係橫跨該陣列的列來連接，並且位元線係沿著該些行來延伸。按照慣例，該些字線總是稱為沿著一陣列的記憶晶胞的列延伸，同時該些位元線總是稱為沿著一陣列的記憶晶胞的行延伸，而不論該陣列的朝向為何。通常，一多工結構將會被設置在該陣列的底部，以用於根據一組行選擇信號來選擇該些行中的哪一行是將被存取(用於讀取或是寫入)，該組行選擇信號係從藉由使用者供應至該記憶體的位址導出的。最初在每一次記憶體存取之前，所有行的位元線都被預充電成為一高的狀態(電路並未被展示)。
其中一資料值被寫入到一記憶晶胞的一寫入操作係藉由迫使一高電壓到BLA或是BLB中之一上，同時迫使一低電壓到另一上，並且接著將該字線(WL)驅動為高的以啟動該存取路徑，此係容許被保持在該些位元線(BLA及BLB)上的電壓位準能夠克服該儲存元件的狀態來加以達成。該字線係接著被驅動為低的以斷開該記憶晶胞，其中其資料儲存係被保持在其新的狀態中。
其中被儲存在一記憶晶胞中的一資料值係被讀取的一讀取操作係藉由最初先驅動兩個位元線至一名義上的高電壓位準，接著才驅動該字線(WL)為高的來加以達成。BLA或是BLB中之一將會接著透過該些存取裝置(MA1及MA2)，藉由該儲存元件的低電壓側而被拉低。該些互補的位元線係附接至一感測放大器(未顯示)的輸入，該感測放大器是讀取電路的部分，其係在資料從該記憶體加以讀取時被利用。一感測放大器係感測存在於該位元線上的低位準信號，其係代表被儲存在一給定的記憶晶胞中的 資料值(亦即，一個'1'或是一個'0')，並且放大該小的電壓擺幅至可識別的邏輯位準，因而該資料可以適當地藉由在該記憶體之外的邏輯加以解釋。在該兩個位元線之間的電壓位準上的差異因此可以藉由該感測放大器來加以感測，並且被用來判斷出該資料值(亦即，'1'或是'0')。代表一個'1'以及一個'0'的判斷位準將會已經在該電路設計階段期間預設的，並且藉由該感測放大器來加以應用。
該6個電晶體的記憶晶胞的設計的一重要的部分是該些NMOS(n通道金屬氧化物半導體場效電晶體)下拉電晶體(MN1及MN2)、該些NMOS存取裝置(MA1及MA2)、以及該些PMOS(p通道金屬氧化物半導體場效電晶體)上拉裝置(MP1及MP2)的驅動強度比例。尤其，該些存取裝置相對於該些上拉裝置需要是足夠大的，以保證該晶胞狀態在一寫入期間被覆寫，但是並不過大的(相對於該些下拉裝置)而使得該晶胞在一讀取期間變成過載且不穩定的，因而使得所儲存的資料值遺失。
因此，讀取一6個電晶體的記憶晶胞的動作呈現其最具有挑戰性的操作狀況，是對於在該些儲存元件經由該些存取裝置而被載入(亦即，存取裝置被導通，並且兩個位元線都是高的)時保持其資料。在DSM技術上由於個別的裝置的非常小的幾何所遭受到的不可避免的隨機的裝置變化程度下，在一非常大的記憶體(數以千萬計的位元)中的所有晶胞上同時符合可寫入性以及讀取穩定性的標準係變成極具有挑戰性的。
為了減輕同時解決這些相衝突的要求的困難度，一種逐漸普遍的實務是使用具有專用的讀取埠的記憶晶胞，其通常被稱為去耦讀取的(read-decoupled)記憶晶胞，其係在一讀取操作期間提供一用於存取一記憶晶 胞的路徑，該路徑是與用於寫入操作的路徑分開的。圖3及4係描繪去耦讀取的記憶晶胞的兩個不同的例子。
圖3係展示一種8個電晶體的晶胞設計，其係藉由加入單端讀取埠來分開該電路的寫入及讀取路徑。該單端讀取埠係包括一資料讀取電晶體(MDR)，其係連接至該記憶晶胞的一儲存節點(N2)，以及一讀取存取電晶體(MAR)，其係藉由一相關的讀取字線(RWL)來加以控制。該讀取字線(RWL)係與在一寫入操作期間控制對於該記憶晶胞的存取的字線(WL)分開/不同的。該NMOS資料讀取電晶體(MDR)係被配置為一下拉的電晶體，其閘極係連接至該記憶晶胞的儲存節點，並且其源極係連接至接地。該資料讀取電晶體(MDR)係與該NMOS讀取存取電晶體(MAR)串聯連接，其閘極係連接至該讀取字線(RWL)，並且其汲極係連接至一讀取位元線(RBL)。該讀取存取電晶體(MAR)可以藉此在該晶胞的資料儲存節點(N2)與該讀取位元線(RBL)之間提供一導通路徑。在此8個電晶體的晶胞設計上的寫入操作係與用於該6個電晶體的晶胞的那些寫入操作相同的。然而，對於讀取而言，並不是該寫入字線(WWL)被驅動為高的，而是該單一讀取位元線(RBL)係最初預先被充電至一高電壓，並且接著該讀取字線(RWL)被驅動為高的。其係致能來自該讀取位元線(RBL)，透過該晶胞而至VSS的資料相依的放電路徑，因而該讀取位元線(RBL)將會保持高的(由於其電容)，或是被該晶胞拉低。該讀取位元(RBL)線的狀態接著可被感測，以判斷被儲存在所選的位元中的資料值。儘管此例子係展示一去耦讀取的記憶晶胞包括習知的6個電晶體的晶胞以及加入一單端讀取埠，但是在單一晶胞之內包含多個單端讀取埠是可行的。
圖4係展示另一種8個電晶體的晶胞設計，其係藉由加入一差動/雙端的讀取埠來分開該電路的寫入及讀取路徑。該差動/雙端的讀取埠係包括一第一讀取存取電晶體(MAR1)，其係連接該記憶晶胞的一第一儲存節點(N1)至一對互補的讀取位元線的一第一讀取位元線(RBLA)，以及一第二讀取存取電晶體(MAR2)，其係連接該記憶晶胞的一第二儲存節點(N2)至該對互補的讀取位元線的一第二讀取位元線(RBLB)。因此，該差動/雙端的讀取埠係實質複製一習知的6個電晶體的晶胞的存取電晶體(亦即，其係控制該些互補的位元線至該些儲存節點的連接)，因而該晶胞有分開但對應的寫入及讀取路徑。如同一習知的6個電晶體的晶胞，在一寫入操作期間，該些寫入存取電晶體(MA1及MA2)係藉由一寫入字線而被導通，以在該晶胞的資料儲存節點(N1及N2)與該些互補的位元線(BLA及BLB)之間形成一導通路徑。接著，在一讀取操作期間，該第一及第二讀取存取電晶體(MAR1及MAR2)係藉由一讀取字線控制(RWL)而被導通，以在該晶胞的資料儲存節點(N1及N2)與該些互補的讀取位元線(RBLA及RBLB)之間形成一導通路徑。此設計係容許該些存取裝置能夠針對於讀取及寫入操作來不同地製作尺寸以容許更有彈性的最佳化，但是該些內部的節點仍然受到一讀取操作的壓抑。
如同在以上簡短論述的，將資料寫入一記憶晶胞內係藉由迫使一高電壓到BLA或BLB中之一上，同時迫使一低電壓到另一個上，並且接著驅動該字線(WL)為高的以啟動該存取路徑來加以達成。因此，在該些位元線中之一上的低電壓需要透過相關的存取電晶體(MA1或MA2)來加以導通，同時對抗對應的PMOS上拉裝置(MP1或MP2)。對於小型的6個電晶 體的晶胞而言，全部的電晶體的尺寸都被最小化，並且先進的技術現在係使得PMOS裝置具有和NMOS裝置大約相同的強度。因此，可能難以確保該NMOS存取電晶體在一寫入操作期間能夠過驅動(overdrive)對應的PMOS上拉裝置。因此，某種"寫入輔助"的手段現在是經常被採用，以便於確保可靠的操作。
有三種常見的方案用於提供"寫入輔助"：‧字線(WL)升壓-其係被用來增進在該存取電晶體的閘極上的驅動；‧負位元線(BL)-其亦被用於使得該存取電晶體較大的導通；以及‧正電源(VDD)崩潰(collapse)。
前兩種方案是有效的，但是難以橫跨所有的製程-電壓-溫度(PVT)的變化來實施。它們亦牽涉到在0到VDD的正常供應電壓範圍之外的電壓，因而有可靠度及老化的顧慮。
VDD崩潰係藉由降低被供應至該晶胞的正電壓來操作，藉此使得該些PMOS上拉裝置較小導通，並且藉此輔助該NMOS存取電晶體贏得該對抗。在此例中並沒有可靠度或是老化的顧慮，因為所有的電壓都在0到VDD的正常的操作範圍之內。然而，實施VDD崩潰可能是困難的。理想的情節是每一個晶胞都具有其本身的個別開關的電源供應器；然而，此係耗用過多面積。沿著一行來共用一開關的電源供應器係節省面積，但是劣化在所有未被寫入的晶胞上的晶胞電壓。此可能導致資料保持失效。沿著一列共用一開關的電源供應器是較佳的，但是任何未被寫入的晶胞係遭受到相同的資料毀損風險。
考慮到上述內容，將會體認到的是對於一改良的配置仍然存 在有需求，其係在一記憶體單元內提供某種形式的用於記憶晶胞的寫入輔助的實施，同時最小化可靠度以及資料保持的顧慮而且並無耗用過多額外的面積。
因此，根據本發明的一第一特點，其係提供有一種記憶體單元。該記憶體單元係包括一記憶晶胞，該記憶晶胞係在操作上連接至一或多個位元線，並且其中在一寫入操作期間針對於該一或多個位元線至該記憶晶胞的存取係藉由一字線來加以控制。該記憶晶胞進一步包括一用於供應一正電壓至該記憶晶胞的正電源軌。該正電源軌係經由一電源開關來連接至一正電壓源，該電源開關係藉由一PMOS電晶體來加以提供的，其中該PMOS電晶體的一閘極係連接至該相關的字線，使得該正電源軌係在一寫入操作期間與該正電壓源斷連。
該複數個記憶晶胞的每一個可以具有至少一專用的讀取埠，使得在一讀取操作期間對於該記憶晶胞的存取係藉由一讀取字線來加以控制，該讀取字線係不同於在一寫入操作期間控制對於該記憶晶胞的存取的該字線。
每一個專用的讀取埠於是可以包括單端讀取埠。在此例中，每一個專用的讀取埠可包括一連接至該記憶晶胞的一儲存節點的資料讀取電晶體(MDR)，以及一藉由該讀取字線加以控制的讀取存取電晶體(MAR)。
或者是，每一個專用的讀取埠可包括一差動/雙端的讀取埠。在此例中，每一個專用的讀取埠於是可以包括一第一讀取存取電晶體(MAR1)，其係在操作上將該記憶晶胞的一第一儲存節點(N1)連接至一對互 補的讀取位元線的一第一讀取位元線(RBLA)，以及一第二讀取存取電晶體(MAR2)，其係在操作上將該記憶晶胞的一第二儲存節點(N2)連接至該對互補的讀取位元線的一第二讀取位元線(RBLB)。
該複數個記憶晶胞的每一個可包括一對具有個別的第一及第二儲存存取節點的交叉耦接的反相器、一在操作上連接至該第一儲存節點的第一存取電晶體、一在操作上連接至該第二儲存節點的第二存取電晶體，並且該字線係連接至一在該第一存取電晶體上的閘極以及一在該第二存取電晶體上的閘極，以用於控制該第一存取電晶體以及該第二存取電晶體。該正電源軌接著可以連接至在該些交叉耦接的反相器之內的上拉裝置。較佳的是，在該些交叉耦接的反相器之內的該些上拉裝置是PMOS電晶體，並且該正電源軌係連接至每一個PMOS電晶體上拉裝置的一源極。
該記憶體單元可以進一步包括一第一位元線，其係在操作上經由該第一存取電晶體來連接至該第一儲存節點，以及一第二位元線，其係在操作上經由該第二存取電晶體來連接至該第二儲存節點。
該記憶體單元可包括複數個記憶晶胞，該複數個記憶晶胞的每一個係共用一正電源軌，並且其中在一寫入操作期間對於該複數個記憶晶胞的每一個的存取係藉由該字線來加以控制。該共用的正電源軌係接著經由該電源開關來連接至一正電壓源。較佳的是，該電源開關係在相鄰該字線的一端的一位置處連接至該字線。
該記憶體單元可包括一陣列的被配置成列與行的記憶晶胞，其中該複數個記憶晶胞係被設置在該陣列的一列中。
該記憶體單元可包括另外複數個記憶晶胞，該另外複數個記 憶晶胞的每一個係共用一另外的正電源軌，並且其中在一寫入操作期間對於該另外複數個記憶晶胞的每一個的存取係藉由該字線來加以控制。該另外的正電源軌係接著經由一另外的電源開關來連接至一正電壓源。較佳的是，該電源開關係在相鄰該字線的一端的一位置處連接至該字線，並且其中該另外的電源開關係在相鄰該字線的一相對的端的一位置處連接至該字線。
該記憶體單元可包括一陣列的被配置成列與行的記憶晶胞，並且該複數個記憶晶胞以及該另外複數個記憶晶胞都被設置在該陣列的一列中。
該記憶體單元可以進一步包括一連接至該正電源軌的虛設記憶晶胞，該虛設記憶晶胞係包括藉由該字線來加以控制的存取電晶體，並且其中該虛設記憶晶胞係被配置以在該字線被驅動為高的時候改變狀態。
10‧‧‧記憶晶胞
11a、11b、12a、12b‧‧‧反相器
13、14‧‧‧資料儲存節點
16a、16b‧‧‧存取電晶體
17、17'‧‧‧正電源軌
20、20'‧‧‧電源開關
30‧‧‧正電壓源
40‧‧‧字線
50‧‧‧虛設記憶晶胞
53、54‧‧‧儲存節點
56a、56b‧‧‧存取電晶體
57‧‧‧正電源軌
58‧‧‧反相器
100、100'‧‧‧記憶晶胞
BLA、BLB‧‧‧互補的位元線
MA1、MA2‧‧‧寫入存取電晶體
MAR‧‧‧讀取存取電晶體
MAR1‧‧‧第一讀取存取電晶體
MAR2‧‧‧第二讀取存取電晶體
MDR‧‧‧資料讀取電晶體
MP1、MP2 PMOS‧‧‧上拉裝置
N1‧‧‧第一儲存節點
N2‧‧‧第二儲存節點
RBL‧‧‧讀取位元線
RBLA‧‧‧第一讀取位元線
RBLB‧‧‧第二讀取位元線
RWL‧‧‧讀取字線
WL‧‧‧字線
WWL‧‧‧寫入字線
本發明現在將只藉由舉例參考所附的圖式來更特定地加以敘述，其中：圖1係概要地描繪一標準的6個電晶體的記憶晶胞；圖2係描繪一區塊的6個電晶體的記憶晶胞的一個例子；圖3係概要地描繪一具有單端讀取埠的8個電晶體的記憶晶胞的一個例子；圖4係概要地描繪一替代的具有一差動/雙端的讀取埠的8個電晶體的記憶晶胞的一個例子； 圖5係概要地描繪一種在此所述的記憶體單元的一記憶晶胞的一個例子；圖6係概要地描繪一非交錯的陣列架構的一個例子；圖7係概要地描繪在此所述的記憶體單元的一列的記憶晶胞的一個例子；以及圖8係概要地描繪一用於在此所述的記憶體單元的虛設記憶晶胞的一個例子。
如上所述，習知在一記憶體單元內實施用於記憶晶胞的寫入輔助之方法係產生可靠度以及資料保持的問題，且/或耗用過多面積。因此，現在將會描述有一種記憶體單元，其係至少減輕以上所指明的問題，並且圖5係概要地描繪此種記憶體單元的一記憶晶胞的一個例子。
圖5係展示一記憶晶胞10的正電源軌17。該正電源軌17係供應一正電壓至該記憶晶胞10。為了如此做，該正電源軌17係藉由/經由一電源開關20來連接至一正電壓源30。該電源開關20係藉由一PMOS電晶體來加以提供，其中該PMOS電晶體的一閘極係連接至在一寫入操作期間被用來控制存取至該記憶晶胞10的字線。因此，該正電源軌17將會在一寫入操作期間與該正電壓源30斷連。
如上所述，在一SRAM記憶晶胞中，該正電源軌17係連接至在該記憶晶胞10的交叉耦接的反相器之內的PMOS電晶體上拉裝置的每一個的一源極。在一寫入操作期間，和一記憶晶胞相關的字線(WL/WWL)係被驅動為高的以啟動該存取路徑，以便於容許被保持在該些位元線(BLA 及BLB)上的電壓位準能夠克服該儲存元件的狀態。因此，驅動該字線(WL/WWL)為高的將會在一寫入操作期間關斷該電源開關20，藉此容許在該正電源軌17上的電壓能夠在被加載時崩潰，此係減弱該些PMOS上拉裝置(減小該些交叉耦接的反相器的強度)，並且輔助該些NMOS存取電晶體寫入該晶胞。
該記憶晶胞10可以是一例如為上述的習知的6個電晶體的記憶晶胞。然而，較佳的是，該記憶晶胞10是一去耦讀取的記憶晶胞。如上所述，一去耦讀取的記憶晶胞係具有至少一專用的讀取埠，使得在一讀取操作期間對於該記憶晶胞的存取係藉由一相關的讀取字線來加以控制，該相關的讀取字線係與在一寫入操作期間控制存取至該記憶晶胞的相關的字線分開/不同的。
例如，此種去耦讀取的記憶晶胞可以包括一或多個單端讀取埠。上述的圖3係展示一種8個電晶體的晶胞設計，其係藉由單端讀取埠的加入來分開該電路的寫入及讀取路徑。在此例中，每一個專用的讀取埠可以包括一連接至該記憶晶胞的一儲存節點的資料讀取電晶體(MDR)，以及一藉由該相關的讀取字線而被控制的讀取存取裝置/電晶體(MAR)。然而，其它用於單端讀取埠的配置也是已知的。此外，儘管圖3只展示一專用的讀取埠，一去耦讀取的記憶晶胞具有多個單端讀取埠也是可行的，該些單端讀取埠可藉由該晶胞的任一側來加以驅動。
或者是，此種去耦讀取的記憶晶胞可以包括一差動/雙端的讀取埠。上述的圖4係展示一種8個電晶體的晶胞設計，其係藉由一差動/雙端的讀取埠的加入來分開該電路的寫入及讀取路徑。在此例中，一專用 的讀取埠可以包括一第一讀取存取電晶體(MAR1)，其係在操作上將該記憶晶胞的一第一儲存節點（N1)連接至一對互補的讀取位元線的一第一讀取位元線(RBLA)，以及一第二讀取存取電晶體(MAR2)，其係在操作上將該記憶晶胞的一第二儲存節點(N2)連接至該對互補的讀取位元線的一第二讀取位元線(RBLB)。
上述的配置係提供一種用於在一寫入操作期間斷連一記憶晶胞與該正電壓源之直接的手段，以便於實施正電源崩潰來作為一種形式的寫入輔助。尤其，此方法是容易實施的，因為其可以藉由在一字線的方向上只加入一金屬線以及一或兩個從現有的信號而被定時的額外的PMOS裝置來加以達成。此方法亦降低在一寫入操作期間所消耗的功率。就此點而言，習知的寫入操作需要一電流對抗通過該些PMOS上拉裝置。相對地，此正電源崩潰設計係容許該PMOS上拉裝置能夠減弱，直到該寫入可以發生為止。因此，在該些位元線上用於一寫入操作的電流可以是較少的，同時仍然能夠改變該晶胞狀態，並且藉由該寫入驅動器所拉動的總電荷是較少的。當然，當該電源開關在一寫入操作的結束時再次被導通時，其必須將該正電源軌向上帶回到該最大正電源電壓，但是整個寫入操作從該電源拉動的總電荷將會是小於其它習知的寫入方案的總電荷。
再者，若該記憶體單元是使得所有沿著一列(或是部分的列)的記憶晶胞總是被寫入時，則在一列(或是部分的列)中的全部記憶晶胞之間共用此種開關的正電源軌變成是實際的，因為於是將會沒有晶胞是在需要保持資料的讀取模式中。
例如，在一具有一非交錯的陣列的記憶體單元中，此將會是 可行的。就此點而言，大多數的習知的SRAM設計係選擇一位元交錯的陣列，其中來自多個字的位元係沿著一列來加以共用的。相對地，在一例如是在圖6中所示的非交錯的陣列架構中，該些字線係被分段成使得一次只有單一整體的字被存取。
對於去耦讀取的記憶晶胞(亦即，具有一或多個專用的讀取埠的晶胞)而言，上述開關的正電源軌在一列中的複數個記憶晶胞之間的共用亦將會是可行的，因為假設沒有讀取及寫入位址的衝突，於是將會沒有發生用於寫入輔助的正電源崩潰以及晶胞讀取之間的衝突。確保沒有位址衝突係保證在一寫入操作期間被施加正電源崩潰的晶胞不會同時加以讀取，並且亦確保一正被讀取的記憶晶胞係具有在該正電源軌上的最大正電源電壓。
圖7係因此概要地描繪上述的記憶體單元的一個例子，其中複數個記憶晶胞係共用一開關的正電源軌17。在此例子中，該記憶體單元係包括複數個共用該正電源軌17的記憶晶胞100，並且其中在一寫入操作期間對於該複數個記憶晶胞的每一個的存取係藉由一相關的字線(WL/WWL)40來加以控制。換言之，該複數個共用該正電源軌17的記憶晶胞的每一個係在相同的列中，並且共用相同的字線。該正電源軌17係藉由/經由該電源開關20來連接至一正電壓源(VDD)，該電源開關20係藉由該相關的字線(WL/WWL)40來加以控制。
較佳的是，該電源開關20係在一相鄰該相關的字線的一端的位置處連接至該相關的字線(WL/WWL)40。例如，在圖6中，該電源開關20係在相鄰一用於該相關的字線(WL/WWL)40的字線驅動器的一位置處， 連接至該相關的字線(WL/WWL)40。就此點而言，較佳的是，該電源開關20係位在相鄰該列(或是列區段)的端之處，因為習知的記憶晶胞佈局係為了有效率的面積佈局而被設計以和相鄰的晶胞共用接點。因此，每當在一連續的晶胞鏈中有一中斷時，都會牽涉到有一面積的懲罰。
在圖7的例子中，該記憶體單元係包括另外的第二複數個記憶晶胞100'，其係共用一分開的另外的正電源軌17'。在一寫入操作期間對於該另外複數個記憶晶胞100'的每一個的存取，係藉由該相關的字線(WL/WWL)40來加以控制。換言之，共用該另外的正電源軌17'的另外複數個記憶晶胞的每一個，係在相同的列中而且共用相同的字線，並且亦在和該第一複數個記憶晶胞100相同的列中而且共用相同的字線。該另外的正電源軌17'係藉由/經由一另外的電源開關20'來連接至一正電壓源(VDD)，該另外的電源開關20'係藉由該相關的字線(WL/WWL)40來加以控制。
同樣地，該另外的電源開關20'較佳的是在一相鄰該相關的字線的一端的位置處連接至該相關的字線40。因此，由於該電源開關20以及另外的電源開關20'都連接至相同的字線，因此較佳的是，該另外的電源開關20'係在一相鄰該相關的字線40的一相對該第一電源開關20的端之位置處連接至該相關的字線40。
圖7係因此描繪一列記憶體單元，其係已經分開成使得在該列中的一第一子集合的晶胞共用一第一正電源軌17，同時在該列中的一第二子集合的晶胞共用一第二正電源軌17'，其中該第一正電源軌17以及該第二正電源軌17'兩者係經由和該列的晶胞相關的字線40所控制的開關來連接至一正電壓源。
就此點而言，當利用上述的記憶體電路來實施正電源崩潰時，在一正電源軌上的電壓降的量將會是依據連接至該正電源軌而正在改變狀態的晶胞的數目而定。因此，限制該寫入操作的速度之情節將會是其中這些記憶晶胞中只有一個在改變狀態時。當寫入一個"0"時，在該NMOS存取電晶體以及對應的PMOS上拉裝置之間的比例的對抗係放電該正電源軌，直到其係足夠低到以讓該PMOS上拉裝置被該NMOS存取電晶體克服為止。只有一記憶晶胞改變狀態係表示被汲取的總電流是在一最小值，因而該正電源軌將會被緩慢地放電，其中確切的放電速率是依據該正電源軌的電容而定。越多記憶晶胞共用一正電源軌，則該電容越高，並且因此最差狀況的放電速率越慢。為此理由，盡可能多的細分該正電源軌是有利的，因而較少的記憶晶胞係共用該正電源軌，則該電容是小的，以藉此給予最快的寫入操作。然而，如上所述，該開關的正電源軌在一些記憶晶胞之間共用是重要的，以便於節省面積。因此，在寫入操作速度以及該開關的正電源軌所耗用的面積之間有一種取捨。
藉由提供一額外的放電路徑給該正電源來減輕只有單一晶胞改變狀態的限制速度的情節也是可能的。例如，一虛設(dummy)記憶晶胞可被納入，其係連接至該正電源軌以確保該正電源軌係在一較快於該單一記憶晶胞情節的速率下加以放電。就此點而言，圖8係描繪此種虛設記憶晶胞50的一可能的例子，其係採用一種經修改的6個電晶體的記憶晶胞的形式。在此例子中，該虛設記憶晶胞50的存取電晶體56a、56b係將該些儲存節點(N1及N2)53、54連接至接地。一反相器58於是內含在該相關的字線以及該些存取電晶體56a中的一個之間，使得此存取電晶體係被相反地驅 動。因此，當該字線是低的，該虛設記憶晶胞50將會切換至其重置狀態(N1是低的)，並且接著將會必須在該列藉由被驅動為高的字線而被選出時改變狀態。此虛設晶胞因此將會在每次對應的列(或是部分的列)被選擇時改變狀態，藉此在相關的正電源軌17/57上提供額外的放電。
將會體認到的是，上述個別的項目可以就其本身、或者是結合在圖式中所展示或是在該說明中所敘述的其它項目來加以利用，並且彼此在相同的段落、或是彼此在相同的圖中被提及的項目並不必要彼此組合地利用。此外，任何對於"包括"或"組成"的參照無論如何都不欲以任何方式而為限制性的，並且讀者應該依此解釋該說明以及申請專利範圍。再者，儘管本發明已經就以上所闡述的較佳實施例來加以敘述，但應瞭解的是這些實施例只是舉例說明的而已。
熟習此項技術者在考慮到本揭露內容下將會能夠進行修改及替代，該些修改及替代係被思及為落入在所附的申請專利範圍的範疇內。例如，熟習此項技術者將會體認到上述的發明可以等同地可應用於其它類型的記憶體。
10‧‧‧記憶晶胞
17‧‧‧正電源軌
20‧‧‧電源開關
30‧‧‧正電壓源

Claims (15)

  1. 一種記憶體單元，其係包括：一記憶晶胞，該記憶晶胞係在操作上連接至一或多個位元線，並且其中在一寫入操作期間針對於該一或多個位元線至該記憶晶胞的存取係藉由一字線來加以控制；其中該記憶晶胞係包括一用於供應一正電壓至該記憶晶胞的正電源軌；其中該正電源軌係經由一電源開關來連接至一正電壓源，該電源開關係藉由一PMOS電晶體來加以提供的，其中該PMOS電晶體的一閘極係連接至該相關的字線，使得該正電源軌係在一寫入操作期間與該正電壓源斷連。
  2. 如申請專利範圍第1項之記憶體單元，其中該複數個記憶晶胞的每一個係具有至少一專用的讀取埠，使得在一讀取操作期間對於該記憶晶胞的存取係藉由一讀取字線來加以控制，該讀取字線係不同於在一寫入操作期間控制對於該記憶晶胞的存取的該字線。
  3. 如申請專利範圍第2項之記憶體單元，其中每一個專用的讀取埠係包括單端讀取埠。
  4. 如申請專利範圍第3項之記憶體單元，其中每一個專用的讀取埠係包括一連接至該記憶晶胞的一儲存節點的資料讀取電晶體(MDR)，以及一藉由該讀取字線加以控制的讀取存取電晶體(MAR)。
  5. 如申請專利範圍第2項之記憶體單元，其中每一個專用的讀取埠係包括一差動/雙端的讀取埠。
  6. 如申請專利範圍第5項之記憶體單元，其中每一個專用的讀取埠係包括一第一讀取存取電晶體(MAR1)，其係在操作上將該記憶晶胞的一第一儲存節點(N1)連接至一對互補的讀取位元線的一第一讀取位元線(RBLA)，以及一第二讀取存取電晶體(MAR2)，其係在操作上將該記憶晶胞的一第二儲存節點(N2)連接至該對互補的讀取位元線的一第二讀取位元線(RBLB)。
  7. 如申請專利範圍第1項至第6項的任一項之記憶體單元，其中該複數個記憶晶胞的每一個係包括一對具有個別的第一及第二儲存存取節點的交叉耦接的反相器、一在操作上連接至該第一儲存節點的第一存取電晶體、一在操作上連接至該第二儲存節點的第二存取電晶體，並且該字線係連接至一在該第一存取電晶體上的閘極以及一在該第二存取電晶體上的閘極，以用於控制該第一存取電晶體以及該第二存取電晶體。
  8. 如申請專利範圍第7項之記憶體單元，其中該正電源軌係連接至在該些交叉耦接的反相器之內的上拉裝置。
  9. 如申請專利範圍第8項之記憶體單元，其中在該些交叉耦接的反相器之內的該些上拉裝置是PMOS電晶體，並且該正電源軌係連接至每一個PMOS電晶體上拉裝置的一源極。
  10. 如申請專利範圍第1項至第6項的任一項之記憶體單元，其中該記憶體單元係包括複數個記憶晶胞，該複數個記憶晶胞的每一個係共用一正電源軌，並且其中在一寫入操作期間對於該複數個記憶晶胞的每一個的存取係藉由該字線來加以控制。
  11. 如申請專利範圍第10項之記憶體單元，其中該電源開關係在相鄰該字線的一端的一位置處連接至該字線。
  12. 如申請專利範圍第10項之記憶體單元，其中該記憶體單元係包括另外複數個記憶晶胞，該另外複數個記憶晶胞的每一個係共用一另外的正電源軌，並且其中在一寫入操作期間對於該另外複數個記憶晶胞的每一個的存取係藉由該字線來加以控制。
  13. 如申請專利範圍第12項之記憶體單元，其中該另外的正電源軌係經由一另外的電源開關來連接至一正電壓源。
  14. 如申請專利範圍第13項之記憶體單元，其中該電源開關係在相鄰該字線的一端的一位置處連接至該字線，並且其中該另外的電源開關係在相鄰該字線的一相對的端的一位置處連接至該字線。
  15. 如申請專利範圍第1項至第6項的任一項之記憶體單元，其中該記憶體單元進一步包括一連接至該正電源軌的虛設記憶晶胞，該虛設記憶晶胞係包括藉由該字線來加以控制的存取電晶體，並且其中該虛設記憶晶胞係被配置以在該字線被驅動為高的時候改變狀態。
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