KR102216625B1 - 전치 읽기를 지원하는 sram 셀 및 그를 이용한 sram - Google Patents

전치 읽기를 지원하는 sram 셀 및 그를 이용한 sram Download PDF

Info

Publication number
KR102216625B1
KR102216625B1 KR1020170184725A KR20170184725A KR102216625B1 KR 102216625 B1 KR102216625 B1 KR 102216625B1 KR 1020170184725 A KR1020170184725 A KR 1020170184725A KR 20170184725 A KR20170184725 A KR 20170184725A KR 102216625 B1 KR102216625 B1 KR 102216625B1
Authority
KR
South Korea
Prior art keywords
read
sram
reading
metal line
column
Prior art date
Application number
KR1020170184725A
Other languages
English (en)
Other versions
KR20190081885A (ko
Inventor
봉경렬
Original Assignee
주식회사 유엑스팩토리
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 유엑스팩토리 filed Critical 주식회사 유엑스팩토리
Priority to KR1020170184725A priority Critical patent/KR102216625B1/ko
Priority to US15/882,983 priority patent/US20190206483A1/en
Publication of KR20190081885A publication Critical patent/KR20190081885A/ko
Application granted granted Critical
Publication of KR102216625B1 publication Critical patent/KR102216625B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

이상에서 설명한 바와 같은 본 발명의 전치 읽기를 지원하는 SRAM 셀에 따르면, 기존의 읽기 및 쓰기와 더불어 전치 읽기를 지원하는 7개의 트랜지스터로 구성된 SRAM 셀을 구성하여, 행 방향 병렬 처리 뿐만 아니라 열 방향 병렬 처리 시에도 한 번의 읽기로 다수의 데이터들을 불러오는 것이 가능함으로써, 기존의 SRAM을 활용했을 때 여러 번의 읽기로 인해 딜레이와 전력 소모가 증가하던 문제를 해결할 수 있는 효과가 있다.

Description

전치 읽기를 지원하는 SRAM 셀 및 그를 이용한 SRAM{SRAM Cell for Supporting Transposed Read and SRAM using the same}
본 발명은 전치 읽기를 지원하는 SRAM 셀에 관한 것으로, 더욱 상세하게는 기존의 읽기 및 쓰기와 더불어 전치 읽기를 지원하는 7개의 트랜지스터로 구성되어 전치 읽기를 지원하는 SRAM 셀에 관한 것이다.
최근의 인공지능 기술은 방대한 양의 데이터로부터 패턴을 학습하는 딥 뉴럴 네트워크 알고리즘들로 이루어져 있다.
기존 CPU 에서는 딥 뉴럴 네트워크에 요구되는 방대한 연산량을 빠르게 처리하기 어렵기 때문에, 이를 위한 하드웨어 기술이 뒷받침 되어야 한다.
이런 딥 뉴럴 네트워크와 같이 대규모 행렬 연산을 요구하는 알고리즘을 빠르게 처리하기 위해서는 여러 개의 데이터를 동시에 처리할 수 있는 병렬 처리 하드웨어가 필수적이다.
이때, 이러한 하드웨어를 계속 동작하는 상태로 유지시켜 병렬 처리의 효과를 극대화하기 위해서는 SRAM 메모리 반도체를 이용할 수 있다.
또한, DRAM 공정을 통해 주로 별도의 칩으로 제작되는 DRAM과 달리, SRAM은 주로 로직 공정을 통해 연산기와 한 칩에 집적되기 때문에, 병렬 처리 하드웨어가 다수의 데이터들을 한꺼번에 처리하는 경우, 넓은 비트 폭(bit width)으로 구성하여 지연 없이 필요한 데이터들을 원활히 공급할 수 있도록 한다.
SRAM에는 Bit를 저장하는 Cell들의 Array가 있고, 각 행마다 Word Line을 두어 같은 행에 있는 Cell들이 하나의 Word Line을 공유하고, 각 열마다 두 개의 Bit Line(BL, BLB)을 두어 같은 열에 있는 Cell들이 두 개의 Bit Line을 공유한다.
읽기 시, 2개의 Bit Line은 VDD 전압으로 충전된 뒤, 읽으려는 주소에 해당하는 Word Line이 켜지면 선택된 Cell들에 저장된 데이터(0 혹은 1)에 따라 BL과 BLB 중 하나의 Bit line에 충전된 전압이 방전되고 나머지 하나의 Bit line은 충전된 상태를 유지한다.
상기 BL, BLB당 Sense Amplifier가 있어서, BL과 BLB의 대소 관계를 비교하여 Cell에 저장된 값이 0인지 1인지 판단해 출력하게 된다.
넓은 비트 폭을 가지는 SRAM을 이용하여 다수의 데이터를 한꺼번에 불러오는 경우, SRAM의 같은 행(row)에 저장된 데이터 묶음에 대해서만 동시에 접근이 가능하다는 제약이 있다.
이는 SRAM의 구조에서 오는 한계로, 기본적으로 SRAM은 읽기 혹은 쓰기 시 입력 받은 주소에 해당하는 하나의 워드라인(word line)을 활성화하고, 해당 워드라인에 연결된 한 행의 SRAM 셀들이 읽기 혹은 쓰기의 대상으로 선택된다.
하지만 행렬 연산은 행 방향의 데이터들에 대한 병렬처리와 더불어 열 방향의 데이터들에 대한 병렬처리가 필수적인 경우가 많다.
기존의 SRAM을 이용하여 다수의 열 방향 데이터를 불러올 경우, 한 번의 읽기를 통해 다수의 데이터들을 불러올 수 있었던 행 방향 병렬처리와는 달리, 여러 번의 읽기를 통해 데이터를 모으는 과정이 불가피했다.
따라서 열 방향 병렬처리 시, 여러 번의 읽기에 소요되는 딜레이로 인해 전체 연산 속도가 감소하고, SRAM의 동작 빈도 증가로 인해 전력 소모가 증가하는 문제점이 있었다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, 기존의 읽기 및 쓰기와 더불어 전치 읽기를 지원하는 7개의 트랜지스터로 구성된 SRAM 셀을 구성하여, 행 방향 병렬 처리 뿐만 아니라 열 방향 병렬 처리 시에도 한 번의 읽기로 다수의 데이터들을 불러오는 것이 가능함으로써, 기존의 SRAM을 활용했을 때 여러 번의 읽기로 인해 딜레이와 전력 소모가 증가하던 문제를 해결할 수 있는 전치 읽기를 지원하는 SRAM 셀을 제공하는 것이다.
상술한 목적을 달성하기 위한 본 발명의 전치 읽기를 지원하는 SRAM 셀은 인버터 래치 형태로 2개의 저장노드(Q, QB)를 구성하는 4개의 트랜지스터와, 워드라인 신호의 제어를 받아 상기 저장노드(Q, QB)와 비트라인(BL, BLB) 사이를 각각 연결하는 2개의 액세스 트랜지스터로 구성된 SRAM 셀에 있어서, 하나의 읽기 트랜지스터를 포함하는 것을 특징으로 하되, 상기 읽기 트랜지스터는 행 방향 병렬 처리 및 열 방향 병렬 처리 시에 한 번의 읽기 과정으로 복수의 데이터를 읽는 것을 특징으로 한다.
상기 읽기 트랜지스터의 게이트는 상기 두 개의 저장노드 중 하나의 저장노드에 연결되고, 나머지 두 단자는 같은 행의 셀들끼리 공유하는 가로 메탈 라인(H_RDWL)과 같은 열의 셀들끼리 공유하는 세로 메탈 라인(H_RDBL)에 각각 연결되어 구성될 수 있다.
상기 읽기 트랜지스터를 통하여 행 방향 읽기 시, 상기 가로 메탈 라인(H_RDWL)이 워드라인으로 사용되고 상기 세로 메탈 라인(H_RDBL)이 비트라인으로 사용되고, 상기 읽기 트랜지스터를 통하여 열 방향 전치 읽기 시 상기 세로 메탈 라인(H_RDBL)이 워드라인으로 사용되고 상기 가로 메탈 라인(H_RDWL)이 비트라인으로 사용될 수 있다.
또한, 상기 목적을 달성하기 위해 본 발명에서 제공하는 SRAM은 행 방향 병렬 처리 및 열방향 병렬 처리 시에 한 번의 읽기 과정으로 복수의 데이터를 읽는 하나의 읽기 트랜지스터를 각각 포함하는 다수의 SRAM 셀들로 구성된 SRAM에 있어서, 복수의 비트들로 구성된 데이터를 저장하기 위해, 상기 각각의 비트에, 다수의 SRAM 셀들을 포함하는, 하나의 뱅크를 할당하는 것을 특징으로 한다.
삭제
이상에서 설명한 바와 같은 본 발명의 전치 읽기를 지원하는 SRAM 셀에 따르면, 기존의 읽기 및 쓰기와 더불어 전치 읽기를 지원하는 7개의 트랜지스터로 구성된 SRAM 셀을 구성하여, 행 방향 병렬 처리 뿐만 아니라 열 방향 병렬 처리 시에도 한 번의 읽기로 다수의 데이터들을 불러오는 것이 가능함으로써, 기존의 SRAM을 활용했을 때 여러 번의 읽기로 인해 딜레이와 전력 소모가 증가하던 문제를 해결할 수 있는 효과가 있다.
도 1은 기존의 SRAM을 이용한 행 방향 데이터들에 대한 병렬 처리 과정을 나타낸 예시도이며,
도 2는 기존의 SRAM을 이용한 열 방향 데이터들에 대한 병렬 처리 과정을 나타낸 예시도이며,
도 3은 본 발명의 일실시예에 따른 전치 읽기를 지원하는 SRAM을 이용한 열 방향 데이터들에 대한 병렬 처리 과정을 나타낸 예시도이며,
도 4는 본 발명의 일실시예에 따른 전치 읽기를 지원하는 SRAM 셀을 나타낸 도면이며,
도 5 및 도 6은 본 발명의 일실시예에 따른 전치 읽기를 지원하는 SRAM을 이용하여 뱅크에 데이터를 저장하는 과정을 설명하기 위한 예시도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
먼저, 기존의 SRAM을 이용한 행 방향 데이터들에 대한 병렬 처리의 예시는 도 1에 나타낸 바와 같이, 16비트(bit)로 구성된 데이터 8개에 대한 예시로써, 16비트로 구성된 데이터 8개에 대해 동일한 연산을 수행하는 SIMD(Single instruction multiple data) 형태의 연산기와, 128비트 폭의 SRAM을 활용할 때, 같은 행에 있는 데이터들은 128개의 센스 앰프(Sense amplifier)를 통해 한 번의 읽기만으로 불러오는 것이 가능하였다.
그리고 기존의 SRAM을 이용한 열 방향 데이터들에 대한 병렬 처리의 예시는 도 2에 나타낸 바와 같이, 16비트(bit)로 구성된 데이터 8개에 대한 예시로써, SIMD 연산기와 기존 SRAM을 활용할 때, 같은 열에 있는 8개의 16비트 데이터들은 서로 다른 8개의 행에 저장되어 있기 때문에, 8번의 행 방향으로 SRAM 읽기를 수행하여 데이터들을 모두 불러온 뒤에 SIMD 연산의 수행으로 열 방향 데이터들에 대한 병렬 처리가 가능하였다.
이에 본 발명의 일실시예에 따른 전치 읽기를 지원하는 SRAM(T-SRAM)은 도 3에 나타낸 바와 같이, 7개의 트랜지스터로 구성된 SRAM 셀을 이용하여, 기존 SRAM의 쓰기, 읽기와 더불어 전치 읽기가 가능하도록 구성된다.
도 3에 나타낸 바와 같이, 16비트로 구성된 데이터 8개에 대한 병렬 처리의 예시로써, 전치 읽기를 지원하는 SRAM과 SIMD 연산기를 활용할 때, 같은 열에 있는 8개의 16비트 데이터들을 한 번의 전치 읽기(Transpose-read)만으로 불러와 SIMD 연산을 수행할 수 있다.
즉, 전치 읽기 시 하나의 열을 선택하여, 해당 열에 포함된 셀들로부터 읽기가 가능하다.
본 발명에 따른 전치 읽기를 지원하는 SRAM 셀은 도 4에 나타낸 바와 같이, 인버터 래치 형태로 2개의 저장노드(Q, QB)를 구성하는 4개의 트랜지스터와, 워드라인(WWL) 신호의 제어를 받아 셀의 저장노드(Q, QB)와 비트라인(WBL, WBLB) 사이를 각각 연결하는 2개의 액세스 트랜지스터로 구성된 6-트랜지스터 SRAM에 한 개의 읽기와 전치 읽기를 수행하는 읽기 트랜지스터(M7)을 추가하여 구성된다.
상기 읽기 트랜지스터(M7)의 게이트 단자는 두 개의 저장노드(Q, QB) 중 하나의 저장노드에 연결되고, 읽기 트랜지스터(M7)의 나머지 두 단자는 같은 행의 셀들끼리 공유하는 가로 메탈 라인(H_RDWL)과 같은 열의 셀들끼리 공유하는 세로 메탈 라인(H_RDBL)에 각각 연결된다.
전치 읽기를 지원하는 SRAM 셀에서 기존 SRAM 셀의 워드라인에 대응되는 WWL과 2개의 비트라인에 대응되는 WBL, WBLB는 기존의 SRAM 셀에서와 같은 방식으로 쓰기에 사용된다.
따라서 전치 읽기를 지원하는 SRAM 셀에서 쓰기 동작 시에는 기존의 SRAM에서와 같이 WWL에 의해 선택된 행의 셀 값을 덮어쓰고, 동일한 열의 셀 값을 한 번에 바꾸는 전치 쓰기는 지원하지 않는다.
전치 읽기를 지원하는 SRAM 셀에서 읽기 동작 시에는 기존의 SRAM 셀 구조에서 추가된 읽기 트랜지스터(M7)가 사용되는데, 값이 저장된 노드(storage node) Q의 전압이 게이트에 인가된 상태에서, 같은 행에 놓인 셀끼리 공유하는 읽기용 워드라인 H_RDWL을 통해 해당 행을 선택하게 되면, 같은 열에 놓인 셀끼리 공유하는 읽기용 비트라인 H_RDBL을 통해 셀에 저장된 값을 읽어낸다.
아울러 전치 읽기를 지원하는 SRAM 셀에서 읽기용 워드라인 H_RDWL을 통해 한 개의 행을 선택하여 해당 셀들에 저장된 값을 읽어내는 기존의 읽기 방식과 더불어, 한 개의 열을 선택하여 해당 셀들에 저장된 값을 읽어내는 전치 읽기 동작 시에는 H_RDWL과 H_RDBL이 서로의 역할을 바꾸어 동작된다.
즉, 전치 읽기 시 두 메탈 라인의 역할을 서로 바꾸어 세로 메탈 라인을 워드 라인으로, 가로 메탈 라인을 비트 라인으로 사용하는 것이다.
따라서 전치 읽기를 수행할 때 H_RDBL을 워드라인 V_RDWL으로 사용하여 한 개의 열을 선택할 수 있도록 하고, H_RDWL을 비트라인 V_RDBL으로 사용하여 선택된 열의 셀들에 저장된 값들을 읽어낸다.
따라서 전치 읽기 시에 두 메탈 라인의 역할을 서로 바꾸어 세로 메탈 라인을 워드 라인으로, 가로 메탈 라인을 비트 라인으로 사용하는데, 이 경우 소스와 드레인 역시 서로 바뀌어 연결될 수 있다.
한편, 종래의 SRAM 셀에서는 같은 행 또는 같은 열에 놓인 셀들만을 읽어낼 수 있기 때문에, 하나의 워드(Word)를 구성하는 여러 개의 비트들을 동일한 뱅크(bank) 내의 같은 행 혹은 같은 열에 저장할 경우, 읽기와 전치 읽기 중 하나에서만 해당 데이터를 한 번에 읽어내는 것이 가능하고, 읽기와 전치 읽기 모두에서 해당 워드를 한 번에 읽어내는 것은 불가능하다.
따라서 본 발명에 따른 T-SRAM을 이용할 때, 여러 개의 비트로 이루어진 워드를 쓴 뒤, 읽기와 전치 읽기 모두에서 동일하게 해당 워드의 비트들을 읽어내기 위해, 워드를 이루는 각각의 비트에 하나의 SRAM 뱅크를 할당한다.
도 5는 16비트 워드를 저장하기 위해 16개의 뱅크를 두었을 때의 예시로써, 행 1을 선택하여 읽기를 수행한 경우를 나타낸 것이고, 도 6은 16비트 워드를 저장하기 위해 16개의 뱅크를 두었을 때의 예시로써 열 1을 선택하여 전치 읽기를 수행한 경우를 나타낸 것이다.
따라서 워드를 이루는 각각의 비트에 하나의 SRAM 뱅크를 각각 할당함으로써, 행 1에 대한 읽기를 수행할 때와, 열 1에 대한 전치 읽기를 수행할 때, 겹치는 위치에 있는 행 1, 열 1의 워드의 경우, 16개의 뱅크로부터 동일한 셀들이 선택되기 때문에 같은 값을 읽을 수 있다.
이상에서 설명한 바와 같은 본 발명의 전치 읽기를 지원하는 SRAM 구조에 따르면, 기존의 읽기 및 쓰기와 더불어 전치 읽기를 지원하는 7개의 트랜지스터로 구성된 SRAM 셀을 구성하여, 행 방향 병렬 처리 뿐만 아니라 열 방향 병렬 처리 시에도 한 번의 읽기로 다수의 데이터들을 불러오는 것이 가능함으로써, 기존의 SRAM을 활용했을 때 여러 번의 읽기로 인해 딜레이와 전력 소모가 증가하던 문제를 해결할 수 있는 효과가 있다.
이상의 설명에서는 본 발명의 바람직한 실시예를 제시하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있음을 쉽게 알 수 있을 것이다.

Claims (6)

  1. 인버터 래치 형태로 2개의 저장노드(Q, QB)를 구성하는 4개의 트랜지스터와, 워드라인 신호의 제어를 받아 상기 저장노드(Q, QB)와 비트라인(BL, BLB) 사이를 각각 연결하는 2개의 액세스 트랜지스터로 구성된 SRAM 셀에 있어서,
    읽기와 전치읽기를 수행하는 하나의 읽기 트랜지스터를 포함하는 것을 특징으로 하되,
    상기 읽기 트랜지스터의 게이트는 상기 두 개의 저장노드 중 하나의 저장노드에 연결되고, 나머지 두 단자는 같은 행의 셀들끼리 공유하는 가로 메탈 라인(H_RDWL)과 같은 열의 셀들끼리 공유하는 세로 메탈 라인(H_RDBL)에 각각 연결되며,
    셀 별로 하나씩 포함된 상기 읽기 트랜지스터들을 열별 또는 행별로 구동시키되, 하나의 신호로 구동시킴으로써, 행 방향 병렬 처리 또는 열 방향 병렬 처리 시, 한 번의 읽기 과정으로 복수의 데이터를 읽고,
    상기 읽기 트랜지스터를 통하여 행 방향 읽기 시에는
    상기 가로 메탈 라인(H_RDWL)이 워드라인으로 동작하고 상기 세로 메탈 라인(H_RDBL)이 비트라인으로 동작하며,
    상기 읽기 트랜지스터를 통하여 열 방향 전치 읽기 시에는
    상기 가로 메탈 라인(H_RDWL)이 비트라인으로 동작하고 상기 세로 메탈 라인(H_RDBL)이 워드라인으로 동작하는 것을 특징으로 한 전치 읽기를 지원하는 SRAM 셀.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 다수의 SRAM 셀들로 구성된 SRAM에 있어서,
    상기 다수의 SRAM 셀들 각각은
    인버터 래치 형태로 2개의 저장노드(Q, QB)를 구성하는 4개의 트랜지스터와,
    워드라인 신호의 제어를 받아 상기 저장노드(Q, QB)와 비트라인(BL, BLB) 사이를 각각 연결하는 2개의 액세스 트랜지스터와,
    읽기와 전치읽기를 수행하는 하나의 읽기 트랜지스터를 포함하고,
    상기 읽기 트랜지스터의 게이트는 상기 두 개의 저장노드 중 하나의 저장노드에 연결되고, 나머지 두 단자는 같은 행의 셀들끼리 공유하는 가로 메탈 라인(H_RDWL)과 같은 열의 셀들끼리 공유하는 세로 메탈 라인(H_RDBL)에 각각 연결되며,
    셀 별로 하나씩 포함된 상기 읽기 트랜지스터들을 행별 또는 열별로 구동시키되, 하나의 신호로 구동시킴으로써, 행 방향 병렬 처리 또는 열 방향 병렬 처리 시, 한 번의 읽기 과정으로 복수의 데이터를 읽고,
    상기 읽기 트랜지스터를 통하여 행 방향 읽기 시에는
    상기 가로 메탈 라인(H_RDWL)이 워드라인으로 동작하고 상기 세로 메탈 라인(H_RDBL)이 비트라인으로 동작하며,
    상기 읽기 트랜지스터를 통하여 열 방향 전치 읽기 시에는
    상기 가로 메탈 라인(H_RDWL)이 비트라인으로 동작하고 상기 세로 메탈 라인(H_RDBL)이 워드라인으로 동작하는 것을 특징으로 하고,
    상기 SRAM은
    소정 개의 SRAM 셀들로 구성된 뱅크들을 다수개 포함하고,
    상기 SRAM에 복수의 비트로 구성된 데이터를 저장할 때,
    상기 다수의 뱅크들 각각은
    상기 SRAM에 저장될 데이터들을 구성하는 복수의 비트들 각각에 하나씩 할당된 것을 특징으로 하는 SRAM.
KR1020170184725A 2017-12-29 2017-12-29 전치 읽기를 지원하는 sram 셀 및 그를 이용한 sram KR102216625B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020170184725A KR102216625B1 (ko) 2017-12-29 2017-12-29 전치 읽기를 지원하는 sram 셀 및 그를 이용한 sram
US15/882,983 US20190206483A1 (en) 2017-12-29 2018-01-29 Sram structure supporting transposed reading

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170184725A KR102216625B1 (ko) 2017-12-29 2017-12-29 전치 읽기를 지원하는 sram 셀 및 그를 이용한 sram

Publications (2)

Publication Number Publication Date
KR20190081885A KR20190081885A (ko) 2019-07-09
KR102216625B1 true KR102216625B1 (ko) 2021-02-17

Family

ID=67059826

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170184725A KR102216625B1 (ko) 2017-12-29 2017-12-29 전치 읽기를 지원하는 sram 셀 및 그를 이용한 sram

Country Status (2)

Country Link
US (1) US20190206483A1 (ko)
KR (1) KR102216625B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110414677B (zh) * 2019-07-11 2021-09-03 东南大学 一种适用于全连接二值化神经网络的存内计算电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130077416A1 (en) * 2011-09-23 2013-03-28 Arm Limited Memory device and method of performing a read operation within a memory device
US20130201766A1 (en) * 2012-02-03 2013-08-08 Stmicroelectronics S.A. Volatile Memory with a Decreased Consumption and an Improved Storage Capacity

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030031072A1 (en) * 2001-08-08 2003-02-13 Eliel Louzoun Memory with row-wise write and column-wise read
JP4493398B2 (ja) * 2004-05-13 2010-06-30 富士通マイクロエレクトロニクス株式会社 半導体装置
US7813161B2 (en) * 2006-08-30 2010-10-12 Stmicroelectronics Pvt. Ltd Dual port SRAM with dedicated read and write ports for high speed read operation and low leakage
JP5259376B2 (ja) * 2008-12-22 2013-08-07 株式会社東芝 半導体記憶装置
US8514611B2 (en) * 2010-08-04 2013-08-20 Freescale Semiconductor, Inc. Memory with low voltage mode operation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130077416A1 (en) * 2011-09-23 2013-03-28 Arm Limited Memory device and method of performing a read operation within a memory device
US20130201766A1 (en) * 2012-02-03 2013-08-08 Stmicroelectronics S.A. Volatile Memory with a Decreased Consumption and an Improved Storage Capacity

Also Published As

Publication number Publication date
KR20190081885A (ko) 2019-07-09
US20190206483A1 (en) 2019-07-04

Similar Documents

Publication Publication Date Title
KR102353068B1 (ko) Sram 메모리
US20140328103A1 (en) Implementing computational memory from content-addressable memory
US20210134371A1 (en) Sram memory having subarrays with common io block
US11669302B2 (en) In-memory bit-serial addition system
US7359252B2 (en) Memory data bus structure and method of transferring information with plural memory banks
TW201619832A (zh) 半導體裝置及包含該半導體裝置的記憶體系統
US10026468B2 (en) DRAM with segmented word line switching circuit for causing selection of portion of rows and circuitry for a variable page width control scheme
CN109785882A (zh) 具有虚拟体化架构的sram及包括其的系统和方法
US20190295631A1 (en) Method and apparatus for storing and accessing matrices and arrays by columns and rows in a processing unit
USRE46474E1 (en) Multiple write during simultaneous memory access of a multi-port memory device
CN116483773A (zh) 一种基于转置dram单元的存内计算电路和装置
CN115148234A (zh) 存储器中计算(cim)存储阵列
US20060233013A1 (en) Memory device with pre-fetch circuit and pre-fetch method
KR102216625B1 (ko) 전치 읽기를 지원하는 sram 셀 및 그를 이용한 sram
US20230315389A1 (en) Compute-in-memory cell
JP6919950B2 (ja) 記憶ユニットおよびスタティックランダムアクセスメモリ
CN106251892B (zh) 大容量存储器
KR20220142875A (ko) 인메모리 연산을 수행하는 반도체 장치 및 그 동작 방법
JP2009048753A (ja) 半導体記憶装置及びデータの格納方法
KR102726631B1 (ko) 컴퓨트 인 메모리 (cim) 메모리 어레이
US20240321357A1 (en) Method for layout aware optimization for 10t nor-type cam cell
US20230420035A1 (en) In-memory computing circuit and method, and semiconductor memory
CN111128286B (zh) 存储器装置及其操作方法
US20220156189A1 (en) Method for copying data within memory device, memory device, and electronic device thereof
KR20060095262A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant