KR20220142875A - 인메모리 연산을 수행하는 반도체 장치 및 그 동작 방법 - Google Patents

인메모리 연산을 수행하는 반도체 장치 및 그 동작 방법 Download PDF

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Abstract

본 기술에 의한 반도체 장치는 하나 또는 둘 이상의 메모리 어레이를 포함하는 셀 회로 및 상기 셀 회로를 제어하는 제어 회로를 포함하되, 메모리 어레이는 제 1 서브 어레이와 제 2 서브 어레이를 포함하는 복수의 서브 어레이; 및 복사 신호에 따라 제 1 서브 어레이와 제 2 서브 어레이의 대응하는 다수의 비트라인을 서로 연결하는 어레이 연결 회로를 포함한다.

Description

인메모리 연산을 수행하는 반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE FOR PERFORMING COMPUTATION-IN-MEMORY AND OPERATION METHOD THEREOF}
본 기술은 메모리 장치 내에서 연산을 수행하는 반도체 장치 및 그 동작 방법에 관한 것이다.
인메모리 연산(CIM: Computation in memory)은 메모리 장치 내부에서 연산을 수행함으로써 메모리 장치 외부와의 데이터 이동을 줄이는 기술이다.
일반적으로 메모리 장치 외부로의 데이터 이동을 줄임으로써 전력 소비 및 처리 시간을 줄일 수 있다.
비특허문헌 1에 개시된 종래의 반도체 장치에서는 수행할 수 있는 연산이 AND, OR 연산에 한정되고, 비특허문헌 2에 개시된 종래의 반도체 장치는 메모리 장치에 큰 면적의 게이트 논리 회로가 추가되어야 하므로 실제 제품에 적용하기에 한계가 있다.
KR 10-2018-0046846 A US 2019/0042199 A1
V. Seshadri et al., "Ambit: In-Memory Accelerator for Bulk Bitwise Operations Using Commodity DRAM Technology," 2017 50th Annual IEEE/ACM International Symposium on Microarchitecture (MICRO), Boston, MA, USA, 2017, pp. 273-287. S. Li, D. Niu, K. T. Malladi, H. Zheng, B. Brennan and Y. Xie, "DRISA: A DRAM-based Reconfigurable In-Situ Accelerator," 2017 50th Annual IEEE/ACM International Symposium on Microarchitecture (MICRO), Boston, MA, USA, 2017, pp. 288-301.
본 기술은 인메모리 연산을 수행하는 반도체 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시예에 의한 반도체 장치는 하나 또는 둘 이상의 메모리 어레이를 포함하는 셀 회로 및 상기 셀 회로를 제어하는 제어 회로를 포함하되, 메모리 어레이는 제 1 서브 어레이와 제 2 서브 어레이를 포함하는 복수의 서브 어레이; 및 복사 신호에 따라 제 1 서브 어레이와 제 2 서브 어레이의 대응하는 다수의 비트라인을 서로 연결하는 어레이 연결 회로를 포함한다.
본 발명의 일 실시예에 의한 반도체 장치의 동작 방법은 제 1 서브 어레이의 제 1 메모리 셀에서 데이터를 읽는 단계; 제 1 메모리 셀에 연결된 제 1 비트라인과 제 2 서브 어레이의 제 2 비트라인을 연결하는 단계; 제 2 비트라인에 연결된 제 2 센스앰프에서 등화 동작을 수행하는 단계; 제 2 센스 앰프를 턴오프하고 제 1 센스 앰프에서 프리차지 동작을 수행하는 단계; 및 제 1 센스 앰프를 턴오프하고 제 2 센스 앰프를 턴온한 상태에서 상기 제 1 메모리 셀에 쓰기 동작을 수행하는 단계를 포함한다.
본 발명의 일 실시예에 의한 반도체 장치의 동작 방법은 제 1 서브 어레이에 포함된 다수의 제 1 메모리 셀에 대해서 읽기 동작을 수행하는 단계; 다수의 제 1 메모리 셀에 연결된 다수의 제 1 비트라인을 공통으로 연결하는 단계; 및 다수의 제 1 비트라인에 연결된 다수의 제 1 센스 앰프를 활성화하여 상기 다수의 제 1 비트라인의 전압을 증폭하는 단계를 포함한다.
본 기술에 의한 반도체 장치는 메모리 셀 어레이에 셀이나 연산 회로를 추가하지 않으면서 인메모리 연산을 수행할 수 있다.
본 기술에 의한 반도체 장치는 많은 수의 메모리 셀에 대해서 일시에 논리 연산을 수행함으로써 매우 빠르게 연산을 수행할 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치를 나타내는 블록도.
도 2는 본 발명의 일 실시예에 의한 셀 어레이 구조를 나타내는 블록도.
도 3은 본 발명의 일 실시예에 의한 반도체 장치에서 NOT 연산을 수행하는 방법을 나타내는 설명도.
도 4 내지 6은 본 발명의 일 실시예에 의한 부분합 연산을 수행하는 방법을 나타내는 설명도.
도 7은 본 발명의 일 실시예에 의한 부분합 연산을 단계별로 나타낸 도면.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치를 나타내는 블록도이다.
본 발명의 일 실시예에 의한 반도체 장치는 다수의 메모리 어레이(2)를 포함하는 셀 회로(1)와 제어 회로(3)를 포함한다.
본 실시예에서 메모리 어레이(2)는 디램 장치의 뱅크에 대응하는 구성이나 이에 한정되는 것은 아니다.
메모리 어레이(2)는 다수의 서브 어레이를 포함할 수 있으며 이에 대해서는 아래의 도 2를 참조하여 구체적으로 개시한다.
제어 회로(3)는 데이터, 주소, 명령을 교환하는 인터페이스 회로(4), 명령과 주소를 디코딩하는 명령 주소 디코더(5), 읽기 데이터를 저장하는 읽기 버퍼(6), 쓰기 데이터를 저장하는 쓰기 버퍼(7), 및 데이터 버스(8)를 포함한다.
이들은 종래의 메모리 장치에서도 사용되는 구성이므로 구체적인 구성 및 동작에 대해서는 개시를 생략한다.
제어 회로(3)는 맵핑 회로(10), 경로 설정 회로(20), 부분합 저장 회로(30), 연산 제어 회로(40)를 더 포함한다.
이들은 메모리 어레이(2)를 이용한 연산 동작을 수행하는데 사용될 수 있다.
맵핑 회로(10)는 쓰기 버퍼(7)에 저장된 데이터를 메모리 어레이(2)의 로우로 맵핑한다.
쓰기 버퍼(7)에 저장되는 데이터는 이차원의 행렬 형태를 가질 수 있다.
이때, 맵핑 회로(10)는 연산을 수행하기 위하여 이차원 행렬의 행 데이터를 그대로 메모리 어레이(2)의 행에 맵핑하거나, 열 데이터를 트랜스포즈 변환하여 메모리 어레이(2)의 행에 맵핑할 수 있다.
경로 설정 회로(20)는 동작 모드에 따라 맵핑 회로(10)의 데이터 또는 쓰기 버퍼(7)의 데이터를 데이터 버스(8)로 전달한다.
경로 설정 회로(20)는 동작 모드에 따라 쓰기 버퍼(7)의 데이터를 맵핑 회로(10)에 전달할 수도 있다.
부분합 저장 회로(30)는 메모리 어레이(2)의 한 행에 저장할 수 있는 데이터보다 더 큰 벡터 데이터를 연산할 때 사용할 수 있다.
예를 들어 행 하나의 크기가 1024비트인데 벡터 데이터의 원소 개수가 1024를 초과하는 경우 벡터 데이터를 다수 개로 분할하여 부분합 저장회로(30)에 저장할 수 있다.
부분합 저장 회로(30)는 후술하는 부분합 연산 동작을 수행하는 경우 부분합 연산 동작의 결과를 임시로 저장할 수 있다.
연산 제어 회로(40)는 반도체 장치 내부에서의 연산 동작을 수행하는 경우에 필요한 전반적인 동작을 제어할 수 있다.
연산 제어 회로(40)는 예를 들어, 연산 동작을 수행하는 경우에 수반되는 읽기 쓰기 동작을 위하여 인터페이스 회로(4), 명령 주소 디코더(5), 읽기 버퍼(6), 쓰기 버퍼(7)를 제어할 수 있다.
또한 연산 제어 회로(40)는 맵핑 회로(10), 경로 설정 회로(20), 부분합 저장 회로(30)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 의한 메모리 어레이(2)의 구조를 나타내는 블록도이다.
메모리 어레이(2)는 다수의 서브 어레이(100, 200)와 어레이 연결 회로(300)를 포함한다.
도 2에는 2개의 서브 어레이(100, 200)만 도시하였으나 서브 어레이의 개수가 이에 한정되는 것은 아니다.
서브 어레이(100, 200)는 열 방향으로 배치되며 어레이 연결 회로(300)를 통해 서로 연결될 수 있다.
이하에서는, 서브 어레이(100)를 제 1 서브 어레이(100) 또는 1번 서브 어레이(100)로 표시하고 서브 어레이(200)를 제 2 서브 어레이(200) 또는 2번 서브 어레이(200)로 표시할 수 있다.
제 1 서브 어레이(100)는 워드라인과 비트라인 사이에 연결된 다수의 메모리 셀(111, 112, 113)을 포함하는 제 1 셀 어레이(110)를 포함한다.
도면에는 1개의 워드라인(WL1)과 3개의 비트라인(BL11, BL12, BL13)을 도시하였으나 워드라인과 비트라인의 수가 이에 한정되는 것은 아니다.
제 1 서브 어레이(100)는 제 1 부분합 생성 신호(PSUM1)에 따라 제 1 셀 어레이(110)에 포함된 다수의 비트라인을 제 1 공통 연결 라인(124)에 공통 연결하는 제 1 부분합 생성 회로(120)를 포함한다.
본 실시예에서 제 1 부분합 생성 회로(120)는 각각 NMOS 트랜지스터인 다수의 스위치(121, 122, 123)를 포함한다.
제 1 서브 어레이(100)는 다수의 비트라인에 연결된 다수의 센스 앰프(131, 132, 133)를 포함하는 제 1 센스 앰프 어레이(130)를 포함한다.
센스 앰프(131)는 두 개의 비트라인(BL1, BLB1)에 연결되고, 센스 앰프(132)는 두 개의 비트라인(BL12, BLB12)에 연결되며, 센스 앰프(133)는 두 개의 비트라인(BL13, BLB13)에 연결된다.
제 2 서브 어레이(200)는 제 1 서브 어레이(100)와 실질적으로 동일한 구성을 가진다.
제 2 서브 어레이(200)는 제 2 셀 어레이(210), 제 2 부분합 생성 회로(220), 제 2 센스 앰프 어레이(230)를 포함하며 이들은 제 1 셀 어레이(110), 제 1 부분합 생성 회로(120), 제 1 센스 앰프 어레이(130)에 대응한다.
제 2 셀 어레이(210)는 워드라인(WL2)과 비트라인(BLB21, BLB22, BLB23) 사이에 연결된 다수의 메모리 셀(211, 212, 213)을 포함한다.
제 2 부분합 생성 회로(220)는 제 2 부분합 생성 신호(PSUM2)에 따라 제 2 셀 어레이(210)에 포함된 다수의 비트라인을 제 2 공통 연결 라인(224)에 공통 연결한다.
본 실시예에서 제 2 부분합 생성 회로(220)는 각각 NMOS 트랜지스터인 다수의 스위치(221, 222, 223)를 포함한다.
제 2 센스 앰프 어레이(230)는 다수의 비트라인에 연결된 다수의 센스 앰프(231, 232, 233)를 포함한다.
센스 앰프(231)는 두 개의 비트라인(BL21, BLB21)에 연결되고, 센스 앰프(232)는 두 개의 비트라인(BL22, BLB22)에 연결되며, 센스 앰프(233)는 두 개의 비트라인(BL23, BLB23)에 연결된다.
어레이 연결 회로(300)는 다수의 스위치(301, 302, 303)를 포함하며 복사 신호(COPY)에 따라 제 1 서브 어레이(100)와 제 2 서브 어레이(200)의 대응하는 비트라인을 연결한다.
예를 들어, 스위치(301)는 복사 신호(COPY)에 따라 비트라인(BL11)과 비트라인(BLB21)을 연결한다.
도 3은 본 발명의 일 실시예에 의한 반도체 장치에서의 NOT 연산 과정을 설명하는 도면이다.
메모리 셀(111)은 초기에 "1"을 저장하는 것으로 가정한다.
NOT 연산 과정에서 제 1 부분합 생성 신호(PSUM1) 및 제 2 부분합 생성 신호(PSUM2)는 모두 비활성화된다.
도 3(A)는 센싱 동작을 나타낸다.
프리차지 동작에 이어 워드라인(WL1)이 활성화되면 센스 앰프(131)에 연결된 비트라인(BL11)의 전압은 (0.5+α) VDD으로 상승하고, 비트라인(BLB11)의 전압은 0.5 VDD로 유지된다.
이때 워드라인(WL2), 스위치(301)와 센스 앰프(231)는 비활성화 또는 턴오프 상태이며, 센스 앰프(231)에 연결된 비트라인(BL21)과 비트라인(BLB21)은 0.5 VDD로 프리차지된 상태이다.
도 3(B)는 복사 동작을 설명한다.
센스 앰프(131)는 턴온되어 증폭 동작을 수행하고 이에 따라 비트라인(BL11)은 VDD, 비트라인(BLB11)은 0V으로 설정된다.
이때 스위치(301)가 턴온되어 비트라인(BL11)과 비트라인(BLB21)을 연결하며 이에 따라 비트라인(BLB21)의 전압이 VDD로 상승한다.
또한 센스 앰프(231)는 등화 동작을 수행하여 비트라인(BL21)과 비트라인(BLB21)을 연결한다.
등화 동작은 프리차지 동작과는 달리 센스 앰프에 연결된 두 비트라인(BL21, BLB21)을 단순히 연결하는 스위칭 동작이다. 이에 따라 비트라인(BL21)의 전압도 VDD로 상승한다.
도 3(C)는 프리차지 동작을 설명한다.
프리차지 동작 시 센스 앰프(131)는 프리차지 동작을 수행하고, 스위치(301)는 턴온되며, 센스 앰프(231)는 턴오프된다.
또한 워드라인(WL1, WL2)은 모두 비활성화된다.
이에 따라 비트라인(BL21)의 전압은 VDD로 유지되면서, 비트라인(BL11), 비트라인(BLB11) 및 비트라인(BLB21)은 0.5 VDD로 프리차지된다.
도 3(D)는 반전 동작을 설명한다.
반전 동작 시 센스 앰프(131)는 턴오프되고 센스 앰프(231)는 턴온되어 증폭 동작을 수행한다. 이때 스위치(301)는 턴온되고 워드라인(WL1)은 활성화된다.
이에 따라 비트라인(BLB21)의 전압은 0V로 하락하고, 이에 연결된 비트라인(BL11)도 0V로 하락하며 이에 따라 메모리 셀(111)에 데이터 "0"이 기록된다.
이상에서, 제 2 셀 어레이(210)에 포함된 워드라인은 항상 비활성화되므로 제 2 셀 어레이(210)에 저장된 셀 데이터는 영향을 받지 않는다.
도 4 내지 6은 본 발명의 일 실시예에 의한 반도체 장치의 부분합 연산 동작을 나타내는 설명도이다.
도 4는 활성화 동작을 나타내는 도면이다.
활성화 동작에서는 워드라인(WL1)에 연결된 다수의 메모리 셀(111, 112, 113)의 데이터를 읽어 비트라인(BL11, BL12, BL13)의 전압을 설정한다.
도 4에서는 하나의 워드라인(WL1)에 연결된 다수의 메모리 셀을 예시하고 있으나, 다른 실시예에서 다수의 메모리 셀은 서로 다른 워드라인에 연결될 수도 있다.
도 4에서 다수의 셀(111, 112, 113)에 저장된 데이터는 순서대로 "1", "0", "1"이다.
이에 따라 비트라인(BL11, BL13)의 전압은 VDD, 비트라인(BL12)의 전압은 0으로 설정된다.
도 5는 전하 분배 동작을 나타내는 도면이다.
전하 분배 동작에서는 제 1 부분합 생성 신호(PSUM0)가 활성화되어 제 1 부분합 생성 회로(120)의 스위치(121, 122, 123)가 턴온된다.
이에 따라 비트라인(BL11, BL12, BL13)이 제 1 공통 연결 라인(124)에 공통연결되어 전하가 분배되고, 그 결과 비트라인(BL11, BL12, BL13) 및 제 1 공통 연결 라인(124)의 전압은 0.67 VDD로 설정된다. 이하에서는 이 전압을 공통 전압 또는 부분합 전압으로 지칭할 수 있다.
도 6은 평가 동작을 나타내는 도면이다.
평가 동작은 비트라인(BL11, BL12, BL13) 사이에서 전하 분배가 완료된 상태에서 센스 앰프(131, 132, 133)를 활성화시켜 비트라인 전압(BL11, BL12, BL13)을 증폭하는 동작이다.
전하 분배 이후 비트라인(BL11, BL12, BL13)의 전압은 모두 0.67 VDD로서 0.5VDD 보다 크다.
이에 따라 센스 앰프(131, 132, 133)가 활성화되는 경우 비트라인(BL11, BL12, BL13)의 전압은 VDD로 증폭된다.
부분합 저장 회로(30)에 저장된 다수의 대표값들을 메모리 셀에 저장하고 전술한 부분합 생성 동작을 진행함으로써 3개 이상의 비트, 예를 들어, 6, 9, 12 비트의 벡터 데이터에 대한 부분합 생성 동작을 여러 단계로 나누어 수행할 수 있다.
즉, 하나의 로우에 포함된 셀 개수를 초과하는 벡터 데이터에 대해서는 부분합 연산 동작을 여러 단계로 나누어 진행하여 부분합 연산 결과에 대응하는 대표값을 생성할 수 있다.
본 실시예에서 대표값은 아날로그의 부분합을 0 또는 1의 디지털 데이터로 샘플링한 것으로 볼 수 있다.
도 7은 두 개의 벡터 데이터를 비트 단위로 연산하고 연산 결과를 이용하여 부분합을 생성하는 동작을 설명한다.
(A)는 벡터 A, (B)는 벡터 W를 나타내는 데이터이다.
벡터 A와 벡터 W는 예를 들어 제 1 셀 어레이의(110) 서로 다른 행에 저장될 수 있다.
예를 들어 하나의 행에 포함된 메모리 셀의 개수가 4개인 경우 벡터 A와 벡터 W에서 4개씩의 원소를 메모리 셀에 저장하여 비트 단위의 연산 동작을 처리할 수 있다.
(C)는 벡터 A와 벡터 W에 대해서 XNOR 연산을 수행한 결과를 나타낸다.
XNOR 연산은 OR 연산을 수행한 후 NOT 연산을 수행한 결과에 대응한다.
메모리 셀을 이용하여 비트 단위의 OR 연산을 수행하는 기술은 비특허문헌 1에 개시된 바와 같고, NOT 연산은 도 3을 참조하여 개시하였으므로 이들에 대한 개시는 반복하지 않는다.
(D)는 XNOR 연산 결과에 대해서 부분합 연산을 수행한 결과를 나타낸다.
도 7은 하나의 행에 4개의 비트라인이 있는 것으로 가정하고 4개의 원소 단위로 부분합 연산을 수행한 결과를 나타낸다.
전술한 바와 같이 4개 단위의 부분합 연산 결과에 대응하는 대표값은 부분합 저장 회로(30)에 임시 저장될 수 있다.
(D)의 "1", "0", "1", "1"과 같이 4개의 대표값이 생성되면 부분합 저장회로(30)에 저장된 대표값을 메모리 셀에 기록한 후 이들에 부분합 연산을 진행하여 (E)와 같은 결과를 생성할 수 있다.
(E)는 16개 원소에 대한 부분합 연산 결과가 "1"임을 나타낸다.
벡터의 원소 개수에 따라 추가적인 부분합 연산이 수행되어 최종적인 부분합 연산 결과를 도출할 수 있다.
본 발명의 권리범위는 이상의 개시로 한정되는 것은 아니다. 본 발명의 권리범위는 청구범위에 문언적으로 기재된 범위와 그 균등범위를 기준으로 해석되어야 한다.
1: 셀 회로 2: 메모리 어레이
3: 제어 회로 4: 인터페이스 회로
5: 명령 주소 디코더 6: 읽기 버퍼
7: 쓰기 버퍼 8: 데이터 버스
10: 맵핑 회로 20: 경로 설정 회로
30: 부분합 저장 회로 40: 연산 제어 회로
100, 200: 서브 어레이 110, 210: 셀 어레이
120, 220: 부분합 생성 회로 130, 230: 센스 앰프
300: 어레이 연결 회로

Claims (13)

  1. 하나 또는 둘 이상의 메모리 어레이를 포함하는 셀 회로 및 상기 셀 회로를 제어하는 제어 회로를 포함하되, 상기 메모리 어레이는
    제 1 서브 어레이와 제 2 서브 어레이를 포함하는 복수의 서브 어레이; 및
    복사 신호에 따라 상기 제 1 서브 어레이와 상기 제 2 서브 어레이의 대응하는 다수의 비트라인을 서로 연결하는 어레이 연결 회로;
    를 포함하는 반도체 장치.
  2. 청구항 1에 있어서, 상기 복수의 서브 어레이는 각각
    다수의 비트라인과 다수의 워드라인 사이에 연결되는 다수의 메모리 셀을 포함하는 셀 어레이; 및
    다수의 비트라인에 연결되는 다수의 센스 앰프
    를 포함하는 반도체 장치.
  3. 청구항 2에 있어서, 상기 제 1 서브 어레이에 포함된 제 1 메모리 셀의 데이터에 대해서 NOT 연산을 수행하는 경우, 상기 어레이 연결 회로는 제 1 센스 앰프를 이용하여 상기 제 1 메모리 셀의 데이터를 읽은 후 상기 제 1 메모리 셀에 연결된 제 1 비트라인을 상기 제 2 서브 어레이의 대응하는 제 2 비트라인에 연결하는 반도체 장치.
  4. 청구항 3에 있어서, 상기 제 2 비트라인에 연결된 제 2 센스 앰프는 등화 동작 후 비활성화되고, 이후 상기 제 1 센스 앰프는 프리차지 동작을 수행하는 반도체 장치.
  5. 청구항 4에 있어서, 상기 제 1 센스 앰프는 프리차지 동작 후 턴오프되고 이후 상기 제 2 센스 앰프가 활성화된 상태에서 상기 제 1 메모리 셀에 대해서 쓰기 동작을 수행하는 반도체 장치.
  6. 청구항 2에 있어서, 상기 복수의 서브 어레이 중 적어도 하나는 부분합 생성 신호에 따라 다수의 비트라인을 공통 연결 라인에 연결하는 다수의 스위치를 포함하는 부분합 생성 회로를 더 포함하는 반도체 장치.
  7. 청구항 6에 있어서, 상기 다수의 스위치는 다수의 비트라인에 연결된 다수의 메모리 셀에 대해서 읽기 동작을 수행한 후 턴온되고 다수의 비트라인의 전압은 전분배에 대응하는 부분합 전압으로 설정되는 반도체 장치.
  8. 청구항 6에 있어서, 상기 제어 회로는 상기 부분합 전압에 대응하는 대표값을 저장하는 부분합 저장 회로를 포함하는 반도체 장치.
  9. 청구항 8에 있어서, 상기 제어 회로는
    쓰기 버퍼에 저장된 데이터를 행 데이터로 제공하는 맵핑 회로;
    상기 쓰기 버퍼 또는 상기 맵핑 회로의 데이터를 데이터 버스에 제공하는 경로 설정 회로; 및
    연산 동작 시 상기 맵핑 회로, 및 상기 경로 설정 회로를 제어하는 연산 제어 회로
    를 더 포함하는 반도체 장치.
  10. 청구항 9에 있어서, 상기 제어 회로는
    명령, 주소, 데이터를 수신하는 인터페이스 회로;
    상기 인터페이스 회로에 연결되어 상기 명령 및 상기 주소를 디코딩하는 명령 주소 디코더; 및
    상기 인터페이스 회로에 읽기 데이터를 제공하는 읽기 버퍼;
    를 더 포함하되, 상기 쓰기 버퍼는 상기 인터페이스 회로에서 제공받는 쓰기 데이터를 저장하고, 상기 데이터 버스는 내부에서 데이터를 전달하는 반도체 장치.
  11. 제 1 서브 어레이의 제 1 메모리 셀에서 데이터를 읽는 단계;
    상기 제 1 메모리 셀에 연결된 제 1 비트라인과 제 2 서브 어레이의 제 2 비트라인을 연결하는 단계;
    상기 제 2 비트라인에 연결된 제 2 센스앰프에서 등화 동작을 수행하는 단계;
    상기 제 2 센스 앰프를 턴오프하고 상기 제 1 센스 앰프에서 프리차지 동작을 수행하는 단계; 및
    상기 제 1 센스 앰프를 턴오프하고 상기 제 2 센스 앰프를 턴온한 상태에서 상기 제 1 메모리 셀에 쓰기 동작을 수행하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  12. 제 1 서브 어레이에 포함된 다수의 제 1 메모리 셀에 대해서 읽기 동작을 수행하는 단계;
    상기 다수의 제 1 메모리 셀에 연결된 다수의 제 1 비트라인을 공통으로 연결하는 단계; 및
    상기 다수의 제 1 비트라인에 연결된 다수의 제 1 센스 앰프를 활성화하여 상기 다수의 제 1 비트라인의 전압을 증폭하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  13. 청구항 12에 있어서, 상기 다수의 제 1 비트라인 전압에 대응하는 대표값을 저장하는 단계를 더 포함하는 반도체 장치의 동작 방법.
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