JPH02137184A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に書込と読出とが
独立に行なわれ得るメモリセルを含むダイナミック型半
導体記憶装置に関する。

［従来の技術］ 第７図は、シリアルアクセスメモリの一般的な構成を示
すブロック図である。

第７図において、メモリセルアレイ６１は、ｋ行×ｍ列
に配列された複数の３トランジスタ型メモリセルからな
る。データを書込むべきメモリセルの選択は、書込行選
択リングポインタ６２および書込列選択リングポインタ
６４によって行なわれる。また、データを読出すべきメ
モリセルの選択は、読出行選択リングポインタ６３およ
び読出列選択リングポインタ６５によって行なわれる。

なお、書込列選択リングポインタ６４には書込制御回路
が含まれ、読出列選択リングポインタ６５には読出制御
回路が含まれる。

最初に、外部から与えられる書込リセット信号ＷＲ３Ｔ
および読出リセット信号ＲＲ８Ｔに応答して、それぞれ
書込行選択リングポインタ６２、書込列選択リングポイ
ンタ６４、続出行選択リングポインタ６３および読出列
選択リングポインタ６５がイニシャライズされる。これ
により、まず、メモリセルアレイ６１の第１列の第１行
が指定される。以後、外部から与えられる書込クロック
信号ＷＣＬＫおよび読出クロック信号ＲＣＬＫにそれぞ
れ同期して、第１列の第２行、第３行、・・・第見行が
順に指定され、さらに、第２列の第１行、第２行、・・
・、第迂列が順に指定される。そして、第ｍ列の第（行
まで指定された後は、第１列の第１行に戻り、以後、そ
れぞれ書込リセット信号ＷＲＳＴおよび読出リセット信
号ＲＲ３Ｔが入力されるまで同様のアドレス指定が繰返
される。書込行選択リングポインタ６２および書込列選
択リングポインタ６４により指定されたメモリセルに入
力データＤＩが書込制御回路により書込まれ、読出行選
択リングポインタ６３および読出列選択リングポインタ
６５により指定されたメモリセル内の情報が読出制御回
路から出力データＤＯとして読出される。書込と続出と
は互いに独立に行なわれる。

第８図は、第７図のシリアルアクセスメモリの主要部の
構成を示す回路図である。

メモリセルアレイ６１の各列に対応して書込用ビット線
ＷＢ、および読出用ビット線ＲＢ、が設けられている。

ここでｋは１〜ｍの整数である。

各書込用ビット線ＷＢ、には書込ドライバ１１が接続さ
れ、各読出用ビット線ＲＢ、には読出回路１３が接続さ
れている。また、メモリセルアレイ６１の各行に対応し
て、書込用ワード線ＷＷＬ。

および読出用ワード線ＲＷＬｏが設けられている。

ここでｎは１〜痣の整数である。各メモリセル１０に対
応してＡＮＤゲートからなる書込選択ゲート１２が設け
られている。第８図には、メモリセルアレイ６１の第に
列および第に＋１列における第０行、第ｎ＋１行および
第ｎ＋２行のメモリセル１０が示されている。各メモリ
セル１０は、トランジスタ１、トランジスタ２およびト
ランジスタ３からなる３トランジスタ型メモリセルであ
る。

各トランジスタ１．　２．　３はＮチャネルＭＯ８電界
効果トランジスタからなる。４は記憶容量である。

ここで、第に列の第０行のメモリセルに注目すると、ト
ランジスタ３のゲートはトランジスタ１を介して書込用
ビット線ＷＢ、に接続され、ドレインはトランジスタ２
を介して読出用ビット線ＲＢ１に接続され、ソースは接
地されている。トランジスタ１のゲートは書込選択ゲー
ト１２の出力に接続され、トランジスタ２のゲートは読
出用ワ−ド線ＲＷＬｏに接続されている。書込選択ゲー
ト１２の一方の入力端子は書込用ワード線ＷＷＬ。に接
続されている。書込用ワード線ＷＷＬｎは、第７図に示
した書込行選択リングポインタ６２に接続され、各読出
用ワード線ＲＷＬ、は、続出行選択リングポインタ６３
に接続されている。

各列の書込選択ゲート１２の他方の入力端子には、書込
列選択リングポインタ６４により書込列選択信号ＷＢＳ
、が共通に与えられる。また、各列の読出回路１３には
、読出列選択リングポインタ６５により読出列選択信号
ＲＢＳｋが与えられる。

次に、このシリアルアクセスメモリの書込動作を説明す
る。

たとえば、第７図に示した書込行選択リングポインタ６
２および書込列選択リングポインタ６４により第に＋１
列の第ｎ行のメモリセル１０が選択される場合には、書
込用ワード線ＷＷＬｎの電位がｒＨＪレベルに立上がり
、かつ、書込列選択信号ＷＢＳｋや、がｒＨＪレベルに
立上がる。これにより、第に＋１列の第ｎ行の書込選択
ゲート１２の出力がｒＨＪレベルとなり、トランジスタ
１がオンする。その結果、書込ドライバ１１によってバ
ッファされた入力データＤＩが書込用ビット線Ｗ　Ｂ　
ｋ　＋　１を介してメモリセル１０の記憶容ｊ１４に書
込まれる。

このとき、第に＋１列以外の書込列選択信号ＷＢＳおよ
び第ｎ行以外の書込ワード線ＷＷＬの電位はｒＬＪレベ
ルとなっているので、第に＋１列の第ｎ行の書込選択ゲ
ート１２以外の書込選択ゲート１２の出力はｒＬＪレベ
ルとなっている。したがって、第に＋１列の第ｎ行以外
のメモリセル１０のトランジスタ１はすべてオフしてお
り、そのメモリセル１０に記憶されている情報は破壊さ
れない。

次に、このシリアルアクセスメモリの読出動作を説明す
る。

たとえば、第７図に示した読出行選択リングポインタ６
３および読出列選択リングポインタ６５により第に＋１
列の第ｎ行のメモリセル１０が選択される場合には、読
出用ワード線Ｒ−ＷＬ、の電位がｒＨＪレベルに立上が
る。このとき、第ｎ行のメモリセル１０に記憶された情
報はすべて読出用ビットｔ！１ＩＲＢ１〜ＲＢｍに読出
されるが、読出列選択信号ＲＢＳｋ＋＋により選択され
た第に＋１列の読出回路１３のみから情報が出力される
。

なお、３トランジスタ型メモリセルを用いたＦＩＦＯ（
ｆｉｒｓｔ　　ｉｎ　　ｆｉｒｓｔ　　ｏｕｔ）メモリ
については、Ｉｎｔｒｏｄｕｃｔｉｏｎｔｏ　　ＮＭＯ
８ａｎｄ　　ＣＭＯＳ　　ＶＬＳＩＳｙｓｔｅｍ　　Ｄ
ｅｓｉｇｎのｐ、　２６８〜２７３に記載されている。

［発明が解決しようとする課題］ ３トランジスタ型メモリセルからなる上記の従来の半導
体記憶装置においては、情報を書込むメモリセルを選択
するためにゲート回路が必要となる。このゲート回路に
より、選択されないメモリセルへの書込が防止される。

しかし、このゲート回路の存在により回路規模が大きく
なり、半導体記憶装置の占有面積が増大するという問題
点かあった。また、ゲート回路をＣＭＯＳにより構成し
た場合には、ラッチアップを起こす原因となる可能性が
あった。

この発明の主たる目的は、ゲート回路を用いることなく
書込動作が正常に行なわれ、占有面積が小さく大容量化
が可能な、ダイナミック型半導体記憶装置を得ることで
ある。

［課題を解決するための手段］ この発明にかかる半導体記憶装置は、情報を記憶するた
めの複数のメモリセル、複数の書込用ビット線、複数の
第１の読出用ビット線、複数の第２の読出用ビット線、
複数の書込用ワード線、複数の第１の読出用ワード線、
複数の第２の読出用ワード線、書込用行道、択手段、読
出用行選択手段、書込用列選択手段、および書込制御手
段を備えたものである。

複数のメモリセルは、複数行および複数列に配列されて
いる。複数の書込用ビット線、複数の第１の読出用ビッ
ト線および複数の第２の読出用ビット線は、複数列に対
応して設けられている。また、複数の書込用ワード線、
複数の第１の読出用ワード線、複数の第２の読出用ワー
ド線は、複数行に対応して設けられている。書込用行選
択手段は、情報の書込時に、複数行のいずれかを選択し
、対応する書込用ワード線および対応する第２の読出用
ワード線にそれぞれ第１および第２の選択信号を与える
。読出用行選択手段は、情報の読出時に、複数行のいず
れかを選択し、対応する第１の読出用ワード線に第３の
選択信号を与える。書込用列選択手段は、情報の書込時
に、複数列のいずれかを選択する。

書込制御手段は、書込用列選択手段により選択された列
に属する書込用ビット線に書込むべき情報を与えるとと
もに、書込用列選択手段により選択されない列に属する
第２の読出用ビット線の情報をその列に属する書込用ビ
ット線に与える。

複数のメモリセルの各々は、第１のトランジスタ、第２
のトランジスタ、＊３のトランジスタ、および第４のト
ランジスタを含む。第１のトランジスタには情報が蓄積
される。第２のトランジスタは、対応する書込用ビット
線と第１のトランジスタとの間に結合され、対応する書
込用ワード線に与えられる第１の選択信号に応答して導
通状態となる。第３のトランジスタは、対応する第１の
読出用ビット線と第１のトランジスタとの間に結合され
、対応する第１の読出用ワード線に与えられる第３の選
択信号に応答して導通状態となる。

第４のトランジスタは、対応する第２の読出用ビット線
と第１のトランジスタとの間に結合され、対応する第２
の読出用ワード線に与えられる第２の選択信号に応答し
て導通状態となる。

［作用］ この発明にかかる半導体記憶装置においては、情報の書
込時に、書込用行選択手段により選択された行に属する
メモリセルのうち、書込用列選択手段により選択された
列に属するメモリセルにおいては、書込用ビット線に与
えられた情報が第２のトランジスタを介して第１のトラ
ンジスタに書込まれる。また、書込用行選択手段により
選択された行に属するメモリセルのうち、書込用列選択
手段により選択されない他の列に属するメモリセルにお
いては、第１のトランジスタに蓄積されている情報が第
４のトランジスタを介して第２の読出用ビット線に読出
される。その読出された情報は、書込制御手段により書
込用ビット線に与えられ、第２のトランジスタを介して
第１のトランジスタに再書込される。一方、情報の読出
時には、読出用行選択手段により選択された行に属する
メモリセルにおいて、第１のトランジスタに蓄積されて
いる情報が第３のトランジスタを介して第１の読出用ビ
ット線に読出される。

このように、情報の書込時には、選択されない列に属す
るメモリセルに対してリフレッシュ動作が行なわれる。

そのため、選択されない列に属するメモリセルへの誤書
込の防止およびメモリセルのデータ保持特性の向上が、
簡単な回路で行なわれ、占有面積が低減される。

［実施例コ 以下、この発明の実施例を図面を用いて詳細に説明する
。

第１図は、この発明の一実施例による半導体記憶装置に
含まれるメモリセルの構成を示す回路図である。

第１図において、メモリセル２０は、ストレージトラン
ジスタＴ１、書込トランジスタＴ２、読出トランジスタ
Ｔ３、リフレッシュトランジスタＴｒｆ、およびストレ
ージキャパシタＣ１からなる。各トランジスタＴｌ、Ｔ
２．Ｔ３．ＴｒｆはＮチャネルＭＯＳ電界効果トランジ
スタからなる。

ストレージトランジスタＴ１のゲートは書込トランジス
タＴ２を介して書込用ビット線ＷＢに接続され、ドレイ
ンは読出トランジスタＴ３を介して読出用ビット線ＲＢ
に接続されかつリフレッシュトランジスタＴｒｆを介し
てリフレッシュ用ビット線ＲＦＢに接続されている。ス
トレジトランジスタＴ１のソースは接地されている。書
込トランジスタＴ２のゲートは書込用ワード線ＷＷに接
続され、読出用トランジスタＴ３のゲートは読出用ワー
ド線ＲＷに接続されている。リフレッシュトランジスタ
Ｔｒｆのゲートはリフレッシュ用ワ−ド線ＲＦＷに接続
されている。

このメモリセル２０においては、書込用ワード線ＷＷ、
リフレッシュ用ワード線ＲＦＷ、および読出用ワード線
ＲＷにより書込動作および読出動作が制御される。また
、書込用ビット線ＷＢを介してメモリセル２０にデータ
が入力され、読出用ビット線ＲＢおよびリフレッシュ用
ビット線ＲＦＢを介してメモリセル２０からデータが出
力される。

また、このメモリセル２０においては、書込用ビット線
ＷＢを介して書込まれたデータの反転データが、読出用
ビット線ＲＢおよびリフレッシュ用ビット線ＲＦＢに読
出される。たとえば、メモリセル２０にｒＨＪレベルの
データが書込まれている場合には、読出用ビット線ＲＢ
およびリフレッシュ用ビット線ＲＦＢにはｒＬＪレベル
のデータが読出され、メモリセル２０にｒＬＪレベルの
データが書込まれている場合には、読出用ビ・ント線Ｒ
Ｂおよびリフレッシュ用ビット線ＲＦＢにはｒＨＪレベ
ルのデータが読出される。

この実施例の半導体記憶装置においては、第２図に示す
ように、第１図の構成を有する複数のメモリセル２０が
、弘行Ｘｍ列にマトリックス状に配列されている。

第３図は、この実施例の半導体記憶装置の全体構成を示
すブロック図である。第３図に示すように、この半導体
記憶装置は、【行×ｍ列に配列された央数のメモリセル
からなるメモリセルアレイ３１、書込行選択回路３２、
続出行選択回路３３、書込制御部３４、書込列選択回路
３５、読出制御部３６、および読出列選択回路３７から
なる。

第４図は、第３図の半導体記憶装置の主要部の構成を示
す回路図である。第４図には、メモリセルアレイ３１の
Ｉｊ列および第ｊ　＋１列が詳細に示される。第ｊ列お
よび第ｊ＋１列の各々は、悲個のメモリセル２０、書込
制御回路２１、および読出回路２５から構成される。書
込制御回路２１は、第３図の書込制御部３４に含まれ、
続出回路２５は第３図の読出制御部３６に含まれている
。

第ｊ列には、書込用ビット線ＷＢＪ、読出用ビット線Ｒ
Ｂ、およびリフレッシュ用ビット線ＲＦＢ、が配置され
ており、ＷＳｊ＋１列には、書込用ビット線ｗＢ、＋、
ｓ読出用ビット線ＲＢ、ヤ１、およびリフレッシュ用ビ
ット線ＲＦＢ、ヤ、が配置されている。また、これらの
ビット線に交差するように、書込用ワード線ＷＷ０〜Ｗ
Ｗ、、　、読出用ワード線ＲＷ０〜ＲＷ、−，、および
リフレッシュ用ワード線ＲＦＷｏ〜ＲＦＷ、−、が配置
されている。各メモリセル２０は、対応する書込用ビッ
ト線、読出用ビット線、リフレッシュ用ビット線、書込
用ワード線、読出用ワード線、およびリフレッシュ用ワ
ード線に接続されている。

書込制御回路２１は、書込用のトライステートバッファ
２２およびリフレッシュ用のトライステートバッフ７２
３、駆動能力の小さいＰチャネルＭＯＳ電界効果トラン
ジスタ２４を含む。第ｊ列に対応する書込制御回路２１
においては、トライステートバッファ２２の入力端子に
外部からメモリセル２０に書込まれるべき入力データＤ
Ｉ、が与えられる。トライステートバッファ２２の出力
端子は書込用ビット線ＷＢＪに接続されている。

トライステートバッファ２２の出力端子からは入力デー
タＤＩ、の正転信号が出力される。トライステートバッ
ファ２２の制御端子には、第３図に示される書込列選択
回路３５から与えられる列選択信号（コラムイネーブル
信号）ＣＥ、が与えられる。一方、トライステートバッ
ファ２３の入力端子はリフレッシュ用ビット線ＲＦＢＪ
に接続され、出力端子は書込用ビット線ＷＢＪに接続さ
れている。トライステートバッファ２３の出力端子から
はリフレッシュ用ビット線ＲＦＢ、上のデータの反転信
号が出力される。トライステートバッファ２３の制御端
子には、列選択信号ＣＥＪが与えられる。トランジスタ
２４は、リフレッシュ用ビット線ＲＦＢ、の電位をプル
アップするために用いられる。

２つのトライステートバッファ２２および２３は、相補
的に高インピーダンス状態となる。たとえば、列選択信
号ＣＥ、がｒＨＪレベルのときには、トライステートバ
ッファ２２が導通状態となリ、トライステートバッファ
２３が高インピーダンス状態となる。これにより、入力
データＤＩの正転データがトライステートバッファ２２
によりバッファされて書込用ビット線ＷＢ、に伝達され
る。また、列選択信号ＣＥ、がｒＬＪレベルのときには
、トライステートバッファ２２が高インピーダンス状態
となり、トライステートバッファ２３が導通状態となる
。これにより、リフレッシニ用ビット線ＲＦＢ、上のデ
ータがトライステートバッファ２３により反転されて書
込用ビット線ＷＢ、に伝達される。

なお、第ｊ＋１列に対応する書込制御回路２１も、第ｊ
列に対応する書込制御回路２１と同様に構成されている
。

第ｊ列に対応する読出回路２５は、データの読出時に、
第３図に示される読出列選択回路３７から出力される列
選択信号ＲＣＥＪにより活性化される。読出回路２５は
、読出用ビット線ＲＢ、に読出されたデータを増幅し出
力データＤＯ４として外部に出力する。また、ｊ＋１列
に対応する読出回路２５は、データの読出時に、第３図
に示される読出列選択回路３７から出力される列選択信
号ＲＣＥＪヤ、に応答して活性化される。その読出回路
２５は、読出用ビット線ＲＢＪｔｌ上に読出されたデー
タを増幅して出力データＤＯ，，，として外部に出力す
る。

なお、第３図に示される書込行選択回路３２、読出行選
択回路３３、書込列選択回路３５および読出列選択回路
３７の各々は、デコーダまたはリングポインタにより構
成される。

次に、この半導体記憶装置の書込動作を第５図および第
６図のタイミングチャートを参照しながら説明する。

第４図において、第ｊ列の第ｉ行のメモリセル２０が選
択されている場合について説明する。この場合、第ｊ列
の第ｉ行のメモリセル２０には人力データＤＩ、が書込
まれ、第ｊ＋１列の第ｉ行のメモリセル２０に対しては
リフレッシュ動作が行なわれる。データの書込動作は、
書込クロック信号ＷＣＬＫに同期して行なわれる。書込
ワード線ＷＷｌの電位は、書込クロック信号ＷＣＬＫが
ｒＬＪレベルの期間にｒＨＪレベルとなり、リフレッシ
ュ用ワード線ＲＦＷ、の電位は、書込クロック信号ＷＣ
ＬＫの立上がりから次のサイクルにおける立上がりまで
ｒＨＪレベルとなる。

第３図に示される書込列選択回路３５により第４図に示
される第ｊ列が選択されると、列選択信号ＣＥ、がｒＨ
Ｊレベルとなる。これにより、トライステートバッファ
２２が通常の正転バッファとして働き、トライステート
バッファ２３の出力は高インピーダンス状態となる。こ
の場合のデータの書込動作が第５図のタイミングチャー
トに示される。

書込クロック信号ＷＣＬＫの立上がりに同期してリフレ
ッシュ用ワード線ＲＦＷ、の電位がｒＨＪレベルに立上
がる。それにより、第ｊ列の第ｉ行のメモリセル２０内
のデータがリフレッシュトランジスタＴｒｆを介してリ
フレッシュ用ビット線ＲＦＢｊに読出される。その結果
、リフレッシュ用ビット線ＲＦＢ、の電位がｒＨＪレベ
ルまたはｒＬＪレベルに変化する。しかし、このときト
ライステートバッファ２３の出力は高インピーダンス状
態となっているので、書込用ビット線ＷＢ。

には入力データＤＩ、がトライステートバッファ２２に
よりバッファされて伝達されるが、リフレッシュ用ビッ
ト線ＲＦＢ、に読出されたデータは伝達されない。

その後、書込クロック信号ＷＣＬＫの立下がりに同期し
て書込用ワード線ＷＷＩの電位がｒＨＪレベルに立上が
る。それにより、書込用ビット線ＷＢ、に与えられた入
力データＤＩ、が書込トランジスタＴ２を介してストレ
ージトランジスタＴ１に書込まれる。次に、書込クロッ
ク信号ＷＣＬＫの立上がりに同期して書込用ワード線Ｗ
Ｗ、の電位およびリフレッシュ用ワード線ＲＦＷ、の電
位がｒＬＪレベルに立下がる。

同じサイクルにおいて、第ｊ＋１列の第ｉ行のメモリセ
ル２０は、書込列選択回路３５により選択されていない
ので、列選択信号ＣＥ、ヤ、はｒＬＪレベルとなる。そ
の結果、３ｉｊ＋１列に対応する書込制御回路２１内の
トライステートバッファ２２の出力は高インピーダンス
状態となり、トライステートバッファ２３はリフレッシ
ュ用ビット線ＲＦＢ、ヤ、上のデータの反転データを書
込用ビット線ＷＢＪや、に伝達する。この場合のリフレ
ッシュ動作が第６図のタイミングチャートに示される。

書込クロック信号ＷＣＬＫの立上がりに同期してリフレ
ッシュ用ワード線ＲＦＷ、の電位がｒＨＪレベルに立上
がる。それにより、第ｊ＋１列の第１行のメモリセル２
０内のデータがリフレッシュトランジスタＴｒｆを介し
てリフレッシュ用ビット線ＲＦＢ、＋、に続出される。

その結果、リフレッシュ用ビット線ＲＦＢ、、、の電位
がｒＨＪレベルまたはｒＬＪレベルに変化する。たとえ
ば、第ｊ＋１列の第１行のメモリセル２０にｒＨＪレベ
ルのデータが書込まれている場合には、そのメモリセル
２０のストレージトランジスタＴ１およびリフレッシュ
トランジスタＴｒｆが導通状態になり、リフレッシュ用
ビットＩＲＦＢＪ＋＋の電位がｒＬＪレベルとなる。そ
の結果、リフレッシュ用ビットｆｉＲＦＢ、ヤ、上のｒ
ＬＪレベルのデータがトライステートバッファ２３によ
り反転されて書込用ビット線ＷＢ、ヤ、にｒＨＪレベル
のデータが現われる。逆に、第ｊ＋１列の第１行のメモ
リセル２０にｒＬＪレベルのデータが書込まれている場
合には、そのメモリセル２０のストレージトランジスタ
Ｔ１が非導通状態であるため、リフレッシュ用ビット線
ＲＦＢ、＋、の電位はプルアップ用のトランジスタ２４
によりプルアップされｒＨＪレベルとなっている。その
結果、リフレッシュ用ビット線ＲＦ　Ｂ、ヤ、上のｒＨ
Ｊ　レベルのデータがトライステートバッフ７２３によ
り反転され、書込用ビット線ＷＢユ１．にｒＬＪレベル
のデータが現われる。すなわち、メモリセル２０に書込
まれていたデータが、リフレッシュ用ワード線ＲＦＷの
電位の立上がりに同期して書込用ビット線ＷＢ、や、に
伝達される。

次に、書込クロック信号ＷＣＬＫの立下がりに同期して
、書込用ワード線ＷＷｉの電位がｒＨＪレベルに立上が
り、書込用ビット線ＷＢ、、、上のデータがそのメモリ
セル２０の書込トランジスタＴ２を介してストレージト
ランジスタＴ１に書込まれる。このようにして、第ｊ＋
１列の第１行のメモリセル２０がリフレッシュされる。

次に、第ｊ列の第１行のメモリセル２０からデータが読
出される場合には、第３図に示される続出行選択回路３
３により読出用ワード線ＲＷ、の電位がｒＨＪレベルに
立上げられる。これにより、第ｊ列の第１行のメモリセ
ル２０に記憶されたデータは読出トランジスタＴ３を介
して読出用ビット線ＲＢ、に読出され、第ｊ＋１列の第
１行のメモリセル２０に記憶されたデータは続出トラン
ジスタＴ３を介して読出用ビット線ＲＢＩＩに読出され
る。その後、第３図に示される読出列選択回路３７から
の読出列選択信号ＲＣＥＪにより第ｊ列に対応する読出
回路２５が活性化される。その結果、読出用ビット線Ｒ
Ｂ、上のデータが読出回路２５から出力データＤＯＪと
して出力される。

このように、上記実施例においては、４トランジスタ１
キヤパシタ型のメモリセルを使用したことにより、デー
タの書込時に、選択された列のメモリセルにデータが確
実に書込まれるとともに、選択されない列のメモリセル
に対してはリフレッシュが行なわれる。そのため、ゲー
ト回路を用いることなく、選択されない列のメモリセル
への誤書込を防止することができるとともに、メモリセ
ルのデータ保持特性を向上させることができる。

また、誤書込防止のための制御回路が簡略化されるので
、半導体記憶装置の占有面積を低減することができる。

なお、上記実施例においては、書込制御回路２１内のプ
ルアップ用トランジスタがＰチャネルＭＯＳ５界効果ト
ランジスタにより構成されているが、このプルアップト
ランジスタはＮチャネル間Ｏ８電界効果トランジスタに
より構成してもよい。

また、書込制御回路２１内のトライステートバッファ２
２および２３の代わりに、トランスミッションゲートを
利用してもよい。

［発明の効果］ 以上のようにこの発明によば、情報の書込時に、選択さ
れたメモリセルには情報が確実に書込まれるとともに、
選択されないメモリセルに対してはリフレッシュ動作が
行なわれるので、選択されないメモリセルへの誤書込が
防止されるとともに、メモリセルのデータ保持特性の向
上が図られる。

また、ゲート回路を用いる必要がないので、半導体記憶
装置の占有面積が小さくなり、かつラッチアップの可能
性もなくなる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置に含
まれるメモリセルの構成を示す回路図である。第２図は
同実施例の半導体記憶装置に含まれるメモリセルの配置
を示す図である。第３図は同実施例の半導体記憶装置の
全体構成を示すブロック図である。第４図は同実施例の
半導体記憶装置の主要部の構成を示す回路図である。第
５図は同実施例の半導体記憶装置におけるデータの書込
動作を説明するためのタイミングチャートである。 第６図は同実施例の半導体記憶装置におけるデータの書
込時に選択されないメモリセルに対して行なわれるリフ
レッシュ動作を説明するためのタイミングチャートであ
る。第７図は従来のシリアルアクセスメモリの構成を示
すブロック図である。 第８図は従来のシリアルアクセスメモリの主要部の構成
を示す回路図である。 図において、Ｔ１はストレージトランジスタ、Ｔ２は書
込トランジスタ、Ｔ３は続出トランジスタ、Ｔｒｆはリ
フレッシュトランジスタ、Ｃ１はストレージキャパシタ
、ＷＢは書込用ビット線、ＲＢは読出用ビット線、ＲＦ
Ｂはリフレッシュ用ビット線、ＷＷは書込用ワード線、
ＲＷは読出用ワード線、ＲＦＷはリフレッシュ用ワード
線、２０はメモリセル、２１は書込制御回路、２５は読
出回路、３１はメモリセルアレイ、３２は書込行選択回
路、３３は読出行選択回路、３４は書込制御部、３５は
書込列選択回路、３６は読出制御部、３７は読出列選択
回路である。 なお、各図中、同一符号は同一または相当部分を示す。 、第　１　図 第３図 Ｉ 第２図

Claims (1)

1. 【特許請求の範囲】 複数行および複数列に配列され、情報を記憶するための
   複数のメモリセル、 前記複数列に対応して設けられた複数の書込用ビット線
   、 前記複数列に対応して設けられた複数の第１の読出用ビ
   ット線、 前記複数列に対応して設けられた複数の第２の読出用ビ
   ット線、 前記複数行に対応して設けられた複数の書込用ワード線
   、 前記複数行に対応して設けられた複数の第１の読出用ワ
   ード線、 前記複数行に対応して設けられた複数の第２の読出用ワ
   ード線、 情報の書込時に、前記複数行のいずれかを選択し、対応
   する前記書込用ワード線および対応する前記第２の読出
   用ワード線にそれぞれ第１および第２の選択信号を与え
   る書込用行選択手段、情報の読出時に、前記複数行のい
   ずれかを選択し、対応する前記第１の読出用ワード線に
   第３の選択信号を与える読出用行選択手段、 情報の書込時に、前記複数列のいずれかを選択する書込
   用列選択手段、および 前記書込用列選択手段により選択された列に属する書込
   用ビット線に書込むべき情報を与えるとともに、前記書
   込用列選択手段により選択されない列に属する第２の読
   出用ビット線の情報をその列に属する書込用ビット線に
   与える書込制御手段を備え、 前記複数のメモリセルの各々は、 情報を蓄積するための第１のトランジスタ、対応する前
   記書込用ビット線と前記第１のトランジスタとの間に結
   合され、対応する前記書込用ワード線に与えられる前記
   第１の選択信号に応答して導通状態となる第２のトラン
   ジスタ、 対応する前記第１の読出用ビット線と前記第１のトラン
   ジスタとの間に結合され、対応する前記第１の読出用ワ
   ード線に与えられる前記第３の選択信号に応答して導通
   状態となる第３のトランジスタ、および 対応する前記第２の読出用ビット線と前記第１のトラン
   ジスタとの間に結合され、対応する前記第２の読出用ワ
   ード線に与えられる前記第２の選択信号に応答して導通
   状態となる第４のトランジスタを含む、半導体記憶装置
   。