KR102409969B1 - 다른 메모리 셀들을 포함하는 하이브리드 dram 어레이 - Google Patents

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Abstract

하이브리드 메모리는 제 1 유형의 메모리 셀들을 갖는 제 1 로우 및 제 2 유형의 메모리 셀들을 갖는 제 2 로우를 포함하는 복수의 로우들을 포함하는 복수의 타일들; 비트라인 선택 신호 및 비트라인 선택 신호의 반전인 상보 비트라인 선택 신호를 포함하는 비트라인 선택 신호들의 쌍; 입력 데이터를 수신하도록 구성되는 워드라인 드라이버; 출력 데이터를 출력하도록 구성되는 감지 증폭기; 제 1 로우 및 제 2 로우에 연결되는 라이트 비트라인; 제 1 로우 및 제 2 로우에 연결되는 리드 비트라인; 복수의 로우들 각각에 연결되는 워드라인; 및 비트라인 선택 신호들의 쌍의 설정 값들에 기초하여 라이트 비트라인 및 리드 비트라인에 연결되는 비트라인을 포함한다.

Description

다른 메모리 셀들을 포함하는 하이브리드 DRAM 어레이{HYBRID DRAM ARRAY INCLUDING DISSIMILAR MEMORY CELLS}
본 발명은 일반적으로 DRAM(dynamic random-access memory)에 관한 것으로, 좀 더 구체적으로는, 다른 메모리 셀들을 포함하는 하이브리드 DRAM 어레이에 관한 것이다.
지난 수십 년에 걸쳐 DRAM(dynamic random-access memory)의 성능을 향상시키기 위한 노력들에 있어서, DRAM의 밀도 및 대역폭을 증가시키는데 중점을 두었으나, DRAM의 대기 시간(latency)은 크게 향상되지 않았다.
한 개의 트랜지스터(transistor) 및 한 개의 커패시터(capacitor)를 포함하는 DRAM 셀 구조는, 본 명세서에서 1T1C로서 지칭되고, 1968년에 소개되었다. 1T1C 셀 구조는 오늘날 오프-칩(off-chip) DRAM들의 대부분을 차지한다. 1T1C 셀 구조는 높은 밀도를 갖지만 셀 전하를 회복하는 라이트 백(write back)을 수행하기 위해 파괴적인 읽기 동작을 요구하여, 1T1C 셀들을 접근하는 대기 시간을 증가시킨다.
세 개의 트랜지스터들 및 한 개의 커패시터를 포함하는 DRAM 셀 구조는, 본 명세서에서 3T1C로서 언급되고, 1970년에 소개되었다. 3T1C 셀 구조는 오늘날 내장형 DRAM들(embedded DRAMs; eDRAMs)에서 널리 이용되는 수많은 변형들을 차지한다. 3T1C는 낮은 밀도를 갖지만 라이트 백을 요구하지 않는다. 라이트 백을 요구하지 않는 비파괴적인 읽기 동작은 좀 더 빠른 접근 시간을 허용하고 1T1C 셀 구조와 비교하여 약 7ns 또는 tRC(row cycle time)의 약 15%를 절약한다.
DRAM 어레이의 유형에 기초하여, 메모리 컨트롤러는 DRAM 어레이로의 접근을 제어하기 위해 상이한 타이밍들을 이용한다. DRAM 어레이들의 상이한 유형들은 상이한 어플리케이션들(applications)에 이용될 수 있다. 예를 들어, 고밀도를 요구하는 어플리케이션은 1T1C 셀 구조를 활용할 수 있는 반면에 빠른 성능을 요구하는 어플리케이션은 3T1C 메모리 셀들을 이용할 수 있다. 한 개의 DRAM 어레이에서 다른 유형들의 DRAM 셀들의 통합은 어플리케이션의 성능 요구를 충족시키면서 요구되는 밀도를 제공할 수 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 다른 메모리 셀들을 포함하는 하이브리드 DRAM 어레이를 제공할 수 있다.
갖는 제 1 로우 및 제 2 유형의 메모리 셀들을 갖는 제 2 로우를 포함하는 복수의 로우들을 포함하는 복수의 타일들; 비트라인 선택 신호 및 비트라인 선택 신호의 반전인 상보 비트라인 선택 신호를 포함하는 비트라인 선택 신호들의 쌍; 입력 데이터를 수신하도록 구성되는 워드라인 드라이버; 출력 데이터를 출력하도록 구성되는 감지 증폭기; 제 1 로우 및 제 2 로우에 연결되는 라이트 비트라인; 제 1 로우 및 제 2 로우에 연결되는 리드 비트라인; 복수의 로우들 각각에 연결되는 워드라인; 및 비트라인 선택 신호들의 쌍의 설정 값들에 기초하여 라이트 비트라인 및 리드 비트라인에 연결되는 비트라인을 포함한다. 쓰기 데이터 경로는 워드라인 드라이버로부터 라이트 비트라인까지로 설정되고, 그리고 워드라인 드라이버에 의해 구동되는 입력 데이터는 워드라인에 기초하여 복수의 로우들로부터 선택된 로우에 쓰여진다. 읽기 데이터 경로는 라이트 비트라인 또는 리드 비트라인 중 어느 하나로부터 비트라인까지로 설정되고, 그리고 출력 데이터는 워드라인에 기초하여 복수의 로우들로부터 선택된 로우로부터 읽혀진다.
다른 실시 예에 따른, 하이브리드 메모리의 동작 방법은: 워드라인 드라이버로부터 라이트 비트라인까지로 쓰기 데이터 경로를 설정하는 단계; 워드라인을 이용하여 복수의 로우들로부터 로우를 선택하는 단계; 워드라인 드라이버를 이용하여 입력 데이터를 선택된 로우로 쓰는 단계; 라이트 비트라인 또는 리드 비트라인 중 어느 하나로부터 비트라인까지로 읽기 데이터 경로를 설정하는 단계; 워드라인을 이용하여 복수의 로우들로부터 로우를 선택하는 단계; 및 감지 증폭기를 이용하여 선택된 로우로부터 출력 데이터를 읽는 단계를 포함한다.
이벤트들의 구현 및 조합의 다양한 신규한 세부 사항들을 포함하는 상기 및 다른 바람직한 특징들은 첨부된 도면들을 참조하여 보다 구체적으로 설명될 것이고 청구항들에서 지적될 것이다. 본 명세서에 설명된 특정한 시스템들 및 방법들은 단지 예시로서 도시되고 제한들로서 도시되지 않음이 이해될 것이다. 당업자가 이해할 수 있는 바와 같이, 본 명세서에서 설명된 원리들 및 특징들은 본 개시의 범위로부터 벗어나지 않고 다양하고 수많은 실시 예들에서 이용될 수 있다.
본 발명의 실시 예에 따른 하이브리드 DRAM 어레이는 높은 밀도를 갖는 DRAM 셀과 빠른 읽기 접근 시간을 갖는 DRAM 셀을 모두 포함할 수 있고, 다양한 어플리케이션에 적용될 수 있다.
본 명세서의 일부로서 포함되는 첨부된 도면들은 현재의 바람직한 실시 예를 도시하고, 위에서 주어진 일반적인 설명 및 이하에 주어진 바람직한 실시 예의 상세한 설명과 함께 본 명세서에서 설명된 원리들을 설명하고 교시하는 역할을 한다.
도 1은 일 실시 예에 따른, 예시적인 하이브리드 뱅크 구성을 도시한다. 서브어레이는 모든 1T1C 셀들 또는 모든 3T1C 셀들을 포함할 수 있다.
도 2는 일 실시 예에 따른, 1T1C DRAM 서브어레이들 및 3T1C DRAM 서브어레이들을 포함하는 예시적인 하이브리드 뱅크를 도시한다.
도 3은 일 실시 예에 따른, 예시적인 하이브리드 타일 구성을 도시한다.
도 4는 일 실시 예에 따른, 본 하이브리드 DRAM 어레이의 쓰기 동작에 대한 예시적인 순서도이다.
도 5는 일 실시 예에 따른, 본 하이브리드 DRAM 어레이의 읽기 동작에 대한 예시적인 순서도이다.
도면들은 반드시 축척대로 그려지는 것은 아니며, 유사한 구조들 또는 기능들의 구성 요소들은 도면들 전체에 걸쳐 예시적인 목적들로 유사한 참조 번호들로 일반적으로 표시된다. 도면들은 본 명세서에서 설명된 다양한 실시 예들의 설명을 단지 용이하게 하기 위한 것이다. 도면들은 본 명세서에 개시된 교시들의 모든 양상을 설명하지 않으며 청구항들의 범위를 제한하지 않는다.
본 명세서에서 개시된 특징들 및 교시들 각각은 다른 유형들의 DRAM 셀들(DRAM cells)을 포함하는 하이브리드 DRAM 어레이(hybrid DRAM array)를 제공하기 위해 개별적으로 또는 다른 특징들 및 교시들과 함께 이용될 수 있다. 개별적으로 그리고 조합하여, 많은 추가적인 특징들 및 교시들을 이용하는 대표적인 예시들이 첨부된 도면들을 참조하여 더욱 상세하게 설명된다. 이 상세한 설명은 본 교시들의 양상들을 실시하기 위한 더 상세한 설명을 당업자에게 단지 교시하기 위한 것이며 청구항들의 범위를 제한하려는 것이 아니다. 그러므로, 상세한 설명에서 상기 개시된 특징들의 조합들은 가장 넓은 의미에서의 교시들을 실시하는데 필수적이지 않을 수 있고, 대신에 본 교시들의 특별한 대표적인 예시들을 단지 기술하기 위해 교시된다.
이하의 설명에서, 단지 설명의 목적들로, 특정한 명명법이 본 개시에 대한 완전한 이해를 제공하기 위해 제시된다. 그러나, 당업자에게는 이러한 특정한 세부 사항들이 본 개시의 교시들을 실시하는 데 요구되지 않는다는 것은 명백할 것이다.
본 명세서의 상세한 설명들의 일부분은 컴퓨터 메모리 내의 데이터 비트들에 대한 연산들의 알고리즘들 및 심볼 표현들 면에서 제시된다. 이러한 알고리즘적 설명들 및 표현들은 데이터 처리 기술 분야의 당업자가 자신의 연구 내용을 다른 당업자들에게 효과적으로 전달하기 위해 이용된다. 알고리즘은, 여기서 그리고 일반적으로, 원하는 결과를 유도하는 단계들의 일관성 있는 시퀀스로 생각된다. 단계들은 물리적인 양들의 물리적인 조작들을 요구하는 단계들이다. 보통, 반드시 그런 것은 아니지만, 이러한 양들은 저장, 전송, 결합, 비교, 및 기타 조작이 가능한 전기적 또는 자기적 신호들의 형태를 취한다. 주로 공통적인 이용의 이유들로, 이들 신호를 비트들, 값들, 요소들, 기호들, 문자들, 용어들, 숫자들 등으로 지칭하는 것이 때때로 편리한 것으로 판명되었다.
그러나, 이들 및 유사한 용어들 모두는 적절한 물리적인 양들과 연관되어야 하고 단지 이러한 양에 적용되는 편리한 표들일 뿐이라는 것을 명심해야 한다. 이하의 설명으로부터 명백한 것으로서 특별한 언급이 없으면, 설명에서, "처리", "컴퓨팅", "계산", "결정", "표시" 등과 같은 용어들을 이용하는 논의들은, 컴퓨터 시스템의 레지스터들 및 메모리들 내의 물리적인 (전자) 양으로서 표시된 데이터를 컴퓨터 시스템 메모리들 또는 레지스터들 또는 기타 정보 저장, 전송, 또는 표시 장치들 내의 물리적인 양으로서 유사하게 표현되는 다른 데이터로 조작 및 변환하는, 컴퓨터 시스템, 또는 유사한 전자 컴퓨팅 장치의 동작 및 처리들을 지칭하는 것으로 인식된다.
본 명세서에 제시된 알고리즘들은 본질적으로 임의의 특정 컴퓨터 또는 다른 장치와 관련되어 있지 않다. 다양한 범용 시스템들, 컴퓨터 서버들, 또는 개인용 컴퓨터들이 본 명세서의 교시에 따라 프로그램들과 함께 이용될 수 있거나, 또는 요구된 방법 단계들을 수행하기 위해 보다 특수화된 장치를 구성하는 것이 편리할 수 있다. 이러한 다양한 시스템들을 위해 필요한 구조는 아래 설명으로부터 명백해질 것 있다. 다양한 프로그래밍 언어들이 본 명세서에서 설명된 것으로서 개시의 교시들을 구현하기 위해 이용될 수 있는 것이 인식될 것이다.
또한, 대표 예시들 및 종속항들의 다양한 특징들은 본 교시들의 추가적인 유용한 실시 예들을 제공하기 위해 구체적으로 그리고 명쾌하게 열거되지 않은 방식들로 결합될 수 있다. 또한 모든 값 범위들 또는 독립체들의 그룹들의 표시들이 청구된 내용을 제한하기 위한 목적뿐만 아니라 원래의 개시의 목적을 위해 모든 가능한 중간 값 또는 중간 독립체를 개시하는 것을 분명히 주의해야 한다. 또한, 도면들에 도시된 구성 요소들의 치수들 및 형상들은 본 교시들이 어떻게 실시되는지 이해하도록 돕기 위해 설계된 것이나, 예시들에 도시된 치수들 및 형상들을 제한하려는 의도는 아니라는 것을 분명히 유의해야 한다.
본 개시는 DRAM 셀들의 적어도 두 개의 다른 유형들을 포함하는 하이브리드 DRAM 어레이(본 명세서에서 요컨대 하이브리드 DRAM으로서 또한 지칭됨)를 제공한다. DRAM 셀들의 다른 유형들은 높은 밀도(또는 집적도)를 갖는 제 1 유형 및 빠른 읽기 접근 시간을 갖는 제 2 유형을 포함할 수 있다. DRAM 셀들의 혼합된 유형들의 서브어레이들(subarrays)을 가짐으로써, 하이브리드 DRAM 어레이는 DRAM 셀들의 모든 유형들의 효과들을 누릴 수 있다.
일 실시 예에 따라, 본 하이브리드 DRAM 어레이는 높은 용량을 갖는 느린 영역 및 낮은 용량을 갖는 빠른 영역을 포함하는 두 개의 영역들을 갖는다. 본 명세서에서 사용되는 “빠른”, “느린”, “높은”, 및 “낮은” 용어들은 본 하이브리드 DRAM 어레이의 맥락 속에서 DRAM 셀들의 유형 및 특징들에 기초하여 각각 사용될 수 있고, 속도 및 용량에 대한 절대적인 의미를 지니는 것을 의미하지 않는다. 예를 들어, 높은 용량을 갖는 느린 영역은 1T1C(한 개의 트랜지스터(transistor) 및 한 개의 커패시터(capacitor)) DRAM 셀들의 하나 이상의 서브어레이들에 대응한다. 낮은 용량을 갖는 빠른 영역은 3T1C(세 개의 트랜지스터들 및 하나의 커패시터) DRAM 셀들의 하나 이상의 서브어레이들에 대응한다.
일 실시 예에 따라, 본 하이브리드 DRAM 어레이의 느린 영역 및 빠른 영역의 할당 및 어드레스들(addresses)은 메모리 컨트롤러(controller) 및/또는 운영 체제(operating system; OS) 또는 호스트 컴퓨터 상에서 실행되는 어플리케이션에게 알려져 있다. 운영 체제 또는 어플리케이션은 3T1C DRAM 서브어레이들의 속도를 달성하기 위해 자주 사용되는 페이지들을 빠른 영역에 연결(map)할 수 있다. 자주 사용되지 않는 페이지들은 1T1C DRAM 서브어레이들의 높은 밀도를 활용하는 느린 영역에 할당될 수 있다.
본 하이브리드 DRAM 어레이는 복수의 뱅크들을 포함할 수 있다. 뱅크들 각각은, 본 명세서에서 또한 서브어레이로서 지칭되는, 타일들(tiles)의 복수의 로우들(rows)을 포함할 수 있다. 타일들의 각 로우는 복수의 하이브리드 타일들을 포함할 수 있다. 각 하이브리드 타일은 복수의 1T1C 셀들 및/또는 3T1C 셀들을 포함할 수 있다.
일 실시 예에 따라, 본 하이브리드 DRAM 어레이는 하나 이상의 하이브리드 뱅크들 또는 하나 이상의 하이브리드 타일들을 포함하도록 구성될 수 있다. 하이브리드 뱅크들 각각은, 예를 들어, 모두 1T1C 서브어레이들인 또는 모두 3T1C 서브어레이들인, 동일한 유형의 DRAM 셀 서브어레이들을 포함할 수 있다. 하이브리드 타일은 DRAM 셀들 중 선택된 로우로 향하는 데이터 경로인 비트라인 선택(bitline select), 비트라인 선택의 반전인 상보 비트라인 선택(bitline select bar)과 같은, 추가된 주변 회로와 함께 동일한 비트라인에 연결된 1T1C 셀들 및 3T1C 셀들 모두를 포함할 수 있다.
일 실시 예에 따라, 특정 DRAM 시간들의 두 개의 집합들이 이용된다. 제 1 설정 시간들은 1T1C 셀들을 접근하는데 이용되고, 본 명세서에서 tRAS(active-to-precharge time) 및 tRC(row-cycle time)로서 지칭된다. 제 2 설정 시간들은 3T1C 셀들을 위한 보다 짧은 대기 시간을 반영하는데 이용되고, 본 명세서에서 tRAS_S 및 tRC_S로서 지칭된다. 본 하이브리드 DRAM 어레이를 접근하도록 구성된 메모리 컨트롤러는 본 하이브리드 DRAM 어레이의 셀들, 로우들, 서브어레이들, 및 뱅크들의 어드레스 맵(address map)을 인식한다. 메모리 컨트롤러는 자주 접근되는 데이터에 대한 빠른 3T1C DRAM 서브어레이들 및 자주 접근되지 않는 데이터에 대한 느린 1T1C DRAM 서브어레이들을 지능적으로 연결할 수 있다. 메모리 컨트롤러는 맵핑(mapping) 정보를 이용할 수 있고 전반적인 성능 향상을 달성하기 위해 상이한 DRAM 타이밍들(timings)을 적용할 수 있다. 호스트 컴퓨터가 본 하이브리드 DRAM 어레이를 활용하게 하도록, 빠르고 느린 메모리 영역들은 호스트 컴퓨터에 알려져 있다.
도 1은 일 실시 예에 따른, 예시적인 하이브리드 뱅크 구성을 도시한다. 본 하이브리드 DRAM 어레이는 복수의 하이브리드 뱅크들을 포함할 수 있다. 하이브리드 뱅크(110)는, 예를 들어 1T1C 셀들 및 3T1C 셀들인, 커패시터 기반의 DRAM 셀들의 2차원 어레이이다. 하이브리드 뱅크(110)는 복수의 로우들을 포함할 수 있고, 본 명세서에서 서브어레이들로서 지칭되고, 그리고 각 로우는 복수의 타일들을 포함할 수 있다. 각 타일(120)은 1T1C 셀들 및/또는 3T1C 셀들의 복수의 로우들을 포함하는 하이브리드 타일일 수 있다. 본 예시에서, 하이브리드 뱅크(110)는 32k개 로우들을 갖고, 각 로우는 8k개 셀들을 갖는다. 그러나, 이것은 단지 예시이고, 하이브리드 뱅크(110)를 구성하기 위해, 뱅크들, 로우들, 서브어레이들, 및 타일들의 임의의 크기들 및 구성이 가능하다.
복수의 글로벌 비트라인들(global bitlines)은 컬럼(column) 방향으로 하이브리드 뱅크(110)를 가로지른다. 반전된 글로벌 비트라인들 (본 명세서에서 상보 글로벌 비트라인(BL#)으로서 지칭됨) 또한 컬럼 방향으로 가로지를 수 있다. 각 글로벌 비트라인은 감지 증폭기(sense amplifier, 133)를 동일한 컬럼의 임의의 셀들에 연결하는 로컬 비트라인(local bitline)을 연결할 수 있다. 각 로우(또는 서브어레이)에 대응하는 글로벌 워드라인(global wordline)은 셀들의 해당 로우가 비트라인들에 연결되었는지 (또는 연결되지 않았는지)를 판별한다.
하이브리드 뱅크(110)는 2차원 어레이의 타일들(120)로 나누어진다. 각 타일(120)은 복수의 셀들을 포함한다. 예를 들어, 타일(120)은 512개 셀들 곱하기 512개 셀들의 어레이이다. 각 타일(120)은 로컬 워드라인들로 신호들을 전달하기 전에 글로벌 워드라인들 상의 신호들을 강화하거나 증폭하는 복수의 감지 증폭기들(133) 및 복수의 워드라인 드라이버들(wordline drivers, 134)을 갖는다. 감지 증폭기(133)는 해당 셀에 대해 래치(latch)로서의 역할을 한다. 모든 타일들(120)은 글로벌 워드라인들의 동일한 집합을 공유할 수 있고 동시에 활성화되고 프리차지(precharge)될 수 있다.
서브어레이(121)의 로우 디코더(row decoder, 131)는 공유된 글로벌 로우 어드레스 래치(global row address latch)에 의해 구동된다. 글로벌 로우 어드레스 래치는 (글로벌 로우 디코더(global row decoder)로부터) 부분적으로 프리-디코드된(pre-decoded) 로우 어드레스를 가지고 있고 글로벌 어드레스 버스(global address bus)에 의해 하이브리드 DRAM 어레이의 모든 서브어레이 로우 디코더들로 전송(route)된다. 하이브리드 뱅크(110)의 서브어레이들은 글로벌 비트라인들의 집합을 통해 로컬 로우 버퍼들(local row buffers) 중 임의의 하나와 연결될 수 있는 글로벌 로우 버퍼(global row buffer)를 공유한다. 글로벌 로우 버퍼는 글로벌 비트라인들 상의 로컬 로우 버퍼(132)에 의해 야기되는 작은 변화들을 감지하는데 사용될 수 있고 작은 변화들이 워드라인 드라이버들(134)로 전달되기 전에 작은 변화들을 증폭할 수 있다. 글로벌 로우 버퍼는 신호들이 로컬 로우 버퍼(132)로 전달되기 전에 글로벌 비트라인들 상의 신호들을 구동하는 시간을 단축할 수 있고, 그렇게 함으로써 서브어레이(121)의 셀들로의 접근 대기 시간을 크게 감소시킨다.
도 2는 일 실시 예에 따른, 1T1C DRAM 서브어레이들 및 3T1C DRAM 서브어레이들을 포함하는 예시적인 하이브리드 뱅크를 도시한다. 본 예시에서, 하이브리드 뱅크(210)의 제 1 부분은 높은 밀도를 제공할 수 있는 하나 이상의 1T1C DRAM 서브어레이들(221a)을 포함하고, 그리고 하이브리드 뱅크(210)의 제 2 부분은 빠른 접근 시간을 제공할 수 있는 하나 이상의 3T1C DRAM 서브어레이들(221b)을 포함한다. 하이브리드 뱅크(210)의 제 1 부분 및 제 2 부분으로의 분할은 몇 가지 요인들에 기초하여 결정될 수 있다. 하이브리드 뱅크(210)의 분할적인 부분들을 결정하는 요인들의 예시들은 1T1C 밀도, 3T1C 밀도, 하이브리드 DRAM 어레이의 다수의 뱅크들, 각 뱅크의 다수의 서브어레이들, 각 서브어레이의 다수의 타일들, 호스트 컴퓨터 상에서 실행되는 어플리케이션, 짧은 대기 시간으로 접근될 필요가 있는 데이터의 예상된 크기 등을 포함하나, 이에 제한되지는 않는다.
도 3은 일 실시 예에 따른, 예시적인 하이브리드 타일 구성을 도시한다. 하이브리드 타일(320)은 DRAM 셀들의 어레이이다. 예를 들어, 하이브리드 타일(320)은 512개 로우들의 어레이를 갖고, 그리고 각 로우는 512개 셀들을 갖는다. 하이브리드 타일(320)은 하이브리드 타일(320)에 대응하는 로컬 비트라인으로 신호들이 전달되기 전에 글로벌 비트라인 상의 신호들을 강화할 수 있는 감지 증폭기(333) 및 라이트 드라이버(write driver, 334)를 갖는다. 감지 증폭기(333)는 해당 셀들에 대해 래치로서의 역할을 한다.
본 예시에서, 하이브리드 타일(320)은 1T1C 로우들(350a, 350b) 및 3T1C 로우(360)를 포함하는 것으로 도시되었다. 그러나, 하이브리드 타일(320)에 포함된 1T1C 셀들의 수 및 3T1C 셀들의 수는 하이브리드 타일(320)의 구성 및 하이브리드 타일(320)의 성능을 최적화할 수 있는 다른 설계 및 동작 변수들에 따라 변경될 수 있다.
라이트 드라이버(334)는 글로벌 비트라인 상의 입력 데이터 신호(Din)를 구동한다. 라이트 드라이버(334)의 출력은 비트라인 선택(BLS) 및 상보 비트라인 선택(BLS#)을 포함하는 비트라인 선택 신호들의 쌍과 연결된다. 상보 비트라인 선택(BLS#)은 비트라인 선택(BLS)의 논리적 반전 신호일 수 있다. 비트라인 선택(BLS) 및 상보 비트라인 선택(BLS#) 상의 설정 값들에 따라, 상이한 데이터 경로들이 설정될 수 있다.
쓰기 동작에서, 라이트 드라이버(334)로부터 라이트 비트라인(write bitline; WBL)까지의 쓰기 데이터 경로를 설정하기 위해 비트라인 선택(BLS)은 하이(high)로 설정되고 상보 비트라인 선택(BLS#)은 로우(low)로 설정된다. 입력 데이터 신호(Din)를 쓰는 로우는 1T1C 로우들(350a, 350b)을 위한 워드라인(WL, 예를 들면, WL0 및 WL1) 및 3T1C 로우(360)를 위한 라이트 워드라인(write wordline, 예를 들어, WWL0)을 이용하여 선택될 수 있다.
1T1C 셀들에 대한 읽기 동작에서, 라이트 비트라인(WBL)로부터 비트라인(BL)까지의 제 1 읽기 데이터 경로를 설정하기 위해 비트라인 선택(BLS)은 하이로 설정되고 상보 비트라인 선택(BLS#)은 로우로 설정된다. 3T1C 셀들의 읽기 동작에서, 읽기 비트라인(read bitline; RBL)로부터 비트라인(BL)까지의 제 2 읽기 데이터 경로를 설정하기 위해 비트라인 선택(BLS)은 로우로 설정되고 상보 비트라인 선택(BLS#)은 하이로 설정된다. 일 실시 예에 따라, 읽기 비트라인(RBL)은 단지 3T1C 셀들에만 연결된다. 예를 들어, 상보 비트라인 선택(BLS#)은 선택된 로우의 유형에 기초하여 적절한 읽기 데이터 경로를 설정하기 위해 패스 트랜지스터(pass transistor, 335)의 입력 노드(node) 및 패스 트랜지스터(336)의 게이트(gate)에 주어진다. 데이터를 읽는 로우는 1T1C 로우들(350a, 350b)에 대한 워드라인(WL, 예를 들어, WL0 및 WL1) 및 3T1C 로우(360)에 대한 리드 워드라인(read wordline, 예를 들어, RWL0)을 이용하여 선택될 수 있다. 선택된 로우로부터 읽혀진 데이터 신호는 비트라인(BL)에 나타나고 그리고 데이터 신호는 참조로서 상보 비트라인(BL#)을 이용하여 감지 증폭기(333)에 의해 증폭되고 그리고 출력 데이터 신호(Dout) 상에서 출력된다.
라이트 비트라인(WBL) 및 읽기 비트라인(RBL)은 비트라인들(WBL, RBL)을 특정한 값으로 프리차지하기 위해 프리차지 및 동등화(equalization) 회로(337)에 연결된다. 본 명세서에서 사용되는 바와 같이, “프리차지”는 지정된 전압 레벨로 노드(또는 비트라인)를 충전하는 것을 정의하고 그리고 “동등화”는 두 노드들(또는 비트라인들) 사이의 동등한 전압 레벨을 보장하기 위해 두 노드들(또는 비트라인들) 사이의 전하를 공유하는 과정을 정의한다.
도 4는 일 실시 예에 따른, 본 하이브리드 DRAM 어레이의 쓰기 동작에 대한 예시적인 순서도이다. 메모리 컨트롤러는 호스트 컴퓨터(예를 들면, 운영 체제 또는 호스트 컴퓨터 상에서 실행되는 어플리케이션)로부터 쓰기 요청을 수신한다(401). 비트라인 선택(BLS)은 하이로 설정되고, 상보 비트라인 선택(BLS#)은 로우로 설정된다(402). 이것은 라이트 드라이버(WD)로부터 라이트 비트라인(WBL)까지의 데이터 경로를 설정한다(403). 워드라인(WL) 또는 라이트 워드라인(WWL)은 선택된 로우의 로우 어드레스에 기초하여 선택된다(404). 메모리 컨트롤러는 라이트 드라이버(WD)로부터 라이트 비트라인(WBL)까지의 설정된 데이터 경로를 통해 입력 데이터 신호(Din)를 전송함으로써 선택된 로우의 셀들에 데이터를 쓴다(405).
도 5는 일 실시 예에 따른, 본 하이브리드 DRAM 어레이의 읽기 동작에 대한 예시적인 순서도이다. 메모리 컨트롤러는 호스트 컴퓨터(예를 들면, 운영 체제 또는 호스트 컴퓨터 상에서 실행되는 어플리케이션)로부터 읽기 요청을 수신한다(501). 메모리 컨트롤러는 로우 어드레스에 기초하여 하이브리드 DRAM 어레이의 어레이 유형을 판별한다(502). 만약 로우 어드레스가 1T1C 로우로 향하면 (혹은 로우 어드레스가 1T1C 로우에 대응하면), 비트라인 선택(BLS)은 하이로 설정되고 상보 비트라인 선택(BLS#)은 로우로 설정된다(503). 라이트 비트라인(WBL)으로부터 비트라인(BL)까지의 데이터 경로가 설정된다(504). 비록 라이트 비트라인(WBL)이 용어 “쓰기”가 암시하는 바와 같이 쓰기 동작들에 이용되었지만, 라이트 비트라인(WBL)은 읽기 동작들에도 이용될 수 있다. 메모리 컨트롤러는 선택된 로우의 셀들로부터 데이터를 읽는다(505). 만약 로우 어드레스가 3T1C 로우로 향하면 (혹은 로우 어드레스가 3T1C 로우에 대응하면), 비트라인 선택(BLS)은 로우로 설정되고 상보 비트라인 선택(BLS#)은 하이로 설정된다(513). 리드 비트라인(RBL)으로부터 비트라인(BL)까지의 읽기 경로가 설정된다(514). 메모리 컨트롤러는 선택된 로우의 셀들로부터 데이터를 읽는다(515).
몇 가지 설계 고려 사항들이 본 하이브리드 DRAM 어레이를 구성하는데 고려될 수 있다. 예를 들어, 라이트 비트라인(WBL)을 최대 Vdd로 구동하기 위해 pMOS(p-channel metal-oxide semiconductor) 트랜지스터가 상보 비트라인 선택(BLS#)에 사용될 수 있다. 라이트 비트라인(WBL)은 Vdd 절반으로 프리차지될 수 있고, 그리고 리드 비트라인(RBL)은 최대 Vdd로 프리차지될 수 있다. 도 3을 참조하면, 상보 비트라인(BL#)은 비트라인(BL)이 미러링된(mirrored) 컬럼이다. 상보 비트라인(BL#)이 감지 증폭기를 위한 참조 전압으로서의 역할을 하므로, 상보 비트라인(BL#)은 동일한 라이트 비트라인(WBL) 또는 동일한 리드 비트라인(RBL)을 선택한다. 라이트 비트라인(WBL) 및 리드 비트라인(RBL)은 그들 자신의 프리페치/이퀄라이저(prefetch/equalizer) 회로를 가질 수 있다. 셀들의 컬럼(예를 들면, WBL0) 및 셀들의 다른 컬럼(예를 들면, WBL1)은 동등화가 두 개의 라이트 비트라인들 사이에서 이루어지도록 공유된 프리페치/이퀄라이저 회로를 가질 수 있다. 라이트 비트라인(WBL)은 1T1C 및 3T1C 셀들 모두에서 사용되고 반면에 리드 비트라인(RBL)은 단지 3T1C 셀들에서만 사용되기 때문에, 리드 비트라인(RBL)은 라이트 비트라인(WBL)보다 짧을 수 있고, 리드 비트라인(RBL)을 이용하는 3T1C 로우로의 읽기 접근은 라이트 비트라인(WBL)을 이용하는 1T1C 로우로의 읽기 접근보다 빠를 수 있다. 일 실시 예에 따라, 3T1C 로우들은 감지 증폭기에 인접하여 배치되고, 1T1C 로우들은 감지 증폭기로부터 멀리 배치된다.
일 실시 예에 따라, 본 하이브리드 DRAM 어레이는 3T1C 서브어레이들로의 빠른 접근 속도를 활용하고, 그리고 tRAS 및 tRC에 대한 새로운 타이밍들이 3T1C 서브어레이들 접근에 이용된다. 보통의 tRAS 및 tRC는 1T1C에 이용되고, 보통의 tRAS 및 tRC에 대응하는 단축된 타이밍들 tRAS_S 및 tRC_S는 3T1C 서브어레이들에 이용될 수 있다. 메모리 컨트롤러가 1T1C 서브어레이들에 접근하면, 메모리 컨트롤러는 메모리 컨트롤러에 알려진 그들의 로우 어드레스에 기초하여 보통의 tRAS 및 tRC를 이용한다. 메모리 컨트롤러가 3T1C 로우들에 접근하면, 메모리 컨트롤러는 대신에 단축된 타이밍들 tRAS_S 및 tRC_S를 이용한다.
일 실시 예에 따라, 본 하이브리드 DRAM 어레이는 하이브리드 뱅크 구성 또는 하이브리드 타일 구성을 가질 수 있다. 하이브리드 뱅크 구성은 간단하고, 동질적이고 그리고 빽빽한 레이아웃(layout)를 갖는다; 주변 회로들은 쉽게 최적화되고, 그리고 라이트 비트라인들 및 리드 비트라인들은 폴디드 비트라인들(folded bitlines)로서 쉽게 구현될 수 있다. 그러나, 하이브리드 뱅크 구성은 오픈 비트라인 구성에 대해서는 어렵다. 폴디드 비트라인은 8F^2 밀도를 가질 수 있고 오픈 비트라인(open bitline)은 6F^2 밀도를 가질 수 있다. 그에 반해서, 하이브리드 타일 구성은 복잡하나, 폴디드 및 오픈 비트라인 구성들을 지지한다.
일 실시 예에 따라, 하이브리드 메모리는 제 1 유형의 메모리 셀들을 갖는 제 1 로우 및 제 2 유형의 메모리 셀들을 갖는 제 2 로우를 포함하는 복수의 로우들을 포함하는 복수의 타일들; 비트라인 선택 신호 및 비트라인 선택 신호의 반전인 상보 비트라인 선택 신호를 포함하는 비트라인 선택 신호들의 쌍; 입력 데이터를 수신하도록 구성되는 워드라인 드라이버; 출력 데이터를 출력하도록 구성되는 감지 증폭기; 제 1 로우 및 제 2 로우에 연결되는 라이트 비트라인; 제 1 로우 및 제 2 로우에 연결되는 리드 비트라인; 복수의 로우들 각각에 연결되는 워드라인; 및 비트라인 선택 신호들의 쌍의 설정 값들에 기초하여 라이트 비트라인 및 리드 비트라인에 연결되는 비트라인을 포함한다. 쓰기 데이터 경로는 워드라인 드라이버로부터 라이트 비트라인까지로 설정되고, 그리고 워드라인 드라이버에 의해 구동되는 입력 데이터는 워드라인에 기초하여 복수의 로우들로부터 선택된 로우에 쓰여진다. 읽기 데이터 경로는 라이트 비트라인 또는 리드 비트라인 중 어느 하나로부터 비트라인까지로 설정되고, 그리고 출력 데이터는 워드라인에 기초하여 복수의 로우들로부터 선택된 로우로부터 읽혀진다.
제 1 유형의 메모리 셀들은 높은 밀도를 제공할 수 있고, 그리고 제 2 유형의 메모리 셀들은 빠른 접근 속도를 제공할 수 있다.
리드 비트라인은 라이트 비트라인보다 짧을 수 있다.
하이브리드 메모리로의 접근을 제어하기 위한 메모리 컨트롤러는 제 1 유형의 메모리 셀들을 갖는 제 1 로우 및 제 2 유형의 메모리 셀들을 갖는 제 2 로우를 접근하는데 상이한 타이밍들을 적용할 수 있다.
제 2 로우를 접근하는 타이밍은 제 1 로우를 접근하는 타이밍보다 짧을 수 있다.
제 1 유형의 메모리 셀들은 1T1C(한 개의 트랜지스터들 및 한 개의 커패시터) 메모리 셀들일 수 있고, 그리고 제 2 유형의 메모리 셀들은 3T1C(세 개의 트랜지스터들 및 한 개의 커패시터) 메모리 셀들일 수 있다.
하이브리드 메모리 어레이는 제 1 유형의 메모리 셀들을 갖는 제 1 서브어레이 및 제 2 유형의 메모리 셀들을 갖는 제 2 서브어레이를 포함하는 복수의 서브어레이들을 포함할 수 있다.
1T1C 메모리 셀들을 갖는 로우들의 수는 3T1C 메모리 셀들을 갖는 로우들의 수보다 더 클 수 있다.
3T1C 메모리 셀들은 감지 증폭기에 인접하여 배치될 수 있다.
라이트 비트라인 및 리드 비트라인은 프리차저(precharger)에 연결될 수 있다.
다른 실시 예에 따른, 하이브리드 메모리의 동작 방법은: 워드라인 드라이버로부터 라이트 비트라인까지로 쓰기 데이터 경로를 설정하는 단계; 워드라인을 이용하여 복수의 로우들로부터 로우를 선택하는 단계; 워드라인 드라이버를 이용하여 입력 데이터를 선택된 로우로 쓰는 단계; 라이트 비트라인 또는 리드 비트라인 중 어느 하나로부터 비트라인까지로 읽기 데이터 경로를 설정하는 단계; 워드라인을 이용하여 복수의 로우들로부터 로우를 선택하는 단계; 및 감지 증폭기를 이용하여 선택된 로우로부터 출력 데이터를 읽는 단계를 포함한다.
제 1 유형의 메모리 셀들은 높은 밀도를 제공할 수 있고, 그리고 제 2 유형의 메모리 셀들은 빠른 접근 속도를 제공할 수 있다.
리드 비트라인은 라이트 비트라인보다 짧을 수 있다.
방법은 제 1 유형의 메모리 셀들을 갖는 제 1 로우 및 제 2 유형의 메모리 셀들을 갖는 제 2 로우를 접근하는데 상이한 타이밍들을 적용하는 단계를 더 포함할 수 있다.
제 2 로우를 접근하는 타이밍은 제 1 로우를 접근하는 타이밍보다 짧을 수 있다.
제 1 유형의 메모리 셀들은 1T1C(한 개의 트랜지스터들 및 한 개의 커패시터) 메모리 셀들일 수 있고, 그리고 제 2 유형의 메모리 셀들은 3T1C(세 개의 트랜지스터들 및 한 개의 커패시터) 메모리 셀들일 수 있다.
하이브리드 메모리 어레이는 제 1 유형의 메모리 셀들을 갖는 제 1 서브어레이 및 제 2 유형의 메모리 셀들을 갖는 제 2 서브어레이를 포함하는 복수의 서브어레이들을 포함할 수 있다.
1T1C 메모리 셀들을 갖는 로우들의 수는 3T1C 메모리 셀들을 갖는 로우들의 수보다 더 클 수 있다.
3T1C 메모리 셀들은 감지 증폭기에 인접하여 배치될 수 있다.
방법은 라이트 비트라인 및 리드 비트라인을 프리차저에 연결시키는 것을 더 포함할 수 있다.
전술한 예시적인 실시 예들은 다른 유형의 DRAM 셀들을 포함하는 하이브리드 DRAM 어레이를 제공하기 위한 시스템 및 방법을 구현하는 다양한 실시 예들을 설명하기 위해 위에서 설명되었다. 개시된 예시적인 실시 예들로부터 다양한 변형들 및 이탈들이 당업자에게 발생할 것이다. 본 발명의 범위 내에 속하도록 의도된 내용은 다음의 청구항들에서 제공된다.
110: 뱅크;
120: 타일;
121: 서브어레이;
131: 서브어레이 로우 디코더;
132: 로컬 로우 버퍼;
133: 감지 증폭기;
134: 워드라인 드라이버;

Claims (10)

  1. 제 1 유형의 메모리 셀들을 갖는 제 1 로우(row) 및 제 2 유형의 메모리 셀들을 갖는 제 2 로우를 포함하는 복수의 로우들을 포함하는 복수의 타일들(tiles);
    비트라인(bitline) 선택 신호 및 상기 비트라인 선택 신호의 반전인 상보 비트라인 선택 신호를 포함하는 비트라인 선택 신호들의 쌍;
    입력 데이터를 수신하도록 구성되는 워드라인 드라이버(wordline driver);
    출력 데이터를 출력하도록 구성되는 감지 증폭기;
    상기 제 1 로우 및 상기 제 2 로우에 연결되는 라이트 비트라인(write bitline);
    상기 제 1 로우 및 상기 제 2 로우에 연결되는 리드 비트라인(read bitline);
    복수의 로우들 각각에 연결되는 워드라인; 및
    상기 비트라인 선택 신호들의 상기 쌍의 설정 값들에 기초하여 상기 라이트 비트라인 및 상기 리드 비트라인에 연결되는 비트라인을 포함하되,
    쓰기 데이터 경로는 상기 워드라인 드라이버로부터 상기 라이트 비트라인까지로 설정되고, 그리고 상기 워드라인 드라이버에 의해 구동되는 상기 입력 데이터는 상기 워드라인에 기초하여 상기 복수의 로우들로부터 선택된 로우에 쓰여지고, 그리고
    읽기 데이터 경로는 상기 라이트 비트라인 또는 상기 리드 비트라인 중 어느 하나로부터 상기 비트라인까지로 설정되고, 그리고 상기 출력 데이터는 상기 워드라인에 기초하여 상기 복수의 로우들로부터 선택된 로우로부터 읽혀지고,
    상기 제 1 유형의 메모리 셀들 및 상기 제 2 유형의 메모리 셀들은 상이한 셀 구조들을 갖고, 상기 제 1 유형의 메모리 셀들 중 하나 이상 및 상기 제 2 유형의 메모리 셀들 중 하나 이상은 휘발성 메모리 셀들인 하이브리드 메모리.
  2. 제 1 항에 있어서,
    상기 제 1 유형의 메모리 셀들은 상기 제 2 유형의 메모리 셀들보다 높은 밀도를 제공하고, 그리고 상기 제 2 유형의 메모리 셀들은 상기 제 1 유형의 메모리 셀들보다 빠른 접근 속도를 제공하는 하이브리드 메모리.
  3. 제 2 항에 있어서,
    상기 리드 비트라인은 상기 라이트 비트라인보다 짧은 하이브리드 메모리.
  4. 제 2 항에 있어서,
    상기 하이브리드 메모리로의 접근을 제어하기 위한 메모리 컨트롤러는 상기 제 1 유형의 메모리 셀들을 갖는 상기 제 1 로우 및 상기 제 2 유형의 메모리 셀들을 갖는 상기 제 2 로우를 접근하는데 상이한 타이밍들(timings)을 적용하는 하이브리드 메모리.
  5. 제 4 항에 있어서,
    상기 제 2 로우를 접근하는 타이밍은 상기 제 1 로우를 접근하는 타이밍보다 짧은 하이브리드 메모리.
  6. 제 2 항에 있어서,
    상기 제 1 유형의 메모리 셀들은 1T1C(한 개의 트랜지스터들 및 한 개의 커패시터) 메모리 셀들이고, 그리고 상기 제 2 유형의 메모리 셀들은 3T1C(세 개의 트랜지스터들 및 한 개의 커패시터) 메모리 셀들인 하이브리드 메모리.
  7. 제 6 항에 있어서,
    상기 1T1C 메모리 셀들을 갖는 로우들의 수는 상기 3T1C 메모리 셀들을 갖는 로우들의 수보다 더 큰 하이브리드 메모리.
  8. 제 6 항에 있어서,
    상기 3T1C 메모리 셀들은 상기 감지 증폭기에 인접하여 배치되는 하이브리드 메모리.
  9. 제 1 항에 있어서,
    상기 라이트 비트라인 및 상기 리드 비트라인은 프리차저(precharger)에 연결되는 하이브리드 메모리.
  10. 하이브리드 메모리의 동작 방법에 있어서,
    상기 하이브리드 메모리는:
    제 1 유형의 메모리 셀들을 갖는 제 1 로우(row) 및 제 2 유형의 메모리 셀들을 갖는 제 2 로우(row)를 포함하는 복수의 로우들을 포함하는 복수의 타일들(tiles);
    비트라인(bitline) 선택 신호 및 상기 비트라인 선택 신호의 반전인 상보 비트라인 선택 신호를 포함하는 비트라인 선택 신호들의 쌍;
    입력 데이터를 수신하도록 구성되는 워드라인 드라이버(wordline driver);
    출력 데이터를 출력하도록 구성되는 감지 증폭기;
    상기 제 1 로우 및 상기 제 2 로우에 연결되는 라이트 비트라인(write bitline);
    상기 제 1 로우 및 상기 제 2 로우에 연결되는 리드 비트라인(read bitline);
    복수의 로우들 각각에 연결되는 워드라인; 및
    상기 비트라인 선택 신호들의 상기 쌍의 설정 값들에 기초하여 상기 라이트 비트라인 및 상기 리드 비트라인에 연결되는 비트라인을 포함하고,
    상기 방법은:
    상기 워드라인 드라이버로부터 상기 라이트 비트라인까지로 쓰기 데이터 경로를 설정하는 단계;
    상기 워드라인을 이용하여 상기 복수의 로우들로부터 로우를 선택하는 단계;
    상기 워드라인 드라이버를 이용하여 상기 입력 데이터를 상기 선택된 로우로 쓰는 단계;
    상기 라이트 비트라인 또는 상기 리드 비트라인 중 어느 하나로부터 상기 비트라인까지로 읽기 데이터 경로를 설정하는 단계;
    상기 워드라인을 이용하여 상기 복수의 로우들로부터 로우를 선택하는 단계; 및
    상기 감지 증폭기를 이용하여 상기 선택된 로우로부터 상기 출력 데이터를 읽는 단계를 포함하고,
    상기 제 1 유형의 메모리 셀들 및 상기 제 2 유형의 메모리 셀들은 상이한 셀 구조들을 갖고, 상기 제 1 유형의 메모리 셀들 중 하나 이상 및 상기 제 2 유형의 메모리 셀들 중 하나 이상은 휘발성 메모리 셀들인 방법.
KR1020170157212A 2017-03-31 2017-11-23 다른 메모리 셀들을 포함하는 하이브리드 dram 어레이 KR102409969B1 (ko)

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