KR101904581B1 - 고장난 워드 라인 스크린 및 데이터 복원을 갖는 비휘발성 저장장치 - Google Patents

Abstract

고장난 워드 라인에 연결된 메모리 셀들로부터 페이지별 판독 프로세스를 사용하여 노멀하게 판독된 데이터는 순차 판독 프로세스를 수행함으로써 복원될 수 있다. 워드 라인이 고장 낫는지 여부를 결정하기 위해, 페이지별 판독 프로세스와 순차 판독 프로세스가 모두 수행된다. 두 개의 판독 프로세스들의 결과가 비교된다. 만약 두 개의 판독 프로세스들 간에 불일치의 개수가 임계치보다 크다면, 고장난 워드 라인이 존재한다고 결론이 내려진다.

Description

고장난 워드 라인 스크린 및 데이터 복원을 갖는 비휘발성 저장장치{NON-VOLATILE STORAGE WITH BROKEN WORD LINE SCREEN AND DATA RECOVERY}

본 출원은 그 전체가 참조로 본 명세서에 통합되는 미국 가특허 출원 제61/561,289호(출원일: 2011년 11월 18일)로부터의 우선권을 주장한다.

본 발명은 비휘발성 저장장치에 대한 기술(technology)에 관한 것이다.

반도체 메모리 디바이스들은 다양한 전자 디바이스들에서 점점 더 널리 사용되고 있다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기(cellular telephones), 디지털 카메라(digital cameras), 개인 휴대정보 단말기(personal digital assistants), 모바일 컴퓨팅 디바이스(mobile computing devices), 비-모바일 컴퓨팅 디바이스(non-mobile computing devices) 및 다른 디바이스들에서 사용된다. 전기적으로 소거가능하고 프로그래밍가능한 판독 전용 메모리(Electrical Erasable Programmable Read Only Memory, EEPROM) 및 플래시 메모리(flash memory)는 가장 널리 사용되는 비-휘발성 반도체 메모리들 중 하나다.

EEPROM과 플래시 메모리 양쪽 모두는 플로팅 게이트(floating gate)를 사용하는바, 여기서 플로팅 게이트는 반도체 기판 내의 채널 영역 위에 위치하며 채널 영역으로부터 절연되어 있다. 플로팅 게이트는 소스 영역과 드레인 영역 사이에 위치한다. 제어 게이트는 플로팅 게이트 위에 위치하며 플로팅 게이트로부터 절연되어 있다. 트랜지스터의 임계 전압은 플로팅 게이트에 보유된 전하의 양에 의해 제어된다. 즉, 트랜지스터가 턴온(turn on)되어 소스와 드레인 간의 전도가 일어나기 전에 제어 게이트에 인가돼야만 하는 전압의 최소량은, 플로팅 게이트 상의 전하 레벨에 의해 제어된다.

EEPROM 혹은 플래시 메모리 디바이스를 프로그래밍할 때, 전형적으로 프로그램 전압이 제어 게이트에 인가되고, 비트 라인은 접지된다. 채널로부터의 전자들은 플로팅 게이트에 주입된다. 전자들이 플로팅 게이트에 축적되는 경우, 플로팅 게이트는 음으로 대전되게 되고, 메모리 셀의 임계 전압은 상승되어 메모리 셀은 프로그래밍된 상태에 있게 된다. 프로그래밍에 대한 더 많은 정보는 미국 특허 제6,859,397호(발명의 명칭: "Source Side Self Boosting Technique For Non-Volatile Memory")와 미국 특허번호 제6,917,542호(발명의 명칭: "Detecting Over Programmed Memory")에서 찾을 수 있으며, 이들 특허 문헌들은 그 전체가 참조로 본 명세서에 통합된다.

일부 EEPROM 및 플래시 메모리 디바이스들은 두 가지 범위의 전하들을 저장하기 위해 사용되는 플로팅 게이트를 갖는바, 따라서 이러한 메모리 셀은 두 가지 상태, 즉, 데이터 "1" 및 데이터 "0"에 대응하는 소거 상태 및 프로그래밍 상태로 프로그래밍/소거될 수 있다. 이러한 디바이스는 바이너리 혹은 2-상태 디바이스로서 지칭된다.

복수-상태 플래시 메모리 셀은 복수의 별개의 허용된 임계 전압 범위들을 식별함으로써 구현된다. 각각의 별개의 임계 전압 범위는 데이터 비트들의 세트에 대한 미리 결정된 값에 대응한다. 메모리 셀에 프로그래밍되는 데이터와 메모리 셀의 임계 전압 범위들 간의 특정 관계는 메모리 셀들에 대해 채택된 데이터 인코딩 방식에 따라 달라진다. 예를 들어, 미국 특허번호 제6,222,762호와 미국 특허 출원 공개번호 제2004/0255090호는 복수-상태 플래시 메모리 셀들에 대한 다양한 데이터 인코딩 방식들을 설명하고 있으며, 이들 특허문헌들 모두는 그 전체가 참조로 본 명세서에 통합된다.

일부 실시예들에서, 제어 게이트에 인가되는 프로그램 전압은 일련의 펄스들을 포함하고, 이러한 일련의 펄스들은 미리 결정된 스텝 사이즈(step size)(예를 들어, 0.2v, 0.3v, 0.4v, 혹은 다른 것들)만큼 크기가 증가하는 각각의 연속적인 펄스를 갖는다. 펄스들 사이에서, 메모리 시스템은 개개의 메모리 셀들이 이들의 각각의 타겟 임계 전압 범위들에 도달했는지 여부를 검증한다. 타겟 임계 전압 범위에 도달한 이러한 메모리 셀들은 (예를 들어, 비트 라인 전압을 Vdd까지 상승시킴으로써) 후속 프로그래밍으로부터 락아웃(lock out)된다. 모든 메모리 셀들이 그들의 타겟 임계 전압 범위에 도달한 경우, 프로그래밍은 완료된다.

다른 집적 회로들과 마찬가지로, 반도체 메모리 디바이스들은 제조 결함을 가질 수 있다. 제조 국면(manufacturing phase)의 일부로서, 메모리 디바이스들은 이러한 결함에 대해 테스트(test)된다. 일부 경우에 있어서, 워드 라인들은 메모리 디바이스로하여금 제조 국면 동안 이러한 테스트의 실패를 유발시키지 않는 결함을 갖고 제조될 수 있다. 그러나, 사용을 해보면 결함이 있는 워드 라인은 에러를 유발시킬 수 있다.

도 1은 NAND 스트링의 상면도이다.
도 2는 NAND 스트링의 등가 회로도이다.
도 3은 비-휘발성 메모리 시스템의 블록도이다.
도 4는 감지 블록의 일 실시예를 도시한 블록도이다.
도 5는 메모리 어레이의 일 실시예를 도시한 블록도이다.
도 6은 데이터의 페이지를 도시한다.
도 7은 비-휘발성 저장 시스템을 제조 및 사용하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 8은 임계 전압 분포들의 예시적인 세트를 도시함과 아울러 비-휘발성 메모리를 프로그래밍하기 위한 프로세스를 설명한다.
도 9는 3개의 프로그래밍 펄스들, 그리고 이러한 프로그래밍 펄스들 사이에 인가되는 검증 펄스들을 도시한다.
도 10a 내지 도 10e는 다양한 임계 전압 분포들을 보여줌과 아울러 비-휘발성 메모리를 프로그래밍하기 위한 프로세스를 설명한다.
도 11은 비-휘발성 메모리를 프로그래밍하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 12는 데이터 인코딩 방식의 일 예를 도시한다. 다른 데이터 인코딩 방식이 또한 사용될 수 있다.
도 13은 순차 판독 프로세스의 일 실시예를 설명하는 흐름도이다.
도 14는 페이지별 판독 프로세스의 일 실시예를 설명하는 흐름도이다.
도 15는, 페이지별 판독 프로세스의 일부 혹은 전부일 수 있는, 하부 페이지를 판독하기 위한 방법의 일 실시예를 설명하는 흐름도이다.
도 16은, 페이지별 판독 프로세스의 일부 혹은 전부일 수 있는, 중간 페이지를 판독하기 위한 방법의 일 실시예를 설명하는 흐름도이다.
도 17은, 페이지별 판독 프로세스의 일부 혹은 전부일 수 있는, 상부 페이지를 판독하기 위한 방법의 일 실시예를 설명하는 흐름도이다.
도 18은 데이터를 판독하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 19는 워드 라인이 고장 낫는지 여부를 테스트하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.

비-휘발성 저장 시스템의 워드 라인이 고장 낫는지 여부를 결정하기 위해, 페이지별 판독 프로세스(page-by page read process)와 순차 판독 프로세스(sequential read process)가 모두 수행된다. 이러한 두 개의 프로세스들의 결과들이 비교된다. 만약 두 개의 판독 프로세스들로부터의 불일치(mismatch)들의 개수가 임계치보다 크다면, 고장난 워드 라인이 존재한다고 결론이 내려진다.

고장난 워드 라인에 연결된 메모리 셀들로부터 페이지별 판독 프로세스를 사용하여 노멀하게(normally) 판독된 데이터는 순차 판독 프로세스를 수행함으로써 복원될 수 있다.

본 명세서에서 설명되는 기술들을 구현할 수 있는 비-휘발성 저장 시스템의 일 예는 NAND 구조를 사용하는 플래시 메모리 시스템인바, 이러한 NAND 구조는 직렬로 연결된 복수의 트랜지스터들을 2개의 선택 게이트들 사이에 샌드위치(sandwich)시켜 정렬하는 것을 포함한다. 직렬로 연결된 트랜지스터들 및 선택 게이트들은 NAND 스트링(NAND string)으로 지칭된다. 도 1은 하나의 NAND 스트링을 보여주는 상면도이다. 도 2는 그 등가 회로다. 도 1 및 도 2에 도시된 NAND 스트링은, (드레인 측) 선택 게이트(120)와 (소스 측) 선택 게이트(122) 사이에 샌드위치되어 직렬로 연결된 4개의 트랜지스터들(100, 102, 104 및 106)을 포함한다. 선택 게이트(120)는 비트 라인 콘택(bit line contact)(126)을 통해 NAND 스트링을 비트 라인에 연결한다. 선택 게이트(122)는 NAND 스트링을 소스 라인(128)에 연결한다. 선택 게이트(120)는 선택 라인(SGD)에 적절한 전압들을 인가함으로써 제어된다. 선택 게이트(122)는 선택 라인(SGS)에 적절한 전압들을 인가함으로써 제어된다. 트랜지스터들(100, 102, 104 및 106) 각각은 제어 게이트 및 플로팅 게이트를 갖는다. 예를 들어, 트랜지스터(100)는 제어 게이트(100CG) 및 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG) 및 플로팅 게이트(102FG)를 포함한다. 트랜지스터(104)는 제어 게이트(104CG) 및 플로팅 게이트(104FG)를 포함한다. 트랜지스터(106)는 제어 게이트(106CG) 및 플로팅 게이트(106FG)를 포함한다. 제어 게이트(lOOCG)는 워드 라인(WL3)에 연결되고, 제어 게이트(lO2CG)는 워드 라인(WL2)에 연결되고, 제어 게이트(lO4CG)는 워드 라인(WL1)에 연결되고, 그리고 제어 게이트(lO6CG)는 워드 라인(WL0)에 연결된다.

도 1 및 도 2에서 NAND 스트링 내에는 네 개의 메모리 셀들이 제시되어 있지만 이러한 네 개의 메모리 셀들의 사용은 단지 예로서 제공되는 것임에 유의해야 한다. NAND 스트링은 네 개보다 적은 수의 메모리 셀들을 가질 수 있거나, 혹은 네 개보다 많은 수의 메모리 셀들을 가질 수 있다. 예를 들어, 어떤 NAND 스트링들은 8개의 메모리 셀들, 혹은 16개의 메모리 셀들, 혹은 32개의 메모리 셀들, 혹은 64개의 메모리 셀들, 혹은 128개의 메모리 셀들 등을 포함한다. 본 명세서에의 설명은 NAND 스트링 내의 임의의 특정 개수의 메모리 셀들로만 한정되지 않는다. 일 실시예는 66개의 메모리 셀들을 갖는 NAND 스트링들을 사용하는바, 여기서 64개의 메모리 셀들은 데이터를 저장하기 위해 사용되고, 2개의 메모리 셀들은 데이터를 저장하지 않기 때문에 더미 메모리 셀(dummy memory cell)들로서 지칭된다.

NAND 구조를 사용하는 플래시 메모리 시스템에 대한 전형적인 아키텍처는 수 개의 NAND 스트링들을 포함한다. 각각의 NAND 스트링은 선택 라인(SGS)에 의해 제어되는 소스 선택 게이트에 의해 공통 소스 라인에 연결되고, 선택 라인(SGD)에 의해 제어되는 드레인 선택 게이트에 의해 그 관련된 비트 라인에 연결된다. 각각의 비트 라인과, 비트 라인 콘택을 통해 그 비트 라인에 연결되는 각각의 NAND 스트링(들)은 메모리 셀들의 어레이(array)의 컬럼(column)들을 포함한다. 비트 라인들은 복수의 NAND 스트링들에 의해 공유된다. 전형적으로, 비트 라인은 워드 라인과 직교하는 방향으로 NAND 스트링들의 상부에서 진행하여 감지 증폭기(sense amplifier)에 연결된다.

NAND 타입 플래시 메모리들의 관련 예들 및 이들의 동작은 다음과 같은 미국 특허/특허출원, 즉 미국 특허번호 제5,570,315호; 미국 특허번호 제5,774,397호; 미국 특허번호 제6,046,935호; 미국 특허번호 제6,456,528호; 그리고 미국 특허출원 공개번호 제2003/0002348호에서 제공되는바, 이들 모두는 그 전체가 참조로 본 명세서에 통합된다.

본 명세서에 설명되는 새로운 기술을 구현하기 위해, NAND 플래시 메모리에 추가하여, 다른 타입의 비-휘발성 저장 디바이스들이 또한 사용될 수 있다. 예를 들어, 기본적으로 (플로팅 게이트 대신에) 나이트라이드 층(nitride layer) 내에 전하를 트랩핑(trapping)하는 것을 사용하는 메모리 셀인 (실리콘 기판 상의 TaN-Al₂O₃-SiN-SiO₂의 적층된 층으로 구성되는) TANOS 구조가 또한 본 명세서에서 설명되는 기술과 함께 사용될 수 있다. 플래시 EEPROM 시스템들에서 이용가능한 또 다른 타입의 메모리 셀은, 비-휘발성 방식으로 전하를 저장하기 위해 전도성 플로팅 게이트 대신 비-전도성 유전체 물질을 사용한다. 이러한 셀은 찬(Chan) 등이 저술한 논문(제목: "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device", IEEE Electron Device Letters, Vol. EDL-8, No. 3, March 1987, pp. 93-95)에 설명되어 있다. 실리콘 옥사이드(silicon Oxide), 실리콘 나이트라이드(silicon Nitride) 및 실리콘 옥사이드(silicon Oxide)로 형성되는 3층 유전체("ONO")가 메모리 셀 채널 위에서 전도성 게이트 전극과 반-전도성 기판의 표면 사이에 샌드위치된다. 이러한 셀은 셀 채널로부터 나이트라이드로 전자들을 주입시킴으로써 프로그래밍되는바, 전자들은 여기에 트랩핑되고 임의의 한정된 영역에 저장되게 된다. 그 다음에 이렇게 저장된 전하는 검출가능한 방식으로 셀의 채널의 일부분의 임계 전압을 변경시킨다. 핫 홀(hot hole)들을 나이트라이드에 주입함으로써 이러한 셀은 소거된다. 나자키(Nozaki) 등이 저술한 문헌(제목: "A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application", IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991, pp. 497-501)을 또한 참조하기 바라며, 이 문헌은 유사한 셀을 분할된-게이트 구성(split-gate configuration)으로 설명하고 있으며, 여기서 임의의 도핑된 폴리실리콘 게이트는 개별적인 선택 트랜지스터를 형성하기 위해 메모리 셀 채널의 일부분 위로 연장된다.

에이탄(Eitan) 등에 의해 저술된 문헌(제목: "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters, vol. 21, No. 11, November 2000, pp. 543-545)은 또 다른 예를 설명하고 있다. ONO 유전체 층은 소스 확산부와 드레인 확산부 사이의 채널을 가로질러 연장된다. 하나의 데이터 비트에 대한 전하는 드레인에 인접하는 유전체 층에 로컬화(localize)되고, 다른 데이터 비트에 대한 전하는 소스에 인접하는 유전체 층에 로컬화된다. 미국 특허번호 제5,768,192호 및 제6,011,725호는 두 개의 실리콘 다이옥사이드 층들 사이에 샌드위치된 트랩핑 유전체를 갖는 비-휘발성 메모리 셀을 개시한다. 유전체 내의 공간적으로 분리된 전하 저장 영역들의 바이너리 상태들을 개별적으로 판독함으로써 복수-상태 데이터 저장이 구현된다. 다른 타입의 비-휘발성 메모리 기술들이 또한 사용될 수 있다.

도 3은 메모리 셀들(예를 들어, NAND 복수-상태 플래시 메모리)의 페이지를 병렬로 판독 및 프로그래밍하기 위한 판독/기입 회로들을 구비한 메모리 디바이스(210)를 나타낸다. 메모리 디바이스(210)는 하나 이상의 메모리 다이 혹은 칩들(212)을 포함할 수 있다. 메모리 다이(212)는 메모리 셀들(200)의 (2차원 혹은 3차원) 어레이, 제어 회로(220), 및 판독/기입 회로들(230A 및 230B)을 포함한다. 일 실시예에서, 다양한 주변 회로들에 의한 메모리 어레이(200)로의 액세스는 어레이의 양측면에서 대칭적으로 구현되는바, 이에 따라 각각의 측면 상의 액세스 라인들 및 회로의 밀도는 반으로 감소된다. 판독/기입 회로들(230A 및 230B)은 복수의 감지 블록(sense block)들(300)을 포함하는바, 감지 블록들(300)은 메모리 셀들의 페이지가 병렬로 판독 혹은 프로그래밍될 수 있게 한다. 메모리 어레이(200)는, 로우 디코더(row decoder)들(240A 및 240B)을 통해 워드 라인들에 의해 어드레싱(addressing)가능하고, 아울러 컬럼 디코더(column decoder)들(242A 및 242B)을 통해 비트 라인들에 의해 어드레싱가능하다. 전형적인 실시예에서, 제어기(244)는 하나 이상의 메모리 다이(212)와 동일한 메모리 디바이스(210)(예를 들어, 탈착가능한 저장 카드 혹은 패키지)에 포함된다. 커맨드(command)들 및 데이터는, 라인들(232)을 통해 호스트와 제어기(244) 간에 전달되고, 그리고 라인들(234)을 통해 제어기와 하나 이상의 메모리 다이(212) 간에 전달된다. 일부 메모리 시스템들은 제어기(244)와 통신하는 복수의 다이들(212)을 포함할 수 있다.

제어 회로(220)는, 메모리 어레이(200)에 관한 메모리 동작들을 수행하기 위해 판독/기입 회로들(230A 및 230B)과 협력한다. 제어 회로(220)는, 상태 머신(222), 온-칩 어드레스 디코더(on-chip address decoder)(224), 그리고 파워 제어 모듈(power control module)(226)을 포함한다. 상태 머신(222)은 메모리 동작들의 칩-레벨 제어를 제공한다. 온-칩 어드레스 디코더(224)는, 호스트 혹은 메모리 제어기에 의해 사용되는 어드레스와 디코더들(240A, 240B, 242A, 및 242B)에 의해 사용되는 하드웨어 어드레스 간의 어드레스 인터페이스(address interface)를 제공한다. 파워 제어 모듈(226)은, 메모리 동작 동안 워드 라인들 및 비트 라인들에 공급되는 파워 및 전압들을 제어한다. 일 실시예에서, 파워 제어 모듈(226)은 공급 전압보다 큰 전압들을 생성시킬 수 있는 하나 이상의 전하 펌프(charge pump)들을 포함한다. 제어 회로(220), 파워 제어(226), 디코더(224), 상태 머신(222), 디코더들(240A/B 및 242A/B), 판독/기입 회로들(230A/B), 그리고 제어기(244)는 집합적으로 혹은 개별적으로, 하나 이상의 관리 회로들로 지칭될 수 있다.

도 4는, 감지 모듈(480)로서 지칭되는 코어 부분(core portion)과, 그리고 공통 부분(common portion)(490)으로 구획된, 임의의 독립된 감지 블록(300)의 블록도이다. 일 실시예에서, 각각의 비트 라인에 대해 개별 감지 모듈(480)이 있고, 복수의 감지 모듈들(480)의 세트에 대해 하나의 공통 부분(490)이 있다. 일 예에서, 감지 블록은 한 개의 공통 부분(490)과 여덟 개의 감지 모듈들(480)을 포함한다. 일 그룹 내의 감지 모듈들 각각은 데이터 버스(472)를 통해 그 관련된 공통 부분과 통신한다. 더 세부적인 설명에 대해서는 미국 특허출원 공개번호 제2006/0140007호를 참조하기 바라며, 이 특허문헌을 그 전체가 참조로 본 명세서에 통합된다.

감지 모듈(480)은 감지 회로(470)를 포함하고, 여기서 감지 회로(470)는 연결된 비트 라인에서의 전도 전류가, 미리 결정된 임계 레벨보다 큰지 혹은 작은지를 결정한다. 일부 실시예들에서, 감지 모듈(480)은 일반적으로 감지 증폭기로서 지칭되는 회로를 포함한다. 감지 모듈(480)은 또한, 비트 라인 래치(bit line latch)(482)를 포함하는바, 여기서 비트 라인 래치(482)는 연결된 비트 라인 상의 전압 상태를 설정하는데 사용된다. 예를 들어, 비트 라인 래치(482)에 래치된 미리 결정된 상태는, 연결된 비트 라인이 프로그램 금지를 나타내는 상태(예를 들어, Vdd)가 되게 한다.

공통 부분(490)은, 프로세서(492), 데이터 래치들의 세트(494), 그리고 데이터 래치들의 세트(494)과 데이터 버스(420) 사이에 결합되는 I/O 인터페이스(496)를 포함한다. 프로세서(492)는 컴퓨터연산(computations)을 수행한다. 예를 들어, 이러한 기능들 중 하나는 감지된 메모리 셀에 저장된 데이터를 결정하고 그 결정된 데이터를 데이터 래치들의 세트에 저장하는 것이다. 데이터 래치들의 세트(494)는, 판독 동작 동안 프로세서(492)에 의해 결정된 데이터 비트들을 저장하기 위해 사용된다. 이것은 또한, 프로그램 동작 동안 데이터 버스(420)로부터 들어온 데이터 비트들을 저장하기 위해 사용된다. 데이터 버스(420)로부터 들어온 데이터 비트들은 메모리에 프로그래밍될 기입 데이터를 나타낸다. I/O 인터페이스(496)는 데이터 래치들(494)과 데이터 버스(420) 간의 인터페이스를 제공한다.

판독 혹은 감지 동안, 시스템의 동작은, 서로 다른 제어 게이트 전압들을 어드레싱된 셀에 공급하는 것을 제어하는 상태 머신(222)의 제어 하에 있다. 시스템의 동작이 메모리에 의해 지원되는 다양한 메모리 상태들에 대응하는 다양한 미리 정의된 제어 게이트 전압들(판독 기준 전압들 혹은 검증 기준 전압들)을 통해 스텝핑(stepping)되기 때문에, 감지 모듈(480)은 이러한 전압들 중 하나의 전압에서 트립핑(tripping)할 수 있고, 임의의 출력이 감지 모듈(480)로부터 프로세서(492)로 버스(472)를 통해 제공되게 된다. 이러한 포인트(point)에서, 프로세서(492)는, 감지 모듈의 트립핑 이벤트(들)와, 그리고 입력 라인들(493)을 통한 상태 머신으로부터의 그 인가된 제어 게이트 전압에 대한 정보를 고려함으로써 결과적인 메모리 상태를 결정한다. 그 다음에, 프로세서(492)는 메모리 상태에 대한 바이너리 인코딩을 컴퓨팅(computing)하고 그 결과값인 데이터 비트들을 데이터 래치들(494)에 저장한다. 코어 부분의 또 다른 실시예에서, 비트 라인 래치(482)는 감지 모듈(480)의 출력을 래치하기 위한 래치로서의 역할과, 앞서 설명된 바와 같은 비트 라인 래치로서의 역할을 또한 모두 행하는 이중 임무를 수행한다.

일부 구현예들이 복수의 프로세서들(492)을 포함할 수 있음이 예측될 수 있다. 일 실시예에서, 각각의 프로세서(492)는, 출력 라인들 각각이 함께 와이어드-OR(wired-OR) 되는 그러한 출력 라인(도 4에서는 미도시)을 포함한다. 일부 실시예들에서, 출력 라인들은 와이어드-OR 라인에 연결되기 전에 인버트(invert)된다. 이러한 구성은, 프로그래밍 프로세스가 완료된 때의 프로그램 검증 프로세스 동안 빠른 결정을 가능하게 하는데, 왜냐하면 와이어드-OR 라인을 수용하는 상태 머신은 프로그래밍되는 모든 비트들이 언제 원하는 레벨에 도달했는지를 결정할 수 있기 때문이다. 예를 들어, 각각의 비트가 자신의 원하는 레벨에 도달했을 때, 그 비트에 대한 로직 제로(0)가 와이어드-OR 라인에 전송된다(혹은 데이터 일(1)이 인버트됨). 모든 비트들이 데이터 0(혹은 인버트된 데이터 일(1))을 출력하는 경우, 상태 머신은 프로그래밍 프로세스의 종료를 알게 된다. 각각의 프로세서가 여덟 개의 감지 모듈들과 통신하는 실시예들에서, 상태 머신은 (이러한 실시예들에서) 와이어드-OR 라인을 여덟 번 판독할 필요가 있을 수 있고, 혹은 상태 머신이 와이어드-OR 라인을 단지 한 번만 판독하면 되도록 관련 비트 라인들의 결과들을 축적하는 로직(logic)이 프로세서(492)에 부가된다. 다수의 감지 모듈들을 갖는 일부 실시예들에서, 이러한 다수의 감지 모듈들의 와이어드-OR 라인들은 N개의 감지 모듈들의 세트들로 그룹화될 수 있고, 그 다음에, 이러한 그룹들은 바이너리 트리(binary tree)를 형성하도록 그룹화될 수 있다.

프로그램 혹은 검증 동안, 프로그래밍될 데이터는 데이터 버스(420)로부터 데이터 래치들의 세트(494)에 저장된다. 상태 머신의 제어 하에서 프로그램 동작은, 어드레싱된 메모리 셀들의 제어 게이트들에 동시에 인가되는 일련의 (증가하는 크기를 갖는) 프로그래밍 전압 펄스들을 포함한다. 각각의 프로그래밍 펄스 이후에, 해당 메모리 셀이 원하는 상태로 프로그래밍 되었는지를 결정하기 위해 검증 프로세스가 수행된다. 프로세서(492)는 검증된 메모리 상태를 원하는 메모리 상태에 대비하여 모니터링한다. 두 개가 일치하는 경우, 프로세서(492)는, 비트 라인이 프로그램 금지를 나타내는 상태가 되도록 비트 라인 래치(482)를 설정한다. 이것은 비트 라인에 결합된 메모리 셀이, 그 제어 게이트 상에 프로그래밍 펄스들이 가해질지라도, 더 이상 프로그래밍되는 것을 금지시킨다. 다른 실시예들에서, 프로세서는 먼저 비트 라인 래치(482)를 로딩(loading)하고, 감지 회로는 검증 프로세스 동안 여기에 금지 값을 설정한다.

데이터 래치 스택(data latch stack)(494)은 감지 모듈에 대응하는 데이터 래치들의 스택을 포함한다. 일 실시예에서, 감지 모듈(480) 당 세 개(혹은 네 개 혹은 다른 개수)의 데이터 래치들이 존재한다. 일부 구현예들에서(하지만 반드시 요구되는 것은 아님), 데이터 래치들은 시프트 레지스터(shift register)로서 구현되고, 이에 따라 그 안에 저장된 병렬 데이터는 데이터 버스(420)에 대해 직렬 데이터로 변환되게 되며, 그 반대의 경우도 가능하다. 하나의 바람직한 실시예에서, 메모리 셀들의 판독/기입 블록에 대응하는 데이터 래치들 모두는 블록 시프트 레지스터(block shift register)를 형성하기 위해 함께 연결될 수 있고, 이에 따라 데이터의 블록이 직렬 전송에 의해 입력 혹은 출력될 수 있다. 특히, 일단의 판독/기입 모듈들은, 데이터 래치들의 그 세트 각각이 데이터를 순차적으로 데이터 버스에 혹은 데이터 버스로부터 시프트시키도록(마치 이들이 전체 판독/기입 블록에 대한 시프트 레지스터의 일부인 것처럼) 구성된다.

비-휘발성 저장 디바이스들의 다양한 실시예들의 구조 및/또는 동작들에 대한 추가적인 정보는, (1) 미국 특허출원 공개번호 제2004/0057287호(발명의 명칭: "Non-Volatile Memory And Method With Reduced Source Line Bias Errors", 2004년 3월 25일 공개); (2) 미국 특허출원 공개번호 제2004/0109357호(발명의 명칭: "Non-Volatile Memory And Method with Improved Sensing", 2004년 6월 10일 공개); (3) 미국 특허출원 공개번호 제2005/0169082호; (4) 미국 특허출원 공개번호 제2006/0221692호(발명의 명칭: "Compensating for Coupling During Read Operations of Non-Volatile Memory", 발명자: 지안 첸(Jian Chen), 2005년 4월 5일 출원); 그리고 (5) 미국 특허출원 공개번호 제2006/0158947호(발명의 명칭: "Reference Sense Amplifier For Non-Volatile Memory", 발명자: 시우 룽 찬(Siu Lung Chan) 및 라울-아드리안 세르니아(Raul-Adrian Cernea), 2005년 12월 28일 출원)에서 찾을 수 있다. 위에서 방금 나열된 특허 문헌 5개 모두는 그 전체가 참조로 본 명세서에 통합된다.

도 5는 메모리 셀 어레이(200)의 예시적 구조를 도시한다. 일 실시예에서, 메모리 셀들의 어레이는 메모리 셀들의 다수의 블록들로 분할된다. 플래시 EEPROM 시스템들에 대해 공통적인 것으로서, 블록은 소거의 단위이다. 즉, 각각의 블록은 함께 소거되는 메모리 셀들의 최소 개수를 포함한다.

일 예로서, 도 5에 도시된 NAND 플래시 EEPROM은 1,024개의 블록들로 구획되어 있다. 그러나 1024개보다 더 적거나 더 많은 블록들이 사용될 수 있다. 본 예에서, 각각의 블록에는, 비트 라인들(BL0, BL1, ..., BL69,623)에 대응하는 69,624개의 컬럼들이 존재한다. 일 실시예에서, 일 블록의 모든 비트 라인들은 판독 동작과 프로그램 동작 동안 동시에 선택될 수 있다. 공통 워드 라인을 따라 있으며 임의의 비트 라인에 연결된 메모리 셀들은 동시에 프로그래밍(혹은 판독)될 수 있다. 또 하나의 다른 실시예에서, 비트 라인들은 짝수 비트 라인들과 홀수 비트 라인들로 분할된다. 홀수/짝수 비트 라인 아키텍처에서, 공통 워드 라인을 따라 있으며 홀수 비트 라인들에 연결된 메모리 셀들은 일 시간에 한번에 프로그래밍되고, 공통 워드 라인을 따라 있으며 짝수 비트 라인들에 연결된 메모리 셀들은 또 다른 시간에 한번에 프로그래밍된다.

도 5는 NAND 스트링을 형성하기 위해 직렬로 연결된 4개의 메모리 셀들을 보여준다. 각각의 NAND 스트링에 4개의 셀들이 포함되도록 도시되었지만, 4개보다 더 많거나 더 적은 개수가 사용될 수 있다(예를 들어, 16개, 32개, 64개, 128개, 혹은 다른 개수의 메모리 셀들이 NAND 스트링 상에 존재할 수 있음). NAND 스트링의 일 말단은 (선택 게이트 드레인 라인(SGD)에 연결된) 드레인 선택 게이트를 통해 대응하는 비트 라인에 연결되고, 또 다른 말단은 (선택 게이트 소스 라인(SGS)에 연결된) 소스 선택 게이트를 통해 소스 라인에 연결된다.

각각의 블록은 전형적으로 다수의 페이지들로 분할된다. 페이지는 프로그래밍의 단위이다. 데이터의 하나 이상의 페이지들은 전형적으로 메모리 셀들의 일 로우(row)에 저장된다. 페이지는 하나 이상의 섹터(sector)들을 저장할 수 있다. 섹터는 사용자 데이터 및 오버헤드 데이터(overhead data)를 포함한다. 오버헤드 데이터는 전형적으로 섹터의 사용자 데이터로부터 계산되는 에러 정정 코드(Error Correction Code, ECC)를 포함한다. 제어기는 데이터가 어레이에 프로그래밍되고 있을 때 ECC를 계산하고, 데이터가 어레이로부터 판독되고 있을 때 이것을 또한 점검한다. 일부 실시예들에서, 상태 머신, 제어기, 혹은 다른 컴포넌트가 ECC를 계산 및 점검할 수 있다. 일부 대안예들에서, ECC들 및/또는 다른 오버헤드 데이터는 이들이 속한 사용자 데이터와는 다른 페이지들에 저장되거나, 혹은 심지어 다른 블록들에 저장된다. 사용자 데이터의 섹터는 전형적으로 512 바이트인바, 이는 자기 디스크 드라이브에서의 일 섹터의 크기에 대응한다. 다수의 페이지들이 하나의 블록을 형성하는바, 8개의 페이지들로부터 예를 들어, 최대 32개의 페이지들, 혹은 64개의 페이지들, 혹은 128개의 페이지들 혹은 그 이상의 페이지들이 하나의 블록을 형성한다. 일 실시예에서, 일 블록의 각각의 워드 라인은 1개의 페이지와 관련된다. 또 다른 실시예에서, 일 블록의 각각의 워드 라인은 3개의 페이지들과 관련된다. 다른 실시예에서, 워드 라인들은 다른 개수의 페이지들과 관련될 수 있다.

도 6은 임의의 페이지에 대한 데이터를 도시한다. 페이지의 크기에 따라, 페이지는 많은 섹터들을 포함한다. 각각의 섹터는 사용자 데이터, 에러 정정 코드(ECC), 및 헤더 정보(header information)(HDR)를 포함한다.

복수-상태 메모리 셀들을 이용하는 일부 메모리 시스템들에서, 메모리 셀 내의 데이터의 각각의 비트는 상이한 페이지 내에 존재한다. 예를 들어, 만약 메모리 셀들의 어레이가 메모리 셀 당 데이터의 3개의 비트들(데이터의 8개의 상태들 혹은 레벨들)을 저장한다면, 각각의 메모리 셀은 데이터를 3개의 페이지들에 저장하며, 이 때 3개의 비트들 각각은 상이한 페이지 상에 존재하게 된다. 따라서, 본 예에서의 일 블록 내에서, 각각의 워드 라인은 3개의 페이지들과 관련되거나 혹은 3개의 페이지들의 정수배와 관련된다. 다른 구성이 또한 가능하다.

대용량 데이터 저장 디바이스들 및 저장 시스템들에서, 뿐만 아니라 데이터 통신 시스템들에서의 에러 정정 코딩(ECC)의 사용이 또한 잘 알려져 있다. 본 발명의 기술분야에서는 기본적인 것으로서, 에러 정정 코딩은 인코딩되는 "페이로드(payload)" (혹은 본래 데이터) 데이터 비트들로부터 계산되거나 혹은 결정된 추가적인 비트들(일반적으로 패리티 비트(parity bit)들, 코드 비트(code bit)들, 체크섬 숫자(checksum digit)들, ECC 비트들 등으로 지칭됨)의 저장 혹은 전달을 포함한다. 예를 들어, 에러 정정 코딩된 데이터를 메모리 리소스(memory resource)에 저장하는 것은, 선택된 코드를 사용하여 실제 데이터 및 추가적인 코드 비트들을 포함하도록 하나 이상의 코드 워드(code word)들을 인코딩하는 것을 포함한다. 저장된 데이터를 검색하는 것은, 저장된 코드 워드들을 인코딩하기 위해 사용된 코드와 동일한 코드에 따라, 그 저장된 코드 워드들을 디코딩하는 것을 포함한다. 코드 비트들은 코드 워드들의 실제 데이터 부분을 "과-특정(over-specify)"하기 때문에, 에러 비트들 중 몇 개의 에러 비트는 디코딩 이후 눈에 띄는 실제 데이터의 어떠한 손실 없이 용인(tolerate)될 수 있다.

다수의 ECC 코딩 방식들은 본 발명의 기술분야에서 잘 알려져 있다. 이러한 종래의 에러 정정 코드들은, 이러한 코딩 방식들이 제공할 수 있는 제조 수율(manufacturing yield) 및 디바이스 신뢰성(device reliability)에 대한 실질적인 영향으로 인해(이는 몇 개의 프로그래밍가능하지 않거나 혹은 결함이 있는 셀들을 갖는 디바이스들이 사용가능하게 함), 플래시 메모리들(및 다른 비-휘발성 메모리들)을 포함하는 대규모 메모리들에서 특히 유용하다. 물론, 코드 비트들을 저장하기 위해 추가적인 메모리 셀들을 제공하는 비용(즉, 코드 "율(rate)")과 수율 절약(yield savings) 간에 트레이드오프(tradeoff)가 존재한다. 플래시 메모리 디바이스들에 대한 어떤 ECC 코드들은 (1/2정도의 낮은 코드 율을 가질 수 있는) 데이터 통신 애플리케이션들에서 사용되는 코드들보다 더 높은 코드 율(즉, 데이터 비트들에 대한 코드 비트들의 비율이 더 낮은 것)을 갖는 경향이 있다.

어떤 메모리 셀들은 프로그래밍 혹은 소거에 대해 다른 것들보다 더 느린데, 그 이유는, 메모리 셀들 간의 제조과정에서의 변화 때문이거나, 또는 이러한 셀들이 다른 것들보다 더 낮은 임계 전압으로 이전에 소거되었기 때문이거나, 또는 페이지 내의 셀들 간의 불균일한 마모 때문이거나, 또는 다른 원인 때문이다. 그리고, 물론, 어떤 셀들은 결함 혹은 다른 원인으로 인해 어찌 되었건 프로그래밍될 수 없거나 소거될 수 없다. 추가적으로, 일부 메모리 셀들은 빠르게 프로그래밍되어 과프로그래밍(over programming)될 수 있는바, 이것은 또한 에러를 일으킬 수 있다. 앞서 언급된 바와 같이, 에러 정정 코딩은 메모리를 여전히 이용가능하게 하면서, 몇 개의 실패한 셀들을 용인하는 능력을 제공한다. 일부 애플리케이션들에서, 데이터의 페이지는 해당 페이지 상의 모든 메모리 셀들이 원하는 프로그래밍 상태로 검증될 때까지 프로그래밍 펄스들을 되풀이하여 인가함으로써 프로그래밍된다. 일부 구현예들에서, 프로그래밍 및 소거 시간은, 아직 완전히 프로그래밍되지 않은 혹은 소거되지 않은 메모리 셀들로서 에러가 있는 메모리 셀들의 수가 정정가능한 비트들의 수보다 더 적은 경우, 프로그래밍 혹은 소거 펄스들의 시퀀스를 종료시킴으로써 절약된다.

에러 정정은 전형적으로 섹터별로 수행된다. 따라서, 각각의 섹터는 자기 자신의 ECC 코드 세트를 갖는다. 일 실시예에서, 섹터는 호스트 시스템으로의 데이터 전달 및 호스트 시스템으로부터의 데이터 전달의 원하는 단위이기 때문에, 이러한 에러 정정은 편리하고 유용하다.

도 7은 비-휘발성 저장 시스템을 제조 및 동작시키기 위한 프로세스를 설명하는 흐름도이다. 단계(548)에서, 비-휘발성 저장 시스템이 사용을 위해 제조 및 구성된다. 단계(548)의 더 상세한 설명은 아래에서 제공된다. 비-휘발성 저장 시스템이 제조 및 구성되면, 이것은 데이터를 프로그래밍하고 판독하기 위해 사용될 수 있다. 단계(550)는 데이터를 프로그래밍하기 위한 프로세스의 일부로서 선택적으로 수행된다. 하나의 예시적 구현예에서, 메모리 셀들은 메모리 셀들 상의 균일한 마모를 유지시키기 위해 프리-프로그래밍(pre-programming)된다(단계(550)). 일 실시예에서, 메모리 셀들은 가장 높은 데이터 상태, 혹은 랜덤 패턴(random pattern) 혹은 임의의 다른 패턴으로 프로그래밍된다. 일부 구현예들에서, 프리-프로그래밍은 수행될 필요가 없다.

단계(552)에서, 메모리 셀들은 프로그래밍 이전에 (블록 단위로 혹은 다른 단위로) 소거된다. 일 실시예에서, 메모리 셀들은 충분한 시간 주기 동안 p-웰을 소거 전압(예를 들어, 20 볼트)까지 상승시키고 소스 및 비트 라인은 플로팅 상태로 유지한 채 임의의 선택된 블록의 워드 라인들을 접지시킴으로써 소거된다. 소거되도록 선택되지 않은 블록들에서, 워드 라인들은 플로팅 상태이다. 용량성 커플링으로 인해, 선택되지 않은 워드 라인들, 비트 라인들, 선택 라인들, 그리고 공통 소스 라인은 또한 소거 전압의 상당한 부분까지 상승되는바, 이로 인해, 소거되도록 선택되지 않은 블록들 상에서의 소거를 방해하게 된다. 소거되도록 선택된 블록들에서, 선택된 메모리 셀들의 터널 옥사이드 층들에는 강한 전기장이 인가되고, 그 선택된 메모리 셀들은 소거되는데, 왜냐하면 플로팅 게이트들의 전자들이 전형적으로 파울러-노드하임 터널링 메커니즘(Fowler-Nordheim tunneling mechanism)에 의해 기판쪽으로 방출되기 때문이다. 전자들이 플로팅 게이트로부터 p-웰 영역으로 전달됨에 따라, 임의의 선택된 셀의 임계 전압은 낮아지게 된다. 소거는 전체 메모리 어레이 상에서, 혹은 개개의 블록 상에서, 혹은 메모리 셀들의 다른 단위로, 수행될 수 있다. 일 실시예에서, 메모리 셀들의 소거 이후, 블록 내의 소거된 메모리 셀들 모두는 상태 S0에 있게 된다(아래에서 설명됨). 소거 프로세스의 일 구현예는, 수개의 소거 펄스들을 p-웰에 인가하는 것, 그리고 NAND 스트링들이 적절하게 소거되었는지 여부를 소거 펄스들 사이에서 검증하는 것을 포함한다.

단계(554)에서는, 소거된 메모리 셀들에 대한 소거된 임계 전압들의 분포의 폭을 좁히기 위해 소프트 프로그래밍(soft programming)이 (선택적으로) 수행된다. 어떤 메모리 셀들은 소거 프로세스의 결과로서 필요한 것보다 더 깊은 소거 상태에 있을 수 있다. 소프트 프로그래밍은 더 깊게 소거된 메모리 셀들의 임계 전압을 소거 임계 분포로 이동시키기 위해 프로그래밍 펄스들을 인가할 수 있다.

단계(556)에서, 블록의 메모리 셀들이 프로그래밍된다. 프로그래밍은 호스트로부터의 프로그래밍 요청에 응답하여, 혹은 내부 프로세스에 응답하여 수행될 수 있다. 단계(558)에서, 프로그램/소거 싸이클 카운트(program/erase cycle count)가 증분된다. 비-휘발성 저장 시스템은 레지스터 내에, 혹은 플래시 메모리 내에, 혹은 다른 위치에 프로그램/소거 싸이클들의 카운트를 유지시킨다. 각각의 프로그램/소거 싸이클 이후, 프로그램/소거 싸이클 카운트는 증분된다.

프로그래밍 이후, 블록의 메모리 셀들이 판독될 수 있다(단계(560)). 본 발명의 기술분야에서 알려진 다수의 상이한 판독 프로세스들이 데이터를 판독하기 위해 사용될 수 있다. 일부 실시예들에서, 판독 프로세스는 에러들을 정정하기 위해 ECC를 사용하는 것을 포함한다. 판독된 데이터는 판독 동작을 요청한 호스트들에 출력된다. ECC 프로세스는 상태 머신, 제어기, 또는 다른 디바이스에 의해 수행될 수 있다.

도 7은, 소거-프로그램 싸이클이 판독 없이 혹은 판독과 독립적으로 여러 번 일어날 수 있음(단계(550) 내지 단계(558)로 이루어진 루프(loop))을 보여주고, 그리고 판독 프로세스가 프로그래밍 없이 혹은 프로그래밍과는 독립적으로 일어날 수 있음을 보여주며, 그리고 판독 프로세스가 프로그래밍 이후 임의의 시간에 일어날 수 있음을 보여준다(단계(558)와 단계(560) 간에 점선으로 나타내어진 부분). 도 7의 프로세스는 앞서 설명된 다양한 회로들을 사용하여 상태 머신의 지시에 의해 수행될 수 있다. 다른 실시예들에서, 도 7의 프로세스는 앞서 설명된 다양한 회로들을 사용하여 제어기의 지시에 의해 수행될 수 있다.

(검증을 갖는) 성공적인 프로그래밍 프로세스의 끝에서, 메모리 셀들의 임계 전압들은, 프로그래밍된 메모리 셀들에 대한 임계 전압들의 하나 이상의 분포들 내에 또는 소거된 메모리 셀들에 대한 임계 전압들의 분포 내에, 적절하게 있어야 한다. 도 8은 각각의 메모리 셀이 데이터의 3개의 비트들을 저장하는 경우 메모리 셀 어레이에 대한 예시적인 임계 전압 분포들을 나타낸다. 그러나, 다른 실시예들은 (예를 들어, 메모리 셀 당 데이터의 3개의 비트들과 같은) 메모리 셀당 데이터 3개의 비트들보다 더 많거나 더 적은 수의 비트들을 사용할 수 있다.

도 8의 예에서, 각각의 메모리 셀은 데이터의 3개의 비트들을 저장하는바, 따라서 8개의 유효 임계 전압 분포들이 존재하는바, 이것은 또한 데이터 상태들, S0, S1, S2, S3, S4, S5, S6 및 S7로 지칭된다. 일 실시예에서, 데이터 상태 S0은 0 볼트 아래에 있고, 데이터 상태들 S1 내지 S7은 0 볼트 위에 있다. 다른 실시예들에서, 8개의 데이터 상태들 모두는 0 볼트 위에 있고, 혹은 다른 구성들이 구현될 수 있다. 일 실시예에서, S0에 대한 임계 전압 분포의 폭은 S1 내지 S7보다 더 넓다. 일 실시예에서, S0은 소거된 메모리 셀들에 대한 것이다. 데이터는 S0으로부터 S1 내지 S7로 프로그래밍된다.

각각의 데이터 상태는 메모리 셀 내에 저장된 3개의 데이터 비트들에 대한 고유 값에 대응한다. 일 실시예에서, S0=111, S1=110, S2=101, S3=100, S4=011, S5=010, S6=001 및 S7=000이다. 상태들 S0 내지 S7에 대한 데이터의 다른 맵핑이 또한 사용될 수 있다. 메모리 셀에 프로그래밍되는 데이터와 셀의 임계 전압 레벨들 간의 특정 관계는 셀들에 대해 채택된 데이터 인코딩 방식에 따라 달라진다. 예를 들어, 미국 특허번호 제6,222,762호와 미국 특허출원 공개번호 제2004/0255090호(발명의 명칭: "Tracking Cells For A Memory System", 출원일; 2003년 6월 13일)은 복수-상태 플래시 메모리 셀들에 대한 다양한 데이터 인코딩 방식들을 설명하는바, 이들 특허문헌 모두는 그 전체가 참조로 본 명세서에 통합된다. 일 실시예에서, 데이터 값들은 그레이 코드 할당(Gray code assignment)을 사용하여 임계 전압 범위들에 할당되며, 이에 따라 플로팅 게이트의 임계 전압이 그 이웃하는 임계 전압 분포로 잘못 시프트되는 경우, 단지 하나의 비트만이 영향을 받게 된다. 그러나, 다른 실시예들에서, 그레이 코드는 사용되지 않는다.

일 실시예에서, 메모리 셀에 저장된 데이터의 비트들 모두는 동일한 로직 페이지에 저장된다. 다른 실시예들에서, 메모리 셀에 저장된 데이터의 각각의 비트는 상이한 로직 페이지에 대응한다. 따라서, 데이터의 3개의 비트들을 저장하는 메모리 셀은, 제 1 페이지 내의 데이터, 제 2 페이지 내의 데이터, 그리고 제 3 페이지 내의 데이터를 포함하게 된다. 일부 실시예들에서, 동일한 워드 라인에 연결된 메모리 셀들 모두는 동일한 3개의 데이터 페이지들에 데이터를 저장하게 된다. 일부 실시예들에서, 워드 라인에 연결된 메모리 셀들은 페이지들의 상이한 세트들로 (예를 들어, 홀수 및 짝수 비트 라인들별로, 혹은 다른 구성으로) 그룹화될 수 있다.

일부 디바이스들에서, 메모리 셀들은 소거되어 상태 S0이 된다. 상태 S0으로부터, 메모리 셀들은 상태들 S1 내지 S7 중 임의의 상태로 프로그래밍될 수 있다. 풀 시퀀스 프로그래밍(full sequence programming)으로 알려진 일 실시예에서, 메모리 셀들은 소거 상태 S0으로부터 프로그래밍 상태 S1 내지 S7 중 임의의 상태로 직접적으로 프로그래밍될 수 있다. 예를 들어, 프로그래밍될 한 무리의 메모리 셀들은 이 무리 내의 모든 메모리 셀들이 소거 상태 S0에 있도록 먼저 소거될 수 있다. 일부 메모리 셀들이 상태 S0으로부터 상태 S1로 프로그래밍되고 있는 동안, 다른 메모리 셀들은 상태 S0으로부터 상태 S2로, 상태 S0으로부터 상태 S3으로, 상태 S0으로부터 상태 S4로, 상태 S0으로부터 상태 S5로, 상태 S0으로부터 상태 S6으로, 그리고 상태 S0으로부터 상태 S7로 프로그래밍되게 된다. 풀 시퀀스 프로그래밍이 도 8에서 7개의 화살표 곡선으로 도시적으로 나타나 있다.

도 8은 타겟 검증 레벨들(Vvl, Vv2, Vv3, Vv4, Vv5, Vv6, 및 Vv7)의 세트를 보여준다. 이러한 검증 레벨들은 프로그래밍 프로세스 동안 비교 레벨들로서 사용된다. 예를 들어, 메모리 셀들을 상태 S1로 프로그래밍할 때, 시스템은 메모리 셀들의 임계 전압들이 Vvl에 도달했는지 여부를 알기 위해 점검을 행할 것이다. 만약 메모리 셀의 임계 전압이 Vvl에 도달하지 못했다면, 해당 메모리 셀의 임계 전압이 Vvl과 같아지거나 더 커질 때까지 그 메모리 셀에 대한 프로그래밍은 계속될 것이다. 만약 메모리 셀의 임계 전압이 Vvl에 도달했다면, 그 메모리 셀에 대한 프로그래밍은 멈출 것이다. 타겟 검증 레벨 Vv2는 상태 S2로 프로그래밍되는 메모리 셀들에 대해 사용된다. 타겟 검증 레벨 Vv3은 상태 S3으로 프로그래밍되는 메모리 셀들에 대해 사용된다. 타겟 검증 레벨 Vv4는 상태 S4로 프로그래밍되는 메모리 셀들에 대해 사용된다. 타겟 검증 레벨 Vv5는 상태 S5로 프로그래밍되는 메모리 셀들에 대해 사용된다. 타겟 검증 레벨 Vv6은 상태 S6으로 프로그래밍되는 메모리 셀들에 대해 사용된다. 타겟 검증 레벨 Vv7은 상태 S7로 프로그래밍되는 메모리 셀들에 대해 사용된다.

도 8은 또한, 판독 비교 레벨들(Vrl, Vr2, Vr3, Vr4, Vr5, Vr6, 및 Vr7)의 세트를 보여준다. 이러한 판독 비교 레벨들은 판독 프로세스 동안 비교 레벨들로서 사용된다. 판독 비교 레벨들(Vrl, Vr2, Vr3, Vr4, Vr5, Vr6, 및 Vr7)이 메모리 셀들의 제어 게이트들에 개별적으로 인가됨에 응답하여 메모리 셀들이 턴온(turn on)되는지 아니면 오프(off) 상태에서 유지되는지를 테스트함으로써, 시스템은 해당 메모리 셀들이 데이터를 어떤 상태에 대해 저장하고 있는지를 결정할 수 있다.

일반적으로, 검증 동작 및 판독 동작 동안, 선택된 워드 라인은 임의의 전압에 연결되는바, 이러한 전압의 레벨은 각각의 판독 동작에 대해 특정되어 있거나(예를 들어, 도 8의 판독 비교 레벨들(Vrl, Vr2, Vr3, Vr4, Vr5, Vr6, 및 Vr7) 참조) 혹은 각각의 검증 동작에 대해 특정되어 있으며(예를 들어, 도 8의 타겟 검증 레벨들(Vvl, Vv2, Vv3, Vv4, Vv5, Vv6, 및 Vv7) 참조), 이에 따라 그 관련된 메모리 셀의 임계 전압이 이러한 레벨에 도달했는지 여부를 결정할 수 있게 된다. 워드 라인 전압을 인가한 이후에, 워드 라인에 인가된 전압에 응답하여 메모리 셀이 턴온되었는지 여부를 결정하기 위해 메모리 셀의 전도 전류가 측정된다. 만약 전도 전류가 특정 값보다 더 큰 것으로 측정된다면, 메모리 셀은 턴온되었고 워드 라인에 인가된 전압은 메모리 셀의 임계 전압보다 더 큰 것으로 추정된다. 만약 전도 전류가 특정 값보다 더 큰 것으로 측정되지 않는다면, 메모리 셀은 턴온되지 않았고 워드 라인에 인가된 전압은 메모리 셀의 임계 전압보다 더 크지 않은 것으로 추정된다. 판독 프로세스 동안, 선택되지 않은 메모리 셀들에는 이들의 제어 게이트들에서 하나 이상의 판독 패스 전압(read pass voltage)들이 제공되고, 이에 따라 이러한 메모리 셀들은 패스 게이트(pass gate)들로서 동작하게 된다(예를 들어, 이들이 프로그래밍되는 것인지 아니면 소거되는 것인지 여부에 상관없이 전류를 전도함).

판독 혹은 검증 동작 동안 메모리 셀의 전도 전류를 측정하기 위한 다수의 방법들이 있다. 일 실시예에서, 메모리 셀의 전도 전류는 메모리 셀이 감지 증폭기 내의 전용 커패시터를 방전 혹은 충전시키는 비율(rate)에 의해 측정된다. 또 하나의 다른 예에서, 선택된 메모리 셀의 전도 전류는 메모리 셀을 포함하는 NAND 스트링으로 하여금 대응하는 비트 라인을 방전시킬 수 있게 한다(혹은 방전시킬 수 없게 함). 비트 라인 상의 전압은 이것이 방전/충전되었는지 아니면 그렇지 않은지를 알기 위해 일정 시간 주기 이후에 측정된다. 본 명세서에서 설명되는 기술은 검증/판독을 위한 본 발명의 기술분야에서 알려진 상이한 방법들과 함께 사용될 수 있음에 유의해야 한다. 검증/판독에 대한 더 많은 정보는 다음의 특허 문헌들, (1) 미국 특허출원 공개번호 제2004/0057287호; (2) 미국 특허출원 공개번호 제2004/0109357호; (3) 미국 특허출원 공개번호 제2005/0169082호; 그리고 (4) 미국 특허출원 공개번호 제2006/0221692호에서 찾을 수 있으며, 이들 특허문헌들은 그 전체가 참조로 본 명세서에 통합된다. 앞서 설명된 판독 동작 및 검증 동작은 본 발명의 기술분야에서 알려진 기법들에 따라 수행된다. 따라서, 설명되는 세부사항들의 많은 부분들은 본 발명의 기술분야에서 숙련된 자에 의해 변경될 수 있다. 본 발명의 기술분야에서 알려진 다른 판독 및 검증 기법들이 또한 사용될 수 있다.

일부 실시예들에서, 제어 게이트에 인가되는 프로그램 전압은 일련의 펄스들을 포함하고, 이러한 일련의 펄스들은 미리 결정된 스텝 사이즈(예를 들어, 0.2v, 0.3v, 0.4v, 혹은 다른 것들)만큼 크기가 증가하는 각각의 연속적인 펄스를 갖는다. 펄스들 사이에서, 일부 메모리 시스템은 개개의 메모리 셀들이 이들의 각각의 타겟 임계 전압 범위들에 도달했는지 여부를 검증한다. 예를 들어, 도 9는 공통 워드 라인에 연결된 복수의 메모리 셀들의 제어 게이트들에 인가된 신호의 일부분을 보여준다. 도 9는 프로그래밍 펄스들(564, 565 및 566)을 보여줌과 아울러 이러한 프로그래밍 펄스들 사이에 있는 검증 펄스들의 세트를 보여준다. 일 실시예에서 풀 시퀀스 프로그래밍을 수행하는 경우, 프로그래밍 펄스들 사이의 검증 프로세스는 임계 전압 분포(데이터 상태들) S1 내지 S7 각각에 대해 테스트를 행할 것이다. 따라서, 도 9는 타겟 검증 레벨들(Vvl, Vv2, Vv3, Vv4, Vv5, Vv6, 및 Vv7)에 대응하는 크기들을 갖는 7개의 검증 펄스들을 보여준다. 일부 실시예들에서는, 검증 동작이 불필요하거나 혹은 과다하여, 검증 동작들 중 하나 이상의 검증 동작이 생략(skip)될 수 있다(이에 따라 검증 펄스들 중 하나 이상은 생략될 수 있음). 예를 들어, 만약 도 8에 따라 프로그래밍되는 메모리 셀들 중 어느 것도 Vv2에 도달하지 못했다면 Vv7에서 검증을 행할 이유가 없다. 하나 이상의 상태들에 대한 검증을 생략하는 지능적 검증 방식들에 대한 더 많은 정보는 다음의 특허 문헌들, 즉 미국 특허번호 제7,073,103호; 미국 특허번호 제7,224,614호; 미국 특허번호 제7,310,255호; 미국 특허번호 제7,301,817호; 미국 특허출원 공개번호 제2004/0109362호; 그리고 미국 특허출원 공개번호 제2009/0147573호에서 찾을 수 있는바, 이들 특허 문헌들은 그 전체가 참조로 본 명세서에 통합된다.

도 8은 일 국면(phase)을 포함하는 프로그래밍 프로세스를 보여주는바, 여기서 동일 워드 라인에 연결된 모든 메모리 셀들은 이러한 일 국면 동안 동시에 프로그래밍된다. 도 10a 내지 도 10e는 복수-국면 프로그래밍 접근법을 나타낸다. 이러한 실시예에서, 프로그래밍 프로세스는 3개의 국면들을 포함한다. 프로그래밍 이전에, 메모리 셀들은 소거되고, 이에 따라 공통 워드 라인에 연결된 모든 메모리 셀들은 도 10a에 도시된 바와 같이, 소거 임계 전압 분포 E에 있게 된다. 프로그래밍의 제 1 국면 동안, (메모리 셀들에 저장될 데이터로 인해) 데이터 상태들(S4, S5, S6 또는 S7)을 타겟으로 하는 그러한 메모리 셀들은 중간 상태(intermediate state) IM에 프로그래밍된다. 데이터 상태들(S0, S1, S2 혹은 S3)을 타겟으로 하는 메모리 셀들은 소거 임계 전압 분포 E에서 유지된다. 제 1 국면이 도 10b에 도식적으로 제시된다. 중간 상태 IM에 프로그래밍되는 메모리 셀들은 타겟 임계 전압(VvIM)에 프로그래밍된다.

도 10a 내지 도 10e의 프로그래밍 프로세스의 제 2 국면 동안, 소거 임계 전압 분포 E에 있는 그러한 메모리 셀들은 이들의 타겟 데이터 상태들에 프로그래밍된다. 예를 들어, 데이터 상태 S3에 프로그래밍될 그러한 메모리 셀들은 소거 임계 전압 분포 E로부터 데이터 상태 S3으로 프로그래밍되고, 데이터 상태 S2에 프로그래밍될 그러한 메모리 셀들은 소거 임계 전압 분포 E로부터 데이터 상태 S2로 프로그래밍되고, 데이터 상태 S1에 프로그래밍될 그러한 메모리 셀들은 소거 임계 전압 분포 E로부터 데이터 상태 S1로 프로그래밍되고, 그리고 데이터 상태 S0에 있을 그러한 메모리 셀들은 프로그래밍 프로세스의 제 2 국면 동안 프로그래밍되지 않는다. 따라서, 소거 임계 전압 분포 E는 데이터 상태 S0이 된다. 또한, 제 2 국면 동안, 메모리 셀들은 중간 상태 IM으로부터 다양한 데이터 상태들 S4 내지 S7로 프로그래밍된다. 예를 들어, 데이터 상태 S7에 프로그래밍될 그러한 메모리 셀들은 중간 상태 IM으로부터 데이터 상태 S7로 프로그래밍되고, 데이터 상태 S6에 있도록 타겟팅된 그러한 메모리 셀들은 중간 상태 IM으로부터 데이터 상태 S6으로 프로그래밍되고, 데이터 상태 S5에 프로그래밍될 메모리 셀들 모두는 중간 상태 IM으로부터 데이터 상태 S5로 프로그래밍되고, 그리고 데이터 상태 S4에 프로그래밍될 그러한 메모리 셀들은 중간 상태 IM으로부터 데이터 상태 S4로 프로그래밍된다. 프로그래밍의 이러한 제 2 국면이 도 10c에 예시된다.

도 10c에서 알 수 있는 바와 같이, 프로그래밍의 제 2 국면의 끝에서, 데이터 상태들 S1 내지 S7은 이웃하는 데이터 상태들과 오버랩(overlap)된다. 예를 들어, 데이터 상태 S1은 데이터 상태 S2와 오버랩되고, 데이터 상태 S2는 데이터 상태들 S1 및 S3과 오버랩되고, 데이터 상태 S3은 데이터 상태들 S2 및 S4와 오버랩되고, 데이터 상태 S4는 데이터 상태들 S3 및 S5와 오버랩되고, 데이터 상태 S5는 데이터 상태들 S4 및 S6과 오버랩되고, 그리고 데이터 상태 S6은 데이터 상태들 S5 및 S7과 오버랩된다. 일부 실시예들에서, 데이터 상태들 중 일부 혹은 모두는 오버랩되지 않는다.

프로그래밍의 제 3 국면에서, 데이터 상태들 S1 내지 S7 각각의 폭은 좁혀지고, 이에 따라 데이터 상태들은 이제 더 이상 이웃하는 상태들과 오버랩되지 않게 된다. 이러한 것이 도 10에 의해 도식적으로 제시된다. 3 국면의 프로그래밍 프로세스의 마지막 결과가 도 10e에 도시되는바, 도 10e는 데이터 상태들 S0 내지 S7을 보여주고 있다. 일부 실시예들에서, 데이터 상태 S0은 데이터 상태들 S1 내지 S7보다 폭이 더 넓다.

일부 실시예들에서, 데이터 상태 S4에 프로그래밍될 그러한 메모리 셀들은 제 2 국면 동안 프로그래밍되지 않고, 따라서, 중간 상태 IM에 있게 된다. 제 3 프로그래밍 국면 동안, 메모리 셀들은 IM으로부터 S4로 프로그래밍된다. 다른 실시예들에서는, 다른 상태들을 목적지로 하는 메모리 셀들이 또한, 제 2 국면 동안 IM 혹은 E에 있을 수 있다.

일부 프로그래밍 프로세스들에는, 비정밀/정밀 프로그래밍 기법(coarse/fine programming technique)들이 통합될 수 있다. 예를 들어, 타겟 상태(예를 들어, Vv2)에 프로그래밍되는 메모리 셀들은 먼저 타겟 상태보다 약간 낮은 임계 전압 상태에 대응하는 비정밀 상태(예를 들어, Vv2보다 소량의 전압만큼 작은 상태)로 빠르게 프로그래밍되게 된다. 후속적으로, 메모리 셀들은 더 느린 방식으로(그리고 더 정밀하게) 타겟 상태에 프로그래밍되게 된다. 이러한 비정밀/정밀 프로그래밍 기법들은 데이터 상태들 모두 혹은 그 서브세트에 대한 프로그래밍을 위해 사용될 수 있다.

도 11은 공통 워드 라인에 연결된 메모리 셀들을 하나 이상의 타겟들(예를 들어, 데이터 상태들 혹은 임계 전압 범위들)에 프로그래밍하는 것을 수행하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다. 도 11의 프로세스는 도 7의 단계(556) 동안 한번 혹은 여러 번 수행될 수 있다. 예를 들어, 도 11의 프로세스는 메모리 셀들을 상태 S0으로부터 상태들 S1 내지 S7 중 어느 하나의 상태로 바로 프로그래밍(예를 들어, 풀 시퀀스 프로그래밍)하기 위해 사용될 수 있다. 대안적으로, 도 11의 프로세스는 도 10a 내지 도 10e의 프로세스의 국면들 중 하나 혹은 각각의 국면을 수행하기 위해 사용될 수 있다. 예를 들어, 도 10a의 프로세스를 수행하는 경우, 도 11의 프로세스는 메모리 셀들 중 일부를 상태 E로부터 상태 IM으로 프로그래밍하는 것을 포함하는 제 1 국면을 구현하기 위해 사용된다. 그 다음에, 도 11의 프로세스는 메모리 셀들 중 일부를 상태 E로부터 상태들 S1 내지 S3으로 프로그래밍하는 것과 상태 IM으로부터 상태들 S4 내지 S4로 프로그래밍하는 것을 포함하는 제 2 국면을 구현하기 위해 다시 사용될 수 있다. 도 11의 프로세스는 제 3 국면(도 10d 참조)에서 상태들 S1 내지 S7를 조정하기 위해 다시 사용될 수 있다. 도 11의 프로세스는 또한, 다른 복수-국면 프로그래밍 프로세스들과 함께 사용될 수 있다.

전형적으로, 프로그램 동작 동안 제어 게이트에 인가되는 프로그램 전압은 일련의 프로그램 펄스들로서 인가된다. 프로그래밍 펄스들 사이에는 검증을 수행하기 위한 검증 펄스들의 세트가 있다. 다수의 구현예들에서, 각각의 연속적인 펄스를 갖는 프로그램 펄스들의 크기는 미리 결정된 스텝 사이즈만큼 증가한다. 도 11의 단계(570)에서, 프로그래밍 전압(Vpgm)이 시작 크기(예를 들어, ~ 12-16V 혹은 다른 적절한 레벨)로 초기화되고, 상태 머신(222)에 의해 유지되는 프로그램 카운터(PC)는 1에서 초기화된다. 단계(572)에서, 프로그램 신호(Vpgm)의 프로그램 펄스가, 선택된 워드 라인(프로그래밍을 위해 선택된 워드 라인)에 인가된다. 일 실시예에서, 프로그래밍되는 메모리 셀들의 그룹은 동일한 워드 라인(선택된 워드 라인)에 모두 연결된다. 선택되지 않은 워드 라인들은 본 발명의 기술분야에서 알려진 부스팅 스킴(boosting scheme)들을 수행하기 위해 하나 이상의 부스팅 전압(boosting voltage)들(예를 들어, ~ 9 볼트)을 수신한다. 만약 메모리 셀이 프로그래밍돼야 한다면, 그 대응하는 비트 라인은 접지된다. 반면, 만약 메모리 셀이 자신의 현재 임계 전압에서 유지돼야 한다면, 그 대응하는 비트 라인은 프로그래밍을 금지시키기 위해 Vdd에 연결된다. 단계(572)에서는, 선택된 워드 라인에 연결된 모든 메모리 셀들에 프로그램 펄스가 동시에 인가되고, 이에 따라 그 선택된 워드 라인에 연결된 메모리 셀들 모두는 동시에 프로그래밍되게 된다. 즉, 이들은 동시에(혹은 겹치는 시간 동안) 프로그래밍된다. 이러한 방식으로, 선택된 워드 라인에 연결된 모든 메모리 셀들의 임계 전압은, 이러한 메모리 셀들이 프로그래밍으로부터 락아웃되지 않았다면, 동시에 변경된다.

단계(574)에서는, 하나 이상의 검증 동작들을 수행하기 위해 적절한 메모리 셀들이 적절한 세트의 타겟 레벨들을 사용하여 검증된다. 일 실시예에서, 검증 프로세스는, 선택된 워드 라인에 적절한 검증 비교 전압(Vvl, Vv2, Vv3, Vv4, Vv5, Vv6, 및 Vv7)을 인가하고 선택되지 않은 워드 라인들에 판독 패스 전압을 인가함으로써 수행된다.

단계(576)에서, 모든 메모리 셀들이 이들의 타겟 임계 전압들에 도달했는지 여부가 결정된다. 만약 도달했다면, 프로그래밍 프로세스는 성공적으로 종료되는데, 왜냐하면 모든 선택된 메모리 셀들이 자신들의 타겟 상태들에 프로그래밍되었고 검증되었기 때문이다. "통과(PASS)"의 상태가 단계(578)에서 보고된다. 만약 단계(576)에서, 메모리 셀들 모두가 자신들의 타겟 임계 전압들에 도달한 것이 아니라고 결정되면 프로그래밍 프로세스는 단계(580)로 계속 진행한다.

단계(570)에서, 시스템은 해당하는 각각의 타겟 임계 전압 분포에 아직 도달하지 못한 메모리 셀들의 개수를 카운팅한다. 즉, 시스템은 검증 프로세스에서 실패한 셀들의 개수를 카운팅한다. 이러한 카운팅은 상태 머신에 의해, 혹은 제어기 의해, 혹은 다른 로직에 의해 수행될 수 있다. 일 구현예에서, 감지 블록(300)(도 3 참조) 각각은 이들의 각각의 셀들의 상태(통과/실패)를 저장한다. 이러한 값들은 디지털 카운터를 사용하여 카운팅될 수 있다. 앞서 설명된 바와 같이, 감지 블록들 대부분은 함께 와이어-OR(wire-OR)된 출력 신호를 갖는다. 따라서, 하나의 라인을 점검함으로써, 커다란 그룹의 셀들 중 어떠한 셀들도 검증에 실패하지 않았음을 표시할 수 있다. 함께 와이어드-OR되는 라인들을 적절하게 구성함으로써(예를 들어, 바이너리 트리(binary tree)와 같은 구조), 실패한 셀들의 개수를 결정하기 위해 바이너리 검색 방법(binary search method)이 사용될 수 있다. 이러한 방식으로, 만약 작은 개수의 셀들이 실패한다면, 카운팅은 매우 빠르게 완료된다. 만약 많은 개수의 셀들이 실패한다면, 카운팅은 더 오랜 시간이 걸린다. 더 많은 정보는 미국 특허출원 공개번호 제2008/0126676호에서 찾을 수 있으며, 이 특허문헌은 그 전체가 참조로 본 명세서에 통합된다. 다른 대안예에서, 감지 증폭기들 각각은 그 대응하는 메모리 셀이 실패한 경우 아날로그 전압 혹은 전류를 출력할 수 있고, 아날로그 전압 혹은 전류 합산 회로가 그 실패한 메모리 셀들의 개수를 카운팅하기 위해 사용될 수 있다.

일 실시예에서, 현재 프로그래밍되고 있는 메모리 셀들로서 마지막 검증 단계에서 실패한 메모리 셀들의 전체 개수를 나타내는 하나의 전체 카운트가 존재한다. 다른 실시예에서는, 각각의 데이터 상태에 대해 개별적인 카운트들이 유지된다.

단계(582)에서는, 단계(580)로부터의 카운트가, 미리 결정된 한계치보다 작거나 같은지 여부가 결정된다. 일 실시예에서, 미리 결정된 한계치는 메모리 셀들의 페이지에 대한 판독 프로세스 동안 ECC에 의해 정정될 수 있는 비트들의 개수이다. 만약 실패한 셀들의 개수가 미리 결정된 한계치보다 작거나 같다면, 프로그래밍 프로세스는 멈출 수 있고, "통과(PASS)"의 상태가 단계(578)에서 보고된다. 이러한 상황에서는, 충분한 메모리 셀들이 올바르게 프로그래밍되어 완전하게 프로그래밍되지 않은 몇 개의 잔존하는 메모리 셀들은 판독 프로세스 동안 ECC를 사용하여 정정될 수 있게 된다. 일부 실시예들에서, 단계(580)는 각각의 섹터, 혹은 각각의 타겟 데이터 상태 혹은 다른 단위에 대한 실패한 셀들의 개수를 카운팅하고, 이러한 카운트는 개별적으로 또는 집합적으로 단계(582)에서 임계치와 비교된다.

다른 실시예에서는, 미리 결정된 한계치는, 장래의 에러들을 허용하도록 하기 위해, 판독 프로세스 동안 ECC에 의해 정정될 수 있는 비트들의 개수보다 작을 수 있다. 페이지에 대한 모든 메모리 셀들보다 작은 수의 메모리 셀들을 프로그래밍하는 경우, 혹은 단지 하나의 데이터 상태(혹은 모든 상태들보다 작은 수의 상태들)에 대해서 카운트를 비교하는 경우, 미리 결정된 한계치는 메모리 셀들의 해당 페이지에 대한 판독 프로세스 동안 ECC에 의해 정정될 수 있는 비트들의 개수의 일부(비례하는 일부 혹은 비례하지 않은 일부)일 수 있다. 일부 실시예들에서, 한계치는 미리 결정되지 않는다. 대신, 한계치는 페이지에 대해 이미 카운팅된 에러들의 개수, 혹은 수행된 프로그램-소거 싸이클들의 개수, 혹은 온도 혹은 다른 기준에 근거하여 변한다.

만약 실패한 셀들의 개수가 미리 결정된 한계치보다 작지 않다면, 프로그래밍 프로세스는 단계(584)에서 계속되고, 프로그램 카운터(PC)가 프로그램 한계 값(program limit value)(PL)에 대비되어 점검된다. 프로그램 한계 값(PL)의 일 예는 20이지만, 다른 값들이 사용될 수 있다. 만약 프로그램 카운터(PC)가 프로그램 한계 값(PL)보다 작지 않다면, 프로그램 프로세스는 실패한 것으로 고려되며 실패(FAIL)의 상태가 단계(588)에서 보고된다. 만약 프로그램 카운터(PC)가 프로그램 한계 값(PL)보다 작다면, 프로세스는 단계(586)에서 계속되고, 이러한 단계(586)에서의 시간 동안 프로그램 카운터(PC)는 1만큼 증분되고 프로그램 전압(Vpgm)은 다음 크기로 스텝핑 업(stepping up)된다. 예를 들어, 다음 펄스는 이전의 펄스보다 임의의 스텝 사이즈(예를 들어, 0.1-0.4 볼트의 스텝 사이즈)만큼 더 큰 크기를 갖는다. 단계(586) 이후에, 프로세스는 단계(572)로 루프백(loop back)하고, 선택된 워드 라인에는 또 하나의 다른 프로그램 펄스가 인가된다.

도 12는 데이터 인코딩 방식의 일 예를 보여주는 테이블로서, 각각의 데이터 상태 S0 내지 S7에 대한 상부 페이지, 중간 페이지 및 하부 페이지 각각 내의 데이터를 식별시키는 테이블이다.

일 실시예에서, 데이터는 페이지별 판독 프로세스를 사용하여 노멀하게 판독되는바, 여기서 페이지별 판독 프로세스는 데이터의 특정 페이지를 한번에 판독하는 것을 포함한다. 달리 말하면, 데이터는 메모리 셀들로부터 한번에 페이지별로 판독된다. 즉, 페이지는 판독 동작의 단위이다. 일부 실시예들에서, 데이터의 단지 하나의 페이지만이 한번에 판독된다. 따라서, 만약 데이터의 단지 하나의 페이지만이 필요하다면, 오로지 데이터의 그 하나의 페이지만이 판독된다. 만약 에러 정정 프로세스(혹은 다른 프로세스)에 의해 정정될 수 없는 (고장난 워드 라인 혹은 다른 원인으로 인한) 너무 많은 에러들이 존재한다면, 고장난 워드 라인에 연결된 메모리 셀들로부터의 데이터는 순차 판독 프로세스를 수행함으로써 복원될 수 있다. 순차 판독 프로세스는 데이터 상태들 모두가 테스트됨에 따라 판독되는 모든 메모리 셀들 내의 모든 데이터를 판독한다. 일부 실시예들에서, 페이지별 판독 프로세스는 순차 판독 프로세스보다 더 빠르지만, 순차 판독 프로세스는 페이지별 판독 프로세스보다 더 정확하다. 도 13은 순차 판독 프로세스의 일 실시예를 설명하는 흐름도이다. 도 14는 페이지별 판독 프로세스의 일 실시예를 설명하는 흐름도이다.

도 13에서 단계들의 일부가 "결과를 저장함"으로 기재되어 있음에 유의해야 한다. 엄밀히 말하면, 일 실시예에서 시스템은 이러한 바이너리 판독들 모두의 결과들을 저장하지 않는데, 왜냐하면 만약 시스템이 모든 판독 동작에 대한 결과들을 단순히 저장한다면 래치들은 바닥날 것이기 때문이다. 대신, 일부 실시예들에서, 시스템은 데이터를 압축(condense)시키는 어떤 로직 동작들을 수행하고, 이에 따라 시스템은 7개의 판독 레벨들의 결과들을 저장하기 위해 7개의 래치들을 필요로 하지 않게 된다. 시스템이 7개의 판독들을 수행하는 프로세스를 행함에 따라 이러한 7개의 판독들에 관해 로직 동작들이 수행되는 경우, 시스템은 거의 실시간으로 데이터를 압축하고, 이에 따라 메모리 셀 당 3개의 비트들을 저장하는 메모리 셀들에 대해 요구되는 3개의 비트들을 저장하기 위해 필요한 래치들의 수는 3개보다 많지 않게 된다. 3개의 비트들의 경우, 시스템은 2³=8개의 상태들을 저장할 수 있다.

먼저 순차 판독 프로세스가 설명된다. 도 13의 단계(602)에서는, (판독될 메모리 셀들에 연결된) 선택된 워드 라인에 판독 기준 전압(Vrl)이 인가된다. 단계(604)에서는, 판독될 메모리 셀들과 관련된 비트 라인들이 감지되는바, 이는 어드레싱된 메모리 셀들의 제어 게이트들에 Vr1을 인가하는 것에 근거하여 그 어드레싱된 메모리 셀들이 턴온되는지 아니면 턴온되지 않는지를 결정하기 위해 행해진다. 전도를 행하는 비트 라인들은 메모리 셀들이 턴온되었음을 표시하고, 따라서, 이러한 메모리 셀들의 임계 전압들은 Vrl보다 낮다(예를 들어, 상태 S0에 있음). 단계(606)에서, 비트 라인들에 대한 감지의 결과가 이러한 비트 라인들에 대한 적절한 래치들 내에 저장된다.

도 13의 단계(608)에서는, (판독될 메모리 셀들에 연결된) 선택된 워드 라인에 판독 기준 전압(Vr2)이 인가된다. 단계(610)에서, 판독될 메모리 셀들과 관련된 비트 라인들이 감지되는바, 이는 어드레싱된 메모리 셀들의 제어 게이트들에 Vr2를 인가하는 것에 근거하여 그 어드레싱된 메모리 셀들이 턴온되는지 아니면 턴온되지 않는지를 결정하기 위해 행해진다. 전도를 행하는 비트 라인들은 메모리 셀들이 턴온되었음을 표시하고, 따라서, 이러한 메모리 셀들의 임계 전압들은 Vr2보다 낮다(예를 들어, 상태 S0 혹은 상태 S1에 있음). 단계(612)에서, 비트 라인들에 대한 감지의 결과가 이러한 비트 라인들에 대한 적절한 래치들 내에 저장된다.

도 13의 단계(614)에서는, (판독될 메모리 셀들에 연결된) 선택된 워드 라인에 판독 기준 전압(Vr3)이 인가된다. 단계(616)에서는, 판독될 메모리 셀들과 관련된 비트 라인들이 감지되는바, 이는 어드레싱된 메모리 셀들의 제어 게이트들에 Vr3을 인가하는 것에 근거하여 그 어드레싱된 메모리 셀들이 턴온되는지 아니면 턴온되지 않는지를 결정하기 위해 행해진다. 전도를 행하는 비트 라인들은 메모리 셀들이 턴온되었음을 표시하고, 따라서, 이러한 메모리 셀들의 임계 전압들은 Vr3보다 낮다(예를 들어, 상태 S0, 상태 S1 혹은 상태 S2에 있음). 단계(618)에서, 비트 라인들에 대한 감지의 결과가 이러한 비트 라인들에 대한 적절한 래치들 내에 저장된다. 래치들을 아끼기 위해, 결과들의 이러한 저장은 Vrl 및 Vr2에서의 이전의 두 개의 판독들의 결과들을 보유하고 있는 두 개의 래치들 내의 두 개의 비트들을 수정하는 형태를 취할 수 있다. 처음 세 개의 판독 동작들은 셀들을 4개의 카테고리들로 구획하고, 이러한 4개의 카테고리들 중 하나에 있는 각각의 셀에 대한 정보를 저장하기 위해 단지 2개의 비트들만이 필요하다.

도 13의 단계(620)에서는, (판독될 메모리 셀들에 연결된) 선택된 워드 라인에 판독 기준 전압(Vr4)이 인가된다. 단계(622)에서는, 판독될 메모리 셀들과 관련된 비트 라인들이 감지되는바, 이는 어드레싱된 메모리 셀들의 제어 게이트들에 Vr4를 인가하는 것에 근거하여 그 어드레싱된 메모리 셀들이 턴온되는지 아니면 턴온되지 않는지를 결정하기 위해 행해진다. 전도를 행하는 비트 라인들은 메모리 셀들이 턴온되었음을 표시하고, 따라서, 이러한 메모리 셀들의 임계 전압들은 Vr4보다 낮다(예를 들어, 상태 S0, 상태 S1, 상태 S2 혹은 상태 S3에 있음). 단계(624)에서, 비트 라인들에 대한 감지의 결과가 이러한 비트 라인들에 대한 적절한 래치들 내에 저장된다.

도 13의 단계(626)에서는, (판독될 메모리 셀들에 연결된) 선택된 워드 라인에 판독 기준 전압(Vr5)이 인가된다. 단계(628)에서는, 판독될 메모리 셀들과 관련된 비트 라인들이 감지되는바, 이는 어드레싱된 메모리 셀들의 제어 게이트들에 Vr5를 인가하는 것에 근거하여 그 어드레싱된 메모리 셀들이 턴온되는지 아니면 턴온되지 않는지를 결정하기 위해 행해진다. 전도를 행하는 비트 라인들은 메모리 셀들이 턴온되었음을 표시하고, 따라서, 이러한 메모리 셀들의 임계 전압들은 Vr5보다 낮다(예를 들어, 상태 S0, 상태 S1, 상태 S2, 상태 S3 혹은 상태 S4에 있음). 단계(630)에서, 비트 라인들에 대한 감지의 결과가 이러한 비트 라인들에 대한 적절한 래치들 내에 저장된다.

도 13의 단계(632)에서는, (판독될 메모리 셀들에 연결된) 선택된 워드 라인에 판독 기준 전압(Vr6)이 인가된다. 단계(634)에서는, 판독될 메모리 셀들과 관련된 비트 라인들이 감지되는바, 이는 어드레싱된 메모리 셀들의 제어 게이트들에 Vr6을 인가하는 것에 근거하여 그 어드레싱된 메모리 셀들이 턴온되는지 아니면 턴온되지 않는지를 결정하기 위해 행해진다. 전도를 행하는 비트 라인들은 메모리 셀들이 턴온되었음을 표시하고, 따라서, 이러한 메모리 셀들의 임계 전압들은 Vr6보다 낮다(예를 들어, 상태 S0, 상태 S1, 상태 S2, 상태 S3, 상태 S4 혹은 상태 S5에 있음). 단계(636)에서, 비트 라인들에 대한 감지의 결과가 이러한 비트 라인들에 대한 적절한 래치들 내에 저장된다.

도 13의 단계(638)에서는, (판독될 메모리 셀들에 연결된) 선택된 워드 라인에 판독 기준 전압(Vr7)이 인가된다. 단계(640)에서는, 판독될 메모리 셀들과 관련된 비트 라인들이 감지되는바, 이는 어드레싱된 메모리 셀들의 제어 게이트들에 Vr7을 인가하는 것에 근거하여 그 어드레싱된 메모리 셀들이 턴온되는지 아니면 턴온되지 않는지를 결정하기 위해 행해진다. 전도를 행하는 비트 라인들은 메모리 셀들이 턴온되었음을 표시하고, 따라서, 이러한 메모리 셀들의 임계 전압들은 Vr7보다 낮다(예를 들어, 상태 S0, 상태 S1, 상태 S2, 상태 S3, 상태 S4, 상태 S5 혹은 상태 S6에 있음). 만약 메모리 셀들이 턴온되지 않는다면, 이들은 상태 S7에 있다. 단계(642)에서, 비트 라인들에 대한 감지의 결과가 이러한 비트 라인들에 대한 적절한 래치들 내에 저장된다.

단계(644)에서, 각각의 비트 라인에 대한 데이터 값들이 결정된다. 예를 들어, 만약 메모리 셀이 Vrl에서 전도를 행한다면, 메모리 셀은 상태 S0에 있다. 만약 메모리 셀이 Vr2 및 Vr3에서 전도를 행하지만 Vrl에서는 전도를 행하지 않는다면, 메모리 셀은 상태 S1에 있다. 기타의 경우가 가능하다. 단계(646)에서, 프로세서(392)는 그 결정된 데이터 값들을 각각의 비트 라인에 대한 적절한 래치들 내에 저장한다. 다른 실시예들에서, 다양한 레벨들을 감지하는 것은 상이한 순서들로 일어날 수 있다.

도 14는 페이지별 판독 프로세스의 일 실시예를 설명하는 흐름도이다. 단계(700)에서, 하부 페이지에 대한 데이터가 판독된다. 단계(702)에서, 중간 페이지에 대한 데이터가 판독된다. 단계(704)에서, 상부 페이지에 대한 데이터가 판독된다. 후속적으로, 판독된 데이터는 저장되고 제어기 및 호스트에 보고된다. 페이지별 판독 프로세스는 3개의 단계들(700 내지 704) 모두를 수행하는 것, 혹은 이러한 단계들(700 내지 704) 중 2개의 단계들을 수행하는 것, 혹은 단계들(700 내지 704) 중 단지 1개의 단계만을 수행하는 것을 포함할 수 있다.

도 15는, 페이지별 판독 프로세스의 일부 혹은 전부일 수 있는, 하부 페이지를 판독하기 위한 방법의 일 실시예를 설명하는 흐름도이다. 도 15의 프로세스는 도 14의 단계(700)의 하나의 예시적 구현예이다.

도 15의 단계(720)에서는, (판독될 메모리 셀들에 연결된) 선택된 워드 라인에 판독 기준 전압(Vrl)이 인가된다. 단계(722)에서는, 판독될 메모리 셀들과 관련된 비트 라인들이 감지되는바, 이는 어드레싱된 메모리 셀들의 제어 게이트들에 Vr1을 인가하는 것에 근거하여 그 어드레싱된 메모리 셀들이 턴온되는지 아니면 턴온되지 않는지를 결정하기 위해 행해진다. 전도를 행하는 비트 라인들은 메모리 셀들이 턴온되었음을 표시하고, 따라서, 이러한 메모리 셀들의 임계 전압들은 Vrl보다 낮다(예를 들어, 상태 S0에 있음). 단계(724)에서, 비트 라인들에 대한 감지의 결과가 이러한 비트 라인들에 대한 적절한 래치들 내에 저장된다.

도 15의 단계(726)에서는, (판독될 메모리 셀들에 연결된) 선택된 워드 라인에 판독 기준 전압(Vr5)이 인가된다. 단계(728)에서, 판독될 메모리 셀들과 관련된 비트 라인들이 감지되는바, 이는 어드레싱된 메모리 셀들의 제어 게이트들에 Vr5를 인가하는 것에 근거하여 그 어드레싱된 메모리 셀들이 턴온되는지 아니면 턴온되지 않는지를 결정하기 위해 행해진다. 단계(730)에서, 비트 라인들에 대한 감지의 결과가 이러한 비트 라인들에 대한 적절한 래치들 내에 저장된다.

단계(732)에서, 각각의 비트 라인에 대한 데이터 값들이 결정된다. 예를 들어, 만약 메모리 셀이 Vrl에 응답하여 전도를 행하거나 혹은 Vr5에 응답하여 전도를 행하지 않는다면, 하부 페이지 데이터는 1이다. 만약 메모리 셀이 Vrl에 응답하여 전도를 행하지 않지만 Vr5에 응답하여 전도를 행한다면, 하부 페이지 데이터는 1이다. 단계(734)에서, 프로세서(392)는 그 결정된 데이터 값들을 각각의 비트 라인에 대한 적절한 래치들 내에 저장한다. 다른 실시예들에서, 다양한 레벨들을 감지하는 것은 상이한 순서들로 일어날 수 있다.

도 16은, 페이지별 판독 프로세스의 일부 혹은 전부일 수 있는, 중간 페이지를 판독하기 위한 방법의 일 실시예를 설명하는 흐름도이다. 도 16의 프로세스는 도 14의 단계(702)의 하나의 예시적 구현예이다.

도 16의 단계(750)에서는, (판독될 메모리 셀들에 연결된) 선택된 워드 라인에 판독 기준 전압(Vr2)이 인가된다. 단계(752)에서는, 판독될 메모리 셀들과 관련된 비트 라인들이 감지되는바, 이는 어드레싱된 메모리 셀들의 제어 게이트들에 Vr2를 인가하는 것에 근거하여 그 어드레싱된 메모리 셀들이 턴온되는지 아니면 턴온되지 않는지를 결정하기 위해 행해진다. 단계(754)에서, 비트 라인들에 대한 감지의 결과가 이러한 비트 라인들에 대한 적절한 래치들 내에 저장된다.

도 16의 단계(756)에서는, (판독될 메모리 셀들에 연결된) 선택된 워드 라인에 판독 기준 전압(Vr4)이 인가된다. 단계(758)에서는, 판독될 메모리 셀들과 관련된 비트 라인들이 감지되는바, 이는 어드레싱된 메모리 셀들의 제어 게이트들에 Vr4를 인가하는 것에 근거하여 그 어드레싱된 메모리 셀들이 턴온되는지 아니면 턴온되지 않는지를 결정하기 위해 행해진다. 단계(760)에서, 비트 라인들에 대한 감지의 결과가 이러한 비트 라인들에 대한 적절한 래치들 내에 저장된다.

도 16의 단계(762)에서는, (판독될 메모리 셀들에 연결된) 선택된 워드 라인에 판독 기준 전압(Vr6)이 인가된다. 단계(764)에서는, 판독될 메모리 셀들과 관련된 비트 라인들이 감지되는바, 이는 어드레싱된 메모리 셀들의 제어 게이트들에 Vr6을 인가하는 것에 근거하여 그 어드레싱된 메모리 셀들이 턴온되는지 아니면 턴온되지 않는지를 결정하기 위해 행해진다. 단계(766)에서, 비트 라인들에 대한 감지의 결과가 이러한 비트 라인들에 대한 적절한 래치들 내에 저장된다.

단계(768)에서, 각각의 비트 라인에 대한 데이터 값들이 결정된다. 예를 들어, 만약 메모리 셀이 Vr2에 응답하여 전도를 행한다면, 중간 페이지 데이터는 1이다. 만약 메모리 셀이 Vr6에 응답하여 전도를 행하고 Vr4에 응답하여 전도를 행하지 않는다면, 중간 페이지 데이터는 또한 1이다. 만약 메모리 셀이 Vr6에 응답하여 전도를 행하지 않는다면, 중간 페이지 데이터는 0이다. 만약 메모리 셀이 Vr2에 응답하여 전도를 행하지 않고 Vr4에 응답하여 전도를 행한다면, 중간 페이지 데이터는 또한 0이다. 단계(770)에서, 프로세서(392)는 그 결정된 데이터 값들을 각각의 비트 라인에 대한 적절한 래치들 내에 저장한다. 다른 실시예들에서, 다양한 레벨들을 감지하는 것은 상이한 순서들로 일어날 수 있다.

도 17은, 페이지별 판독 프로세스의 일부 혹은 전부일 수 있는, 상부 페이지를 판독하기 위한 방법의 일 실시예를 설명하는 흐름도이다. 도 17의 프로세스는 도 14의 단계(704)의 하나의 예시적 구현예이다.

도 17의 단계(780)에서는, (판독될 메모리 셀들에 연결된) 선택된 워드 라인에 판독 기준 전압(Vr3)이 인가된다. 단계(782)에서는, 판독될 메모리 셀들과 관련된 비트 라인들이 감지되는바, 이는 어드레싱된 메모리 셀들의 제어 게이트들에 Vr3을 인가하는 것에 근거하여 그 어드레싱된 메모리 셀들이 턴온되는지 아니면 턴온되지 않는지를 결정하기 위해 행해진다. 단계(784)에서, 비트 라인들에 대한 감지의 결과가 이러한 비트 라인들에 대한 적절한 래치들 내에 저장된다.

도 17의 단계(786)에서는, (판독될 메모리 셀들에 연결된) 선택된 워드 라인에 판독 기준 전압(Vr7)이 인가된다. 단계(788)에서는, 판독될 메모리 셀들과 관련된 비트 라인들이 감지되는바, 이는 어드레싱된 메모리 셀들의 제어 게이트들에 Vr7을 인가하는 것에 근거하여 그 어드레싱된 메모리 셀들이 턴온되는지 아니면 턴온되지 않는지를 결정하기 위해 행해진다. 단계(790)에서, 비트 라인들에 대한 감지의 결과가 이러한 비트 라인들에 대한 적절한 래치들 내에 저장된다.

단계(792)에서, 각각의 비트 라인에 대한 데이터 값들이 결정된다. 예를 들어, 만약 메모리 셀이 Vr3에 응답하여 전도를 행하거나 혹은 메모리 셀이 Vr7에 응답하여 전도를 행하지 않는다면, 상부 페이지 데이터는 1이고, 그렇지 않은 경우 상위 페이지 데이터는 0이다. 단계(794)에서, 프로세서(392)는 그 결정된 데이터 값들을 각각의 비트 라인에 대한 적절한 래치들 내에 저장한다. 다른 실시예들에서, 다양한 레벨들을 감지하는 것은 상이한 순서들로 일어날 수 있다.

도 18은 데이터를 판독하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다. 도 18의 프로세스는 도 7의 단계(560)의 하나의 예시적 구현예로서 수행될 수 있다. 단계(850)에서, 데이터 판독 요청이 수신된다. 단계(852)에서는, 이러한 데이터 판독 요청에 대한 응답으로, 도 14와 관련하여 앞서 설명된 페이지별 판독 프로세스를 사용하여 하나 이상의 페이지들에 대한 판독 동작이 수행된다. 일 실시예에서, 페이지에 대한 데이터가 프로그래밍될 때, 시스템은 또한 에러 정정 코드(ECC)들을 위해 사용되는 여분의 비트들을 생성하고 이러한 ECC 비트들을 데이터의 페이지와 함께 기입한다. ECC 기법들은 본 발명의 기술분야에서 잘 알려져 있다. 사용되는 ECC 프로세스는 본 발명의 기술분야에서 잘 알려진 임의의 적절한 ECC 프로세스를 포함할 수 있다. 페이지로부터 데이터를 판독할 때, ECC 비트들은 데이터 내에 임의의 에러들이 존재하는지 여부를 결정하기 위해 사용된다(단계(854)). ECC 프로세스는 제어기, 상태 머신, 혹은 시스템 내의 다른 것에 의해 수행될 수 있다. 만약 데이터 내에 에러들이 없다면, 이러한 데이터는 단계(856)에서 사용자에게 보고된다. 예를 들어, 데이터는 데이터 I/O 라인들을 통해 제어기 혹은 호스트에 전달된다. 만약 단계(854)에서 에러가 발견되면, 이러한 에러가 정정가능한지 여부가 결정된다(단계(858)). 다양한 ECC 방법들은 데이터의 세트 내에 있는 미리 결정된 개수의 에러들을 정정하는 능력을 갖는다. 만약 ECC 프로세스가 데이터를 정정할 수 있다면, 단계(860)에서 ECC 프로세스가 이러한 데이터를 정정하기 위해 사용되고, 정정된 이러한 데이터는 단계(862)에서 사용자에게 보고된다. 만약 데이터가 ECC 프로세스에 의해 정정가능하지 않다면, 데이터 복원 프로세스가 단계(864)에서 수행된다. 일 실시예에서, 단계(864)의 데이터 복원 프로세스는 도 13의 순차 판독 프로세스를 수행하는 것을 포함한다. 도 13의 순차 판독 프로세스를 사용하여 데이터가 복원된 이후, 이 데이터는 단계(866)에서 보고된다.

일부 실시예들에서, 만약 단계(864)에서 수행된 순차 판독 프로세스가 적절한 결과들을 제공하지 못한다면, 판독 비교 레벨들(Vrl, Vr2, ...)은 본 발명의 기술분야에서 알려진 다양한 방법들 중 어느 하나를 사용하여 변경될 수 있고, 그 다음에 순차 판독 프로세스가 되풀이될 수 있다.

도 19는 워드 라인이 고장 낫는지 여부를 테스트하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다. 도 19의 프로세스는 제조 단계 동안(예를 들어, 다이 분류(sort) 동안) 테스트로서 수행될 수 있거나, 혹은 또 다른 시간에(예를 들어, 시스템이 사용되고 난 이후 현장에서) 테스트로서 수행될 수 있다. 단계(900)에서, 워드 라인에 연결된 메모리 셀들 모두(혹은 그 서브세트)는, 이러한 메모리 셀들의 페이지들 모두(혹은 그 서브세트)에 대한 데이터를 판독하기 위해, 하나 이상의 페이지별 판독 프로세스들을 사용하여 판독된다. 예를 들어, 단계(900)의 하나의 예시적 실시예는 도 14의 프로세스를 수행하는 것을 포함한다. 단계(900)의 결과들은 단계(902)에서 저장된다. 단계(904)에서, 워드 라인에 연결된 메모리 셀들 모두(혹은 그 서브세트)는 이러한 메모리 셀들에 대한 페이지들 모두(혹은 그 서브세트)에 대한 데이터를 판독하기 위해 순차 판독 프로세스들을 사용하여 판독된다. 예를 들어, 단계(904)의 하나의 예시적 실시예는 도 13의 프로세스를 수행하는 것을 포함한다. 단계(904)의 결과들은 단계(906)에서 저장된다.

단계(908)에서, 순차 판독 프로세스의 결과들은 페이지별 판독 프로세스의 결과들과 비교된다. 예를 들어, 대응하는 비트들에 대한 XNOR 연산이 소프트웨어 혹은 전용 하드웨어에 의해 수행될 수 있다. 일치하지 않는 비트들의 개수(예를 들어, 순차 판독 프로세스로부터의 비트가 페이지별 판독 프로세스의 대응하는 비트와 다른 경우)가 카운팅된다. 만약 이러한 일치하지 않는 비트들의 개수가 임계치치보다 더 크다면(단계(910)), 단계(912)에서 시스템은 워드 라인이 고장 났으며 이 워드 라인을 포함하는 블록은 사용가능한 블록들로부터 맵핍 아웃(mapping out)됨을 보고한다. 만약 일치하지 않는 비트들의 개수가 임계치보다 더 크지 않다면(단계(910)), 시스템은 워드 라인이 고장 나지 않았음을 보고한다(단계(914)). 임계치의 일 예는 2K 바이트들에 대해 70개의 비트들이다.

일부 실시예들에서는, 고장난 워드 라인들에 대한 테스트를 행하기 위해 단지 하나의 페이지(예를 들어, 중간 페이지) 혹은 페이지들의 서브세트가 사용된다.

하나의 예시적 테스트 시퀀스는, 테스트: 1) 블록0의 WL0, 2) 블록1의 WL0, ..., N) 평면 내 마지막 블록의 WL0, N+1) 블록0의 WL1, N+2) 블록1의 WL1, ..., 2N) 평면 내 마지막 블록의 WL1, 등등으로 계속되어 평면 내 마지막 블록의 WL85까지 행해지는 시퀀스이다. 이것은 블록이 재방문되기 전에 VREAD에서의 WL들이 제로(0)가 되도록 하기에 충분한 시간을 각각의 블록에 제공한다.

시스템은 또한, 하나의 페이지 상의 에러들이 ECC 엔진으로 하여금 수렴할 수 없도록 하기에 충분히 높은 경우에는 언제나(고장난 워드 라인이 없는 경우에도) 예외적으로 순차 판독 프로세스를 사용할 수 있다. 순차 판독 프로세스는 고장 나지 않은 워드 라인들 상의 에러들을 감소시킬 수 있음이 발견되었다. ECC가 수렴하지 않는 경우, 시스템은 동적 판독 프로세스를 시도하기 전에 순차 판독 프로세스를 호출할 수 있다. 백그라운드(background)에서 (임계 전압 분포들 및/또는 판독 비교 레벨들을 동적으로 결정하는) CVD 추적을 행하는 시스템들에서, 순차 판독 프로세스는, ECC가 수렴하지 않는 경우 다시 예외적으로 가까이 있는 페이지에 대해 적합한 미리-획득된 판독 레벨들을 사용하여 호출될 수 있다.

일 실시예는, 비-휘발성 저장 소자들로부터 한번에 페이지별로 데이터를 판독하는 것과; 판독된 데이터에서 하나 이상의 에러들의 존재를 결정하는 것과; 그리고 하나 이상의 에러들의 결정에 응답하여, 순차 판독 프로세스를 사용하여 비-휘발성 저장 소자들로부터 데이터를 복원하는 것을 포함한다.

일 실시예는 비-휘발성 저장 시스템을 포함하고, 이 시스템은, 복수의 비-휘발성 저장 소자들과; 그리고 이러한 비-휘발성 저장 소자들과 통신하는 하나 이상의 관리 회로들을 포함한다. 하나 이상의 관리 회로들은, 복수의 비-휘발성 저장 소자들로부터 한번에 페이지별로 데이터를 판독하고, 판독된 데이터에서 하나 이상의 에러들의 존재를 결정한다. 하나 이상의 관리 회로들은, 하나 이상의 에러들의 결정에 응답하여, 순차 판독 프로세스를 사용하여 비-휘발성 저장 소자들로부터의 데이터를 복원한다.

일 실시예는, 페이지별 판독 프로세스를 사용하여 비-휘발성 저장 소자들을 판독하는 것과; 하나 이상의 에러들의 존재를 결정하는 것과; 그리고 하나 이상의 에러들의 결정에 응답하여, 하나 이상의 순차 판독 프로세스들을 사용하여 비-휘발성 저장 소자들로부터의 데이터를 복원하는 것을 포함한다.

일 실시예는, 페이지별 판독 프로세스를 사용하여 비-휘발성 저장 소자들을 판독하는 것과; 순차 판독 프로세스를 사용하여 비-휘발성 저장 소자들을 판독하는 것과; 두 개의 판독 프로세스들의 결과들을 비교하는 것과; 그리고 페이지별 판독 프로세스와 순차 판독 프로세스의 결과가 임계치만큼 다른 경우 오류(fault)가 존재한다고 결정하는 것을 포함한다.

다양한 대안예에서, 페이지별 판독 프로세스를 사용하여 비-휘발성 저장 소자들을 판독하는 것은 한번에 오로지 한 페이지의 데이터만을 판독하는 것을 포함하고; 페이지별 판독 프로세스를 사용하여 비-휘발성 저장 소자들을 판독하는 것은 한번에 데이터의 페이지를 판독하는 것을 포함하고, 이 경우 비-휘발성 저장 소자들은 공통 워드 라인에 연결되며, 비-휘발성 저장 소자들 각각은 서로 다른 페이지에 비휘발성 저장 소자에 대한 데이터의 각각의 비트를 갖는 데이터의 복수의 비트들을 저장하고; 순차 판독 프로세스는 비-휘발성 저장 소자들 내에 저장된 데이터의 모든 비트들을 판독하는 것을 포함하고; 비-휘발성 저장 소자들은 데이터를 임계 전압들과 관련된 일 세트의 데이터 상태들에 저장하고, 데이터를 감지하기 위해, 이웃하는 데이터 상태들 사이의 판독 비교 레벨들은 사용되고, 페이지별 판독 프로세스를 사용하여 비-휘발성 저장 소자들로부터 데이터를 판독하는 것은 특정 페이지에 대한 데이터를 감지할 때 오로지 일 서브세트의 판독 비교 레벨들에서만 감지 동작들을 수행하는 것을 포함하고, 순차 판독 프로세스는 비-휘발성 저장 소자들에 대해 판독 비교 레벨들 모두에서 감지 동작들을 수행하는 것을 포함하며; 오류가 존재한다고 결정하는 것은 페이지별 판독 프로세스의 결과를 순차 판독 프로세스의 결과와 비트별로 비교하는 것을 포함하고; 오류가 존재한다고 결정하는 것은, 순차 판독 프로세스와는 다른 페이지별 판독 프로세스의 비트들의 개수가 임계치보다 더 큰 경우 오류가 존재한다고 결정하는 것을 포함하고; 오류가 존재한다고 결정하는 것은, 페이지별 판독 프로세스의 결과와 순차 판독 프로세스의 결과에 대해 비트별로 XNOR 연산을 행하는 것을 포함하고; 비-휘발성 저장 소자들은 공통 블록 내에 있고, 본 방법은 또한 오류가 존재한다는 결정에 응답하여 이 공통 블록을 사용으로부터 제거하는 것을 포함하고; 비-휘발성 저장 소자들은 공통 블록 내에 있고, 본 방법은 또한 오류가 존재한다는 결정에 응답하여 이 공통 블록을 에러를 갖는 것으로서 표시(marking)하는 것을 포함한다.

예시 목적 및 설명 목적으로 앞서의 상세한 설명이 제공되었다. 이것은 개시되는 형태에 정확히 본 발명을 한정시키려는 것이 아니며 또한 가능한 실시예 모두를 말하려는 것도 아니다. 앞서의 가르침을 고려하여 많은 수정 및 변형이 가능하다. 앞서 설명된 실시예들은 본 개시되는 기술의 원리 및 그 실제 응용을 가장 잘 설명하도록 선택되었고, 그럼으로써 본 발명의 기술분야에서 숙련된 자들이 고려되는 특정 용도에 적합하도록 다양한 수정을 통해 그리고 다양한 구현으로 본 기술을 가장 잘 이용할 수 있도록 선택된 것이다. 본 발명의 범위가 본 명세서에 첨부되는 특허청구범위에 의해 정의되도록 하였다.

Claims (15)

1. 비휘발성 저장장치를 판독하기 위한 방법으로서,
   비휘발성 저장 소자들로부터 한번에 한 페이지씩 데이터를 판독하는 단계;
   상기 판독된 데이터에서 하나 이상의 에러들의 존재를 결정하는 단계; 및
   상기 하나 이상의 에러들을 결정하는 것에 응답하여, 순차 판독 프로세스(sequential read process)를 사용하여 상기 비휘발성 저장 소자들로부터 상기 데이터를 복원하는 단계 - 상기 비휘발성 저장 소자들은 데이터를 임계 전압들(threshold voltages)과 관련된 데이터 상태들의 세트에 저장하고, 이웃하는 데이터 상태들 사이의 판독 비교 레벨들(read compare levels)이 데이터를 감지하기 위해 사용되고, 비휘발성 저장 소자들로부터 한번에 한 페이지씩 데이터를 판독하는 단계는 특정 페이지에 대한 데이터를 감지할 때 단지 상기 판독 비교 레벨들의 서브세트에서만 감지 동작들을 수행하는 단계를 포함하고, 상기 순차 판독 프로세스는 상기 비휘발성 저장 소자들에 대한 모든 데이터 상태들 사이의 판독 비교 레벨들에서 감지 동작들을 수행하는 것을 포함함 -
   를 포함하는, 비휘발성 저장장치를 판독하기 위한 방법.
2. 제1항에 있어서,
   상기 비휘발성 저장 소자들로부터 한번에 한 페이지씩 데이터를 판독하는 단계는 한번에 단지 한 페이지의 데이터만을 판독하는 페이지별 판독 프로세스를 수행하는 단계를 포함하는, 비휘발성 저장장치를 판독하기 위한 방법.
3. 제1항에 있어서,
   상기 비휘발성 저장 소자들은 공통 워드 라인(common word line)에 연결되고,
   상기 비휘발성 저장 소자들 각각은 상이한 페이지에서 비휘발성 저장 소자에 대한 데이터의 각각의 비트를 갖는 데이터의 복수의 비트들을 저장하는, 비휘발성 저장장치를 판독하기 위한 방법.
4. 제1항에 있어서,
   상기 하나 이상의 에러들의 존재를 결정하는 단계는, 에러 정정 코드(error correction code)를 사용하여 에러가 존재한다고 결정하는 단계를 포함하는, 비휘발성 저장장치를 판독하기 위한 방법.
5. 제4항에 있어서,
   상기 하나 이상의 에러들의 존재를 결정하는 단계는, 상기 에러 정정 코드를 사용하여 하나 이상의 에러들이 정정가능하지 않다고 결정하는 단계를 더 포함하는, 비휘발성 저장장치를 판독하기 위한 방법.
6. 제1항에 있어서,
   상기 순차 판독 프로세스는, 상기 비휘발성 저장 소자들에 저장된 데이터의 모든 비트들을 판독하는 것을 포함하는, 비휘발성 저장장치를 판독하기 위한 방법.
7. 제1항에 있어서,
   상기 비휘발성 저장 소자들로부터 한번에 한 페이지씩 데이터를 판독하는 단계는,
   제 1 페이지에 대해 상기 비휘발성 저장 소자들로부터 데이터를 판독하는 단계;
   상기 제 1 페이지에 대해 상기 비휘발성 저장 소자들로부터 데이터를 판독한 이후에, 제 2 페이지에 대해 상기 비휘발성 저장 소자들로부터 데이터를 판독하는 단계; 및
   상기 제 2 페이지에 대해 상기 비휘발성 저장 소자들로부터 데이터를 판독한 이후에, 제 3 페이지에 대해 상기 비휘발성 저장 소자들로부터 데이터를 판독하는 단계
   를 포함하는, 비휘발성 저장장치를 판독하기 위한 방법.
8. 삭제
9. 비휘발성 저장 시스템으로서,
   복수의 비휘발성 저장 소자들 - 상기 비휘발성 저장 소자들은 데이터를 임계 전압들과 관련된 데이터 상태들의 세트에 저장하고, 이웃하는 데이터 상태들 사이의 판독 비교 레벨들의 세트가 데이터를 감지하기 위해 사용됨 -; 및
   상기 비휘발성 저장 소자들과 통신하는 하나 이상의 관리 회로들 - 상기 하나 이상의 관리 회로들은 상기 복수의 비휘발성 저장 소자들로부터 한번에 한 페이지씩 데이터를 판독하고, 상기 판독된 데이터에서 하나 이상의 에러들의 존재를 결정하도록 구성되고, 상기 하나 이상의 관리 회로들은, 상기 하나 이상의 에러들을 결정하는 것에 응답하여, 순차 판독 프로세스를 사용하여 상기 비휘발성 저장 소자들로부터 상기 판독된 데이터를 복원하도록 구성되고, 상기 하나 이상의 관리 회로들은, 특정 페이지에 대한 데이터를 감지할 때 단지 상기 판독 비교 레벨들의 세트의 서브세트에서만 감지 동작들을 수행함으로써 상기 비휘발성 저장 소자들로부터 한번에 한 페이지씩 데이터를 판독하도록 구성되고, 상기 순차 판독 프로세스는, 상기 하나 이상의 관리 회로들이 상기 비휘발성 저장 소자들에 대한 상기 판독 비교 레벨들의 세트의 판독 비교 레벨들 모두에서 감지 동작들을 수행하는 것을 포함함 -
   을 포함하는, 비휘발성 저장 시스템.
10. 제9항에 있어서,
    상기 하나 이상의 관리 회로들은, 한번에 단지 한 페이지의 데이터만을 판독하는 페이지별 판독 프로세스를 수행함으로써 비휘발성 저장 소자들로부터 한번에 한 페이지씩 데이터를 판독하도록 구성되는, 비휘발성 저장 시스템.
11. 제9항에 있어서,
    공통 워드 라인을 더 포함하고, 상기 비휘발성 저장 소자들은 공통 워드 라인에 연결되고, 상기 비휘발성 저장 소자들 각각은 상이한 페이지에서 데이터의 각각의 비트를 갖는 데이터의 복수의 비트들을 저장하는, 비휘발성 저장 시스템.
12. 제9항에 있어서,
    상기 하나 이상의 관리 회로들은 에러가 존재한다고 결정하기 위한 에러 정정 코드를 사용함으로써 상기 하나 이상의 에러들의 존재를 결정하고, 상기 에러 정정 코드를 사용하여 하나 이상의 에러들이 정정가능하지 않다고 결정하도록 구성되는, 비휘발성 저장 시스템.
13. 제9항에 있어서,
    상기 하나 이상의 관리 회로들은, 상기 비휘발성 저장 소자들에 저장된 데이터의 모든 비트들을 판독함으로써 상기 순차 판독 프로세스를 수행하도록 구성되는, 비휘발성 저장 시스템.
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