CN108694973B - 包括相异存储器单元的混合dram阵列 - Google Patents

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Abstract

一种混合存储器包括：多个片区，其包括多个行，所述多个行包括具有第一类型存储器单元的第一行和具有第二类型存储器单元的第二行；一对位线选择信号，其包括位线选择信号和作为所述位线选择信号的反相的反位线选择信号；字线驱动器，其被构造为接收输入数据；读出放大器，被构造为输出输出数据；写入位线，其耦接到所述第一行和所述第二行；读取位线，其耦接到所述第一行和所述第二行；字线，其耦接到所述多个行中的每一行；以及位线，其基于所述一对位线选择信号的设置值而耦接到所述写入位线或所述读取位线。

Description

包括相异存储器单元的混合DRAM阵列
相关申请的交叉引用
本申请要求于2017年3月31日提交的美国临时专利申请序列No.62/480,097的权益和优先权，其公开内容通过引用方式整体并入本文。
技术领域
本公开整体上涉及动态随机存取存储器(DRAM)阵列，并且更具体地说，涉及包括相异存储器单元的混合DRAM阵列。
背景技术
近几十年来，为了提高动态随机存取存储器(DRAM)的性能，非常地重视增加DRAM的密度和带宽，但DRAM的延迟并没有大的改进。
包括单个晶体管和单个电容器(本文称为1T1C)的DRAM单元结构是在1968年引入的。1T1C单元结构占据了当今大部分的片外DRAM。1T1C单元结构具有高密度，但需要破坏性的读取操作来执行回写以恢复单元电荷，从而增加了访问1T1C单元的延迟。
包括三个晶体管和单个电容器的DRAM单元结构(本文被称为3T1C)是在1970年引入的。3T1C单元结构占据了在当今嵌入式DRAM(eDRAM)中普遍使用的许多变型。3T1C单元结构具有低密度，但不需要回写。与1T1C单元结构相比，不需要回写的非破坏性读取操作允许更快的读取访问时间并节省大约7ns或15％的行周期时间(tRC)。
基于DRAM阵列的类型，存储器控制器使用不同的定时来控制对DRAM阵列的访问。不同类型的DRAM阵列可以用于不同的应用。例如，需要高密度的应用可以利用1T1C单元结构，而需要快速性能的应用可以使用3T1C存储单元。在单个DRAM阵列中集成相异类型的DRAM单元可以提供所需的密度，同时满足应用的性能要求。
发明内容
根据一个实施例，一种混合存储器包括：多个片区(tile)，其包括多个行，所述多个行包括具有第一类型存储器单元的第一行和具有第二类型存储器单元的第二行；一对位线选择信号，其包括位线选择信号和作为所述位线选择信号的反相的反位线选择信号；字线驱动器，其被构造为接收输入数据；读出放大器，被构造为输出输出数据；写入位线，其耦接到所述第一行和所述第二行；读取位线，其耦接到所述第一行和所述第二行；字线，其耦接到所述多个行中的每一行；以及位线，其基于所述一对位线选择信号的设置值而耦接到所述写入位线或所述读取位线。从所述字线驱动器到所述写入位线建立写入数据路径，并且由所述字线驱动器驱动的输入数据被写入到基于所述字线从所述多个行中选择的行。从所述写入位线或所述读取位线到所述位线建立读取数据路径，并且从基于所述字线从所述多个行中选择的行来读取输出数据。
根据另一个实施例，一种操作混合存储器的方法包括：建立从所述字线驱动器到所述写入位线的写入数据路径；使用所述字线在所述多个行中对行进行选择；使用所述字线驱动器来驱动输入数据，以将输入数据写入所选择的行；建立从所述写入位线或所述读取位线到所述位线的读取数据路径；使用所述字线在所述多个行中对行进行选择；以及使用所述读出放大器来读取输出数据，以从所选择的行来读取输出数据。
现将参照附图来更具体地描述并在权利要求书中指出上述的和其他的优选特征，包括事件的实现以及组合的各种新颖的细节。将理解的是，本文描述的特定系统和方法仅以说明的方式而不是作为限制来示出。如本领域技术人员将理解的，在不脱离本公开的范围的情况下，可以在各种以及多个实施例中采用本文所描述的原理和特征。
附图说明
作为本说明书的一部分而包括的附图示出了当前优选的实施例，并且与上面给出的一般性描述以及下面给出的对优选实施例的详细描述一起，用于解释和教导本文描述的原理。
图1示出了根据一个实施例的示例性混合存储体(bank)构造。子阵列可以包括全部的1T1C单元或全部的3T1C单元；
图2示出了根据一个实施例的包括1T1C DRAM子阵列和3T1C DRAM子阵列的示例性混合存储体；
图3显示了根据一个实施例的示例性混合片区构造；
图4是根据一个实施例的用于到本混合DRAM阵列的写入操作的示例流程图；以及
图5是根据一个实施例的用于对本混合DRAM阵列的读取操作的示例流程图。
附图不必按比例绘制，并且出于说明的目的，类似结构或功能的元件在整个附图中通常由相同的附图标记表示。附图仅旨在便于描述本文所述的各种实施例。附图没有描述本文所公开的教导的每个方面，并且也不限制权利要求书的范围。
具体实施方式
本文公开的每个特征和教导可以单独使用或者与其他特征和教导结合使用，以提供包括相异类型DRAM单元的混合DRAM阵列。参考附图来进一步详细描述利用许多这些额外的特征和教导(单独地以及组合地)的代表性示例。该详细描述仅旨在教导本领域技术人员用于实践本教导的各方面的进一步细节，而不旨在限制权利要求书的范围。
因此，从最广泛的意义来讲，上面在详细描述中所公开的特征的组合对于实践所述教导可能不是必需的，而替代的是，教导所述组合以仅描述本教导的特别代表性的示例。
在下面的描述中，仅出于解释的目的，阐述了具体的命名法以提供对本公开的透彻理解。然而，对于本领域技术人员将显而易见的是，不需要这些具体细节来实践本公开的教导。
本文的详细描述的一些部分是关于对计算机存储器内的数据位的操作的算法和符号表示来呈现的。数据处理领域的技术人员使用这些算法描述和表示来将其工作的实质有效地传达给本领域的其他技术人员。在此，算法通常被认为是导致期望结果的自洽的步骤序列。所述步骤是需要对物理量进行物理操纵的步骤。通常，但不一定，这些量采取能够被存储、传递、组合、比较和以其他方式操纵的电或磁信号的形式。主要出于常用的原因，将这些信号称为比特、值、元件、符号、字符、术语、数字等被证明为有时是方便的。
然而，应该记住，所有这些和类似的术语都与适当的物理量相关联，并且仅仅是应用于这些量的方便的标签。除非特别指出，否则如根据下面的讨论显而易见的那样，应当理解，贯穿整个说明书，利用诸如“处理”、“计算”、“运算”、“确定”、“显示”等术语的讨论指的是计算机系统或类似的电子计算设备的动作和过程，所述动作和过程操纵在计算机系统的寄存器和存储器内表示为物理(电子)量的数据，并将其转换为类似地表示为计算机系统存储器或寄存器或者其他这样的信息存储器、传输或显示设备内的物理量的其它数据。
本文呈现的算法并不固有地涉及任何特定的计算机或其他装置。根据本文的教导，各种通用系统、计算机服务器或个人计算机可以与程序一起使用，或者可以证明构造更专用的装置来执行所需的方法步骤是方便的。下面的描述将出现各种这些系统所需的结构。应该理解，可以使用各种编程语言来实现如本文所述的本公开的教导。
另外，代表性示例和从属权利要求的各种特征可以以未专门且显式列举的方式来组合，以便提供本教导的额外的有用实施例。还明确指出，出于原始公开的目的，以及出于限制所要求保护的主题的目的，实体组的所有值范围或指示都公开了每个可能的中间值或中间实体。还明确指出，附图中显示的组件的大小和形状被设计为有助于理解如何实践本教导，而不旨在限制示例中显示的大小和形状。
本公开提供了一种混合DRAM阵列(本文也简称为混合DRAM)，其包括至少两种相异类型的DRAM单元。相异类型的DRAM单元可以包括具有高密度的第一类型和具有快速读取访问时间的第二类型。通过具有混合类型的DRAM单元的子阵列，混合DRAM阵列可以享受这两种类型的DRAM单元的益处。
根据一个实施例，本混合DRAM阵列具有两个区域，所述两个区域包括具有高容量的慢速区域和具有低容量的快速区域。本文使用的术语“快速”、“慢速”、“高”和“低”可以基于在本混合DRAM阵列的上下文中的DRAM单元的类型和特性来相对使用，并且其并不意味着携带有对于速度和容量的绝对含义。例如，具有高容量的慢速区域对应于单晶体管单电容器(1T1C)DRAM单元的一个或多个子阵列。具有低容量的快速区域对应于三晶体管单电容器(3T1C)DRAM单元的一个或多个子阵列。
根据一个实施例，本混合DRAM阵列的慢速区域和快速区域的分配和地址对于存储器控制器和/或在主计算机上运行的操作系统(OS)或应用程序而言是已知的。所述OS或应用程序可以将经常使用的页面映射到快速区域，以实现3T1C DRAM子阵列的速度。可以将不常使用的页面分配到利用1T1C DRAM子阵列的高密度的慢速区域。
本混合DRAM阵列可以包括多个存储体。每个存储体可以包括多行片区(本文也将片区称为子阵列)。每行片区可以包括多个混合片区。每个混合片区可以包括多个1T1C单元和/或3T1C单元。
根据一个实施例，本混合DRAM阵列可以被构造为包括一个或多个混合存储体或者一个或多个混合片区。每个混合存储体可以包括相同类型的DRAM单元子阵列，例如全部是1T1C子阵列或全部是3T1C子阵列。混合片区可以包括1T1C单元和3T1C单元二者，所述1T1C单元和3T1C单元利用额外的外围电路(例如位线选择、与所述位线选择反相的反位线选择)连接到相同的位线，以将数据路径引导至所选择的一行DRAM单元。
根据一个实施例，使用两组DRAM特定时间。第一组时间用于访问1T1C单元，此处将其称为激活到预充电时间(tRAS)和行周期时间(tRC)。第二组时间用于反映3T1C单元的较短延迟，此处将其称为tRAS_S和tRC_S。被构造为访问本混合DRAM阵列的存储器控制器知晓本混合DRAM阵列的单元、行、子阵列和存储体的地址映射。存储器控制器可以智能地将快速3T1C DRAM子阵列映射用于频繁访问的数据，而将慢速1T1C DRAM子阵列区域映射用于不频繁访问的数据。存储器控制器可以使用映射信息并应用不同的DRAM定时来实现整体更好的性能。快速和慢速存储器区域对主机而言是已知的，以允许主机利用本混合DRAM阵列。
图1示出了根据一个实施例的示例性混合存储体构造。本混合DRAM阵列可以包括多个混合存储体110。混合存储体110是基于电容器的DRAM单元的二维阵列，所述DRAM单元例如1T1C单元和3T1C单元。混合存储体110可以包括多个行(本文也将所述行称为子阵列)，并且每行可以包括多个片区120。每个片区120可以是包括多行1T1C单元和/或3T1C单元的混合片区。在本示例中，混合存储体110具有32k行，并且每行具有8k个单元。然而，这仅仅是一个示例，并且存储体、行、子阵列和片区的任何大小和构造都可以构建混合存储体110。
多个全局位线在列方向上跨越混合存储体110。全局位线的反相(本文称为全局反位线BL#)也可以在列方向上跨越。每个全局位线可以连接将读出放大器133连接至同一列中的任何单元的局部位线。与每行(或子阵列)相对应的全局字线确定将对应的单元行连接(或不连接)到位线。
混合存储体110被分成片区120的二维阵列。每个片区120包括多个单元。例如，片区120是512个单元乘512个单元的阵列。每个片区120具有多个读出放大器133和字线驱动器134，所述字线驱动器134在将信号中继到局部字线之前强化或放大全局字线上的信号。所述读出放大器133充当相应单元的锁存器。所有的片区120可以共享相同的全局字线集合，并且可以被同时激活和预充电。
子阵列121的行解码器131由共享全局行地址锁存器驱动。所述全局行地址锁存器保持(来自全局行解码器的)部分预解码的行地址，并通过全局地址总线将其路由到混合DRAM阵列的所有子阵列行解码器。混合存储体110的子阵列共享全局行缓存器，所述全局行缓存器可以通过全局位线的集合连接到任何一个局部行缓存器。全局行缓存器可以用于感测局部行缓存器132在全局位线上引起的扰动，并且在将所述扰动中继到字线驱动器134之前放大所述扰动。全局行缓存器在将信号中继到局部行缓存器132上之前可缩短驱动全局位线上的信号的时间，从而显着增加了对子阵列121中的单元的访问延迟。
图2示出了根据一个实施例的包括1T1C DRAM子阵列和3T1C DRAM子阵列的示例性混合存储体。在本示例中，混合存储体210的第一部分包括可以提供高密度的一个或多个1T1C DRAM子阵列221a，并且混合存储体210的第二部分包括可以提供快速访问时间的一个或多个3T1C DRAM子阵列221b。可以基于若干因素来确定将混合存储体210划分为第一部分和第二部分。确定混合存储体210的划分部分的因素的示例包括但不限于1T1C密度、3T1C密度、混合DRAM阵列中的存储体的数量、每个存储体中的子阵列的数量、每个子阵列中的片区的数量、主机上运行的应用程序、需要以短时间来访问的数据的预期大小等。
图3显示了根据一个实施例的示例性混合片区构造。混合片区320是DRAM单元的阵列。例如，混合片区320具有512行的阵列，并且每行具有512个单元。混合片区320具有读出放大器333和写入驱动器334，所述写入驱动器334可以在将信号中继到与混合片区320相对应的局部位线之前在全局位线上强化所述信号。读出放大器333充当相应单元的锁存器。
在本示例中，混合片区320被显示为包括1T1C行350a和350b以及3T1C行360。然而，要注意的是，混合片区320中包括的1T1C单元的数量和3T1C单元的数量可以取决于混合片区320的构造以及可以优化混合片区320的性能的其它设计和操作参数而改变。
写入驱动器334驱动全局位线上的输入数据信号Din。写入驱动器334的输出连接到一对位线选择信号，所述一对位线选择信号包括位线选择BLS和反位线选择BLS#。反位线选择BLS#可以是位线选择BLS的逻辑反相信号。取决于对位线选择BLS和反位线选择BLS#的设置值，可以建立不同的数据路径。
对于写入操作，位线选择BLS被设置为高，并且反位线选择BLS#被设置为低，以建立从写入驱动器334到写入位线WBL的写入数据路径。用于写入输入数据信号Din的行可以使用针对1T1C行350a和350b的字线WL(例如WL0和WL1)以及针对3T1C行360的写入字线(例如WWL0)来选择。
对于对1T1C单元的读取操作，位线选择BLS被设置为高，并且反位线选择BLS#被设置为低，以建立从写入位线WBL到位线BL的第一读取数据路径。对于对3T1C单元的读取操作，位线选择BLS被设置为低，并且反位线选择BLS#被设置为高，以建立从读取位线RBL到位线BL的第二读取数据路径。根据一个实施例，RBL仅连接到3T1C单元。例如，反位线选择BLS#被馈送到传输晶体管335的输入节点和传输晶体管336的栅极，以基于所选择的行的类型来建立适当的读取数据路径。可以使用针对1T1C行350a和350b的字线WL(例如WL0和WL1)以及针对3T1C行360的读取字线(例如RWL0)来选择要读取数据的行。从所选择的行读取的数据信号在位线BL上出现，并且由读出放大器333使用反位线BL#作为参考来放大所述数据信号，并且在输出数据信号Dout上输出。
写入位线WBL和读取位线RBL连接到预充电和均衡电路337，所述电路337用于将位线WBL和RBL预充电至特定值。如本文所使用的，“预充电”定义的是将节点(或位线)充电至指定电压电平，而“均衡”定义的是在两个节点(或位线)之间共享电荷以确保其间的电压电平相等的过程。
图4是根据一个实施例的用于到本混合DRAM阵列的写入操作的示例流程图。存储器控制器从主计算机(例如，在主机上运行的操作系统或应用程序)接收写入请求(401)。位线选择BLS被设置为高，并且反位线选择BLS#被设置为低(402)。这建立从写入驱动器WD到写入位线WBL的数据路径(403)。基于所选择的行的行地址来选择字线WL或写入字线WWL(404)。存储器控制器通过经由从写入驱动器WD到写入位线WBL的所建立的数据路径来发送输入数据信号Din，将数据写入到所选择的行的单元中(405)。
图5是根据一个实施例的用于对本混合DRAM阵列的读取操作的示例流程图。存储器控制器从主机(例如，在主机上运行的操作系统或应用程序)接收读取请求(501)。存储器控制器基于行地址来确定混合DRAM阵列的阵列类型(502)。如果行地址指向1T1C行，则位线选择BLS被设置为高，并且反位线选择BLS#被设置为低(503)。从写入位线WBL到位线BL来建立数据路径(504)。尽管写入位线WBL用于写入操作(如术语“写入”所指示的)，但是写入位线WBL也可以用于读取操作。存储器控制器从所选择的行的单元来读取数据(505)。如果行地址指向3T1C行，则位线选择BLS被设置为高，并且反位线选择BLS#被设置为低(513)。从读取位线RBL到位线BL来建立数据路径(514)。存储器控制器从所选择的行的单元来读取数据(515)。
在构造本混合DRAM阵列时，可以考虑若干个设计考虑。例如，p沟道金属氧化物半导体(pMOS)晶体管可以用于反位线选择BLS#，以将写入位线WBL驱动至全Vdd。写入位线WBL可以预充电至半Vdd，并且读取位线RBL可以预充电至全Vdd。参考图3，反位线BL#是位线BL的镜像列。由于反位线BL#充当读出放大器的参考电压，因而反位线BL#选择相同的写入位线WBL或相同的读取位线RBL。写入位线WBL和读取位线RBL可以具有其自己的预取/均衡器电路。一列单元(例如WBL0)和另一列单元(例如WBL1)可以具有共享的预取/均衡器电路，使得可以在两个写入位线之间完成均衡。因为写入位线WBL用于1T1C和3T1C单元二者，而读取位线RBL仅用于3T1C单元，所以读取位线RBL可能比写入位线WBL短，利用读取位线RBL对3T1C行的读取访问会比利用写入位线WBL对1T1C行的读取访问快。根据一个实施例，3T1C行被设置为靠近读出放大器，而1T1C行被设置为远离读出放大器。
根据一个实施例，本混合DRAM阵列利用到3T1C子阵列的快速访问速度，并且使用对于tRAS和tRC的新定时来访问3T1C子阵列。正常的tRAS和tRC可以用于1T1C，对应于正常的tRAS和tRC的短定时tRAS_S和tRC_S可以用于3T1C子阵列。当存储器控制器访问1T1C子阵列时，存储器控制器基于对所述存储器控制器而言已知的、正常的tRAS和tRC的行地址，来使用所述正常的tRAS和tRC。当存储器控制器访问3T1C行时，存储器控制器替代地使用短定时tRAS_S和tRC_S。
根据一个实施例，本混合DRAM阵列可以具有混合存储体构造或混合片区构造。混合存储体构造是简单的、同构的，并且具有紧凑的布局；外围设备更容易优化，并且写入位线和读取位线可以容易地实现为折叠的位线。然而，混合存储体构造对于开放的位线组织来说是困难的。例如，折叠的位线可能具有8F^2的密度，而开放的位线可能具有6F^2的密度。相比之下，混合片区构造是复杂的，但是其适用于折叠的和开放的位线组织。
根据一个实施例，一种混合存储器包括：多个片区，其包括多个行，所述多个行包括具有第一类型存储器单元的第一行和具有第二类型存储器单元的第二行；一对位线选择信号，其包括位线选择信号和作为所述位线选择信号的反相的反位线选择信号；字线驱动器，其被构造为接收输入数据；读出放大器，被构造为输出输出数据；写入位线，其耦接到所述第一行和所述第二行；读取位线，其耦接到所述第一行和所述第二行；字线，其耦接到所述多个行中的每一行；以及位线，其基于所述一对位线选择信号的设置值而耦接到所述写入位线或所述读取位线。从所述字线驱动器到所述写入位线建立写入数据路径，并且由所述字线驱动器驱动的输入数据被写入到基于所述字线从所述多个行中选择的行。从所述写入位线或所述读取位线到所述位线建立读取数据路径，并且从基于所述字线从所述多个行中选择的行来读取输出数据。
所述第一类型存储器单元可以提供高密度，并且所述第二类型存储器单元可以提供快速访问速度。
所述读取位线可以比所述写入位线短。
用于控制对所述混合存储器的访问的存储器控制器可以应用不同的定时来访问具有所述第一类型存储器单元的所述第一行和具有所述第二类型存储器单元的所述第二行。
访问所述第二行的定时可比访问所述第一行的定时短。
所述第一类型的存储器单元可以是单晶体管单电容器(1T1C)存储器单元，并且所述第二类型的存储器单元可以是三晶体管单电容器(3T1C)存储器单元。
所述混合存储器可以包括多个子阵列，所述多个子阵列包括具有所述第一类型的存储器单元的第一子阵列和具有所述第二类型的存储器单元的第二子阵列。
具有所述1T1C存储器单元的行的数量可以大于具有所述3T1C存储器单元的行的数量。
所述3T1C存储器单元可以被布置为靠近所述读出放大器。
所述写入位线和所述读取位线可以耦接到预充电器。
根据另一个实施例，一种操作混合存储器的方法包括：建立从所述字线驱动器到所述写入位线的写入数据路径；使用所述字线在所述多个行中对行进行选择；使用所述字线驱动器来驱动输入数据，以将输入数据写入所选择的行；建立从所述写入位线或所述读取位线到所述位线的读取数据路径；使用所述字线在所述多个行中对行进行选择；以及使用所述读出放大器来读取输出数据，以从所选择的行来读取输出数据。
所述第一类型存储器单元可以提供高密度，并且所述第二类型存储器单元可以提供快速访问速度。
所述读取位线可以比所述写入位线短。
所述方法还可以包括：应用不同的定时来访问具有所述第一类型存储器单元的所述第一行和具有所述第二类型存储器单元的所述第二行。
访问所述第二行的定时可能比访问所述第一行的定时短。
所述第一类型的存储器单元可以是单晶体管单电容器(1T1C)存储器单元，并且所述第二类型的存储器单元可以是三晶体管单电容器(3T1C)存储器单元。
所述混合存储器可以包括多个子阵列，所述多个子阵列包括具有所述第一类型的存储器单元的第一子阵列和具有所述第二类型的存储器单元的第二子阵列。
具有所述1T1C存储器单元的行的数量可能大于具有所述3T1C存储器单元的行的数量。
所述3T1C存储器单元可以被布置为靠近所述读出放大器。
所述方法还可以包括：将所述写入位线和所述读取位线耦接到预充电器。
上文已经描述了以上示例性实施例，以说明实现用于提供包括相异类型的DRAM单元的混合DRAM阵列的系统和方法的各种实施例。本领域普通技术人员将会想到对所公开的示例实施例的各种修改和偏离。旨在落入本发明范围内的主题在以下权利要求书中阐述。

Claims (20)

1.一种混合存储器，包括：
多个片区，其包括多个行，所述多个行包括具有第一类型存储器单元的第一行和具有第二类型存储器单元的第二行，其中，所述第一类型存储器单元和所述第二类型存储器单元具有不同的单元结构，并且其中，所述第一类型存储器单元和所述第二类型存储器单元是动态随机存取存储器单元；
一对位线选择信号，其包括位线选择信号和作为所述位线选择信号的反相的反位线选择信号；
字线驱动器，其被构造为接收输入数据；
读出放大器，被构造为输出输出数据；
写入位线，其耦接到所述第一行和所述第二行；
读取位线，其耦接到所述第一行和所述第二行；
字线，其耦接到所述多个行中的每一行；以及
位线，其基于所述一对位线选择信号的设置值而耦接到所述写入位线或所述读取位线，
其中，从所述字线驱动器到所述写入位线建立写入数据路径，并且由所述字线驱动器驱动的输入数据被写入到基于所述字线从所述多个行中选择的行，并且
其中，从所述写入位线或所述读取位线到所述位线建立读取数据路径，并且从基于所述字线从所述多个行中选择的行来读取输出数据。
2.根据权利要求1所述的混合存储器，其中，所述第一类型存储器单元提供高密度，并且所述第二类型存储器单元提供快速访问速度。
3.根据权利要求2所述的混合存储器，其中，所述读取位线比所述写入位线短。
4.根据权利要求2所述的混合存储器，其中，用于控制对所述混合存储器的访问的存储器控制器应用不同的定时来访问具有所述第一类型存储器单元的所述第一行和具有所述第二类型存储器单元的所述第二行。
5.根据权利要求4所述的混合存储器，其中，访问所述第二行的定时比访问所述第一行的定时短。
6.根据权利要求2所述的混合存储器，其中，所述第一类型存储器单元是单晶体管单电容器存储器单元，并且所述第二类型存储器单元是三晶体管单电容器存储器单元。
7.根据权利要求6所述的混合存储器，其中，所述混合存储器包括多个子阵列，所述多个子阵列包括具有所述第一类型存储器单元的第一子阵列和具有所述第二类型存储器单元的第二子阵列。
8.根据权利要求6所述的混合存储器，其中，具有所述单晶体管单电容器存储器单元的行的数量大于具有所述三晶体管单电容器存储器单元的行的数量。
9.根据权利要求6所述的混合存储器，其中，所述三晶体管单电容器存储器单元被布置为靠近所述读出放大器。
10.根据权利要求1所述的混合存储器，其中，所述写入位线和所述读取位线耦接到预充电器。
11.一种操作混合存储器的方法，其中，所述混合存储器包括：
多个片区，其包括多个行，所述多个行包括具有第一类型存储器单元的第一行和具有第二类型存储器单元的第二行，其中，所述第一类型存储器单元和所述第二类型存储器单元具有不同的单元结构，并且其中，所述第一类型存储器单元和所述第二类型存储器单元是动态随机存取存储器单元；
一对位线选择信号，其包括位线选择信号和作为所述位线选择信号的反相的反位线选择信号；
字线驱动器，其被构造为接收输入数据；
读出放大器，被构造为输出输出数据；
写入位线，其耦接到所述第一行和所述第二行；
读取位线，其耦接到所述第一行和所述第二行；
字线，其耦接到所述多个行中的每一行；以及
位线，其基于所述一对位线选择信号的设置值而耦接到所述写入位线或所述读取位线，
其中，所述方法包括：
建立从所述字线驱动器到所述写入位线的写入数据路径；
使用所述字线在所述多个行中对行进行选择；
使用所述字线驱动器来驱动输入数据，以将输入数据写入所选择的行；
建立从所述写入位线或所述读取位线到所述位线的读取数据路径；
使用所述字线在所述多个行中对行进行选择；以及
使用所述读出放大器来读取输出数据，以从所选择的行来读取输出数据。
12.根据权利要求11所述的方法，其中，所述第一类型存储器单元提供高密度，并且所述第二类型存储器单元提供快速访问速度。
13.根据权利要求12所述的方法，其中，所述读取位线比所述写入位线短。
14.根据权利要求12所述的方法，还包括应用不同的定时来访问具有所述第一类型存储器单元的所述第一行和具有所述第二类型存储器单元的所述第二行。
15.根据权利要求14所述的方法，其中，访问所述第二行的定时比访问所述第一行的定时短。
16.根据权利要求12所述的方法，其中，所述第一类型存储器单元是单晶体管单电容器存储器单元，并且所述第二类型存储器单元是三晶体管单电容器存储器单元。
17.根据权利要求16所述的方法，其中，所述混合存储器包括多个子阵列，所述多个子阵列包括具有所述第一类型存储器单元的第一子阵列和具有所述第二类型存储器单元的第二子阵列。
18.根据权利要求16所述的方法，其中，具有所述单晶体管单电容器存储器单元的行的数量大于具有所述三晶体管单电容器存储器单元的行的数量。
19.根据权利要求16所述的方法，其中，所述三晶体管单电容器存储器单元被布置为靠近所述读出放大器。
20.根据权利要求11所述的方法，还包括将所述写入位线和所述读取位线耦接到预充电器。
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