KR20060095262A

KR20060095262A - 반도체 메모리 장치

Info

Publication number: KR20060095262A
Application number: KR1020050016765A
Authority: KR
Inventors: 승한 옥
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-02-28
Filing date: 2005-02-28
Publication date: 2006-08-31

Abstract

본 발명은 각 뱅크가 병렬적으로 데이터를 억세스하는 오픈비트라인 구조의 반도체 메모리 장치에서, 가장자리에 배치된 셀어레이가 활성화되는 경우에도 안쪽의 셀어레이가 활성화되는 경우와 동작전류가 유사하여 최적화된 동작전류량을 가지는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 오픈 비트라인 구조를 가지는 반도체 메모리 장치에 있어서, 각각 다수의 워드라인을 구비하는 다수의 셀어레이를 구비하는 제1 뱅크; 및 각각 다수의 워드라인을 구비하는 다수의 셀어레이를 구비하는 제1 뱅크를 구비하며, 상기 제1 뱅크의 일측 및 타측 가장자리에 배치된 2개의 셀어레이에 각각 구비되는 제1 워드라인과 상기 제2 뱅크의 일측 및 타측 가장자리에 배치된 2개의 셀어레이에 각각 구비되는 제2 워드라인은 서로 배타적으로 활성화되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

반도체, 메모리, 워드라인, 래치, 오픈 비트라인 구조.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

도1은 반도체 메모리 장치의 어드레스 입력부를 나타내는 회로도.

도2는 종래기술에 의한 반도체 메모리 장치의 뱅크제어부를 나타내는 블럭구성도.

도3은 종래기술에 의한 반도체 메모리 장치의 셀어레이 영역을 나타내는 블럭구성도.

도4와 도5는 종래기술에 의한 반도체 메모리 장치의 동작을 나타내는 블럭구성도.

도6은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도로서, 특히 셀어레이 영역을 나타내는 블럭구성도.

도7은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도로서, 특히 뱅크 제어부를 나타내는 블럭구성도.

* 도면의 주요부분에 대한 부호의 설명 *

MAT0 ~ MAT32 : 셀어레이

WL : 워드라인

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 피크전류를 줄일 수 있는 반도체 메모리 장치 및 그 구동방법에 관한 것이다.

반도체 메모리 장치는 다수의 데이터를 저장하기 위해 다수의 단위셀을 구비하게 된다. 다수의 단위셀은 일정한 수만큼 블럭별로 배치되는데, 다수의 단위셀이 블럭별로 배치된 셀어레이는 각 뱅크별로 배치된다.

메모리 장치는 통상 2개 이상의 뱅크를 구비하게 되는데, 각 뱅크는 다수의 셀어레이, 로우디코더, 컬럼디코더를 구비하여, 데이터의 억세스를 독립적으로 할 수 있다. 각 뱅크별로 데이터의 억세스를 병렬적으로 수행함으로서 고속으로 보다 많은 데이터를 억세스할 수 있게 되는 것이다.

메모리 장치의 셀어레이는 다수의 단위셀이 매트릭스 형태로 배치되며, 다수의 워드라인과 다수의 비트라인이 각각 교차하면서 배치가 된다.

하나의 데이터를 억세스하는 과정을 살펴보면, 먼저 뱅크가 선택되고, 선택된 뱅크에 구비되는 다수의 셀어레이중 하나가 선택된다. 이어서 선택된 셀어레이에 구비되는 다수의 워드라인중 하나가 활성화되고, 그로 인해 데이터 신호가 비트라인에 인가된다.

이어서 비트라인에 인가된 신호를 감지증폭하고, 감지증폭된 데이터를 출력 하게 된다.

이 때 비트라인에 인가된 신호를 감지증폭할 때에는 비트라인과 그 기준신호가 인가된 비트라인바의 전압차이를 감지하게 된다.

데이터가 인가되는 비트라인에 대해 기준신호가 인가되는 비트라인바가 같은 셀어레이에 배치되는 경우와 이웃한 셀어레이에 배치되는 경우가 있는데, 전자를 폴디드 구조라 하고, 후자를 오픈비트라인 구조라고 한다.

한편, 반도체 장치를 보다 고집적화시키기 위해, 비트라인에 인가된 신호를 감지증폭하는 센스앰프를 이전에는 각 셀어레이당 배치하던 것을, 현재는 이웃한 2개의 셀어레이당 하나씩 센스앰프를 공유하는 쉐어드 구조를 사용하고 있다.

이웃한 2개의 셀어레이에 의해 공유되는 센스앰프는 선택된 셀어레이와는 연결되고, 선택되지 않은 셀어레이와는 분리된다.

도1은 반도체 메모리 장치의 어드레스 입력부를 나타내는 회로도이다.

도1을 참조하여 살펴보면, 반도체 메모리 장치의 어드레스 입력부는 데이터를 입력받는 입력선택부와 입력선택부에 의해 전달된 어드레스 신호를 래치하는 래치를 구비한다.

입력선택부는 내부에서 카운팅된 어드레스 신호(RCNT)와, 외부에서 입력된 어드레스 신호(RCNT)중 하나를 제어신호(EXTAXP, INTAXP)에 응답하여 선택한후 전달하게 된다.

리페어된 예비셀에 대한 억세스를 하는 경우에, 외부에서 입력된 어드레스를 대체된 예비셀에 대한 어드레스를 내부적으로 생성하게 되는데, 이 때 내부에서 카 운팅된 어드레스 신호를 사용하게 되는 것이다.

래치는 제어신호(XAEB)에 응답하여 전달되는 어드레스를 래치한 다음, 그대로 출력하던지 또는 반전하여 출력하게 된다.

도2는 종래기술에 의한 반도체 메모리 장치의 뱅크제어부를 나타내는 블럭구성도이다.

도2를 참조하여 살펴보면, 반도체 메모리 장치는 구비된 뱅크의 수만큼 그에 대응하여 뱅크제어부를 구비하게 된다.

각 뱅크 제어부는 도1에 도시된 입력선택부에서 출력되는 어드레스 신호(AT_ROW<8> ~ AT_ROW<12>)를 입력받아 디코딩하여 뱅크에 구비되는 다수의 셀어레이, 여기서는 33개의 셀어레이(MAT)중 하나를 선택하고 활성화시킨다.

도3은 종래기술에 의한 반도체 메모리 장치의 셀어레이 영역을 나타내는 블럭구성도이다.

도3을 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치에 구비되는 각 뱅크는 각각 다수의 셀어레이, 여기서는 33개의 셀어레이(MAT0 ~ MAT32)를 구비하고, 각각의 뱅크는 각각 병력적으로 구비된 셀어레이중 하나를 선택하게 된다.

셀어레이가 선택되면, 선택된 셀어레이에 구비되는 다수의 워드라인중 하나가 활성화되고, 활성화된 워드라인에 대응하는 단위셀의 데이터가 억세스된다.

도4와 도5는 종래기술에 의한 반도체 메모리 장치의 동작을 나타내는 블럭구성도이다.

계속해서 도4와 도5를 참조하여 종래기술의 반도체 메모리 장치의 동작과 문 제점을 살펴본다.

전술한 바와 같이 회로면적의 효율성 때문에 2개의 셀어레이당 하나의 센스앰프를 공통적으로 사용하게 되는데, 폴디드 비트라인 구조인 경우에는 센스앰프는 동작을 위해 선택된 셀어레이와 연결이 되며, 선택되지 않는 셀어레이와는 분리가된다.

도4에 도시된 오픈비트라인 경우에는 선택된 셀어레이의 일측과 타측에 구비된 센스앰프에 의해 선택된 셀어레이에 구비된 비트라인에 인가된 데이터 신호를 감지증폭하게 되며, 각 센스앰프는 기준신호가 인가되는 이웃한 셀어레이에 구비된 비트라인바에 인가된 신호와 선택된 셀어레이에 구비된 비트라인의 신호차리를 감지증폭하게 된다.

예를 들어 셀어레이(MAT1)에 있는 데이터 신호를 감지증폭하기 위해서는 셀어레이(MAT1)의 일측과 타측에 각각 구비된 센스앰프(UP S/A, DOWN S/A)가 사용된다.

센스앰프(UP S/A)는 셀어레이(MAT1)에 구비된 비트라인(ODD BL)에 인가된 데이터신호와 셀어레이(MAT0)에 구비된 비트라인바에 인가된 기준신호의 차이를 감지하여 증폭하게 된다. 이 때 기준신호라는 것을 프리차지 구간에 비트라인이 유지되는 신호레벨을 말한다.

센스앰프(DOWN S/A)는 셀어레이(MAT1)에 구비된 비트라인(EVEN BL)에 인가된 데이터신호와 셀어레이(MAT2)에 구비된 비트라인바에 인가된 기준신호의 차이를 감지하여 증폭하게 된다.

따라서 셀어레이(MAT1)에 배치된 하나의 워드라인이 활성화되면, 워드라인에 대응하는 단위셀, 예를 들어 1024개의 단위셀에 저장된 데이터가 반은 일측에 구비된 센스앰프에, 반은 타측에 구비된 센스앰프에 의해 감지 증폭되는 것이다.

상기와 같은 이유로 오픈 비트라인 구조에서는 가장자리에 배치된 셀어레이에 구비된 워드라인이 활성화되는 경우에는 한 워드라인에 대응하는 데이터의 수가 모두 감지 증폭되는 것이 아니고 1/2 만큼의 데이터수만이 감지증폭된다.

따라서 오픈 비트라인인 경우에는 가장자리에 배치된 셀어레이가 선택되는 경우에는 일측가장자리에 배치된 셀어레이와 타측 가장자리에 배치된 셀어레이에 구비된 워드라인을 각각 동시에 활성화시켜야 안쪽에 배치된 셀어레이가 선택될 때에 감지증폭되는 데이터의 수와 같을 수 있다.

따라서, 각 뱅크에 구비된 가장자리에 배치된 셀어레이가 활성화되는 경우에는 도3에 도시된 바와 같이, 모두 8개의 워드라인이 활성화되어야 한다.

보통 워드라인을 활성화시키는 전압은 전원전압(VPP)보다 높은 레벨의 고전압을 사용한다.

도3에서와 같이, 각 뱅크의 가장자리에 있는 셀어레이에 배치된 워드라인이 모두 활성화되는 경우에는 일시적으로 보통의 경우보다 2배 많은 고전압이 사용된다.

고전압 생성회로는 이 경우에도 무리없이 동작되도록 설계되어야 하기 때문에 평상시 안쪽의 셀어레이가 선택되어 활성화되는 경우(각 뱅크별로 하나씩 워드라인이 활성화되는 경우)보다 큰 전류를 제공할 수 있도록 설계되어야 한다.

따라서 불필요하게 고전압 제공부의 드라이빙 능력을 크게 설계하게 되어, 회로의 면적을 낭비하게 되고, 동작시 전류소모가 크게 높아져 파워소모가 높아지는 문제점이 발생한다.

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로 각 뱅크가 병렬적으로 데이터를 억세스하는 오픈비트라인 구조의 반도체 메모리 장치에서, 가장자리에 배치된 셀어레이가 활성화되는 경우에도 안쪽의 셀어레이가 활성화되는 경우와 동작전류가 유사하여 최적화된 동작전류량을 가지는 반도체 메모리 장치를 제공함을 목적으로 한다.

본 발명은 오픈 비트라인 구조를 가지는 반도체 메모리 장치에 있어서, 각각 다수의 워드라인을 구비하는 다수의 셀어레이를 구비하는 제1 뱅크; 및 각각 다수의 워드라인을 구비하는 다수의 셀어레이를 구비하는 제1 뱅크를 구비하며, 상기 제1 뱅크의 일측 및 타측 가장자리에 배치된 2개의 셀어레이에 각각 구비되는 제1 워드라인과 상기 제2 뱅크의 일측 및 타측 가장자리에 배치된 2개의 셀어레이에 각각 구비되는 제2 워드라인은 서로 배타적으로 활성화되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

또한 본 발명은 오픈 비트라인 구조를 가지며, 각각 다수의 워드라인을 구비 하는 다수의 셀어레이를 각각 구비하는 제1 뱅크 및 제2 뱅크를 구비하는 반도체 메모리 장치의 구동방법에 있어서, 상기 제1 뱅크의 일측 및 타측 가장자리에 배치된 2개의 셀어레이에 각각 구비되는 제1 워드라인을 활성화시키는 단계; 및 상기 제2 뱅크의 가장자리에 배치된 2개의 셀어레이를 제외한 나머지 셀어레이중 선택된 하나를 활성화시키는 단계를 포함하는 반도체 메모리 장치의 구동방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도6은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도로서, 특히 셀어레이 영역을 나타내는 블럭구성도이다.

도6을 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 오픈 비트라인 구조를 가지며, 각각 다수의 워드라인(WL)을 구비하는 다수의 셀어레이를 구비하는 제1 뱅크(뱅크0)와, 각각 다수의 워드라인(WL)을 구비하는 다수의 셀어레이를 구비하는 제2 뱅크(뱅크1)를 구비하며, 제1 뱅크의 일측 및 타측 가장자리에 배치된 2개의 셀어레이(MAT0,MAT32)에 각각 구비되는 제1 워드라인과 제2 뱅크(의 일측 및 타측 가장자리에 배치된 2개의 셀어레이(MAT0,MAT32)에 각각 구비되는 제2 워드라인은 서로 배타적으로 활성화되는 것을 특징으로 한다.

이 때 각 뱅크는 다수의 비트라인 센스앰프를 구비하며, 구비된 비트라인 센스앰프는 이웃한 셀어레이가 공유하는 것을 특징으로 한다.

또한, 본 실시예에 따른 반도체 메모리 장치는 각각 다수의 워드라인을 구비하는 다수의 셀어레이를 구비하며, 가장자리에 배치된 셀어레이에는 제3 워드라인을 구비하는 제3 뱅크(뱅크2)와, 각각 다수의 워드라인을 구비하는 다수의 셀어레이를 구비하며, 가장자리에 배치된 셀어레이에는 제4 워드라인을 구비하는 제4 뱅크(뱅크3)를 더 구비하며, 상기 제1 내지 제4 워드라인중 선택된 하나가 활성화되는 구간에서는 나머지 3개의 워드라인은 비활성화상태를 유지하는 것을 특징으로 한다.

여기서 제1 뱅크 내지 제4 뱅크에 각각 구비되는 다수의 셀어레이중 일측 가장자리와 타측 가장자리에 위치한 2개의 셀어레이(MAT0,MAT32)는 각각 같은 타이밍에 활성화되는 것을 특징으로 한다.

도7은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도로서, 특히 뱅크 제어부를 나타내는 블럭구성도이다.

도7을 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 제1 뱅크에 구비되는 다수의 셀어레이중 하나를 선택하기 위한 M비트의 셀어레이 선택어드레스(AT_ROW<8> ~ AT_ROW<12>)를 인가받아, 선택된 하나의 셀어레이를 활성화시키는 제1 뱅크제어부(뱅크0 제어부)와, M비트의 셀어레이 선택어드레스(AT_ROW<8> ~ AT_ROW<12>)를 인가받되, 최하위비트(AT_ROW<8>)를 반전하여 입력받아, 그에 대응하는 제2 뱅크의 셀어레이를 활성화시키기 위한 제2 뱅크제어부(뱅크1 제어부)와, M비트의 셀어레이 선택어드레스(AT_ROW<8> ~ AT_ROW<12>)를 인가받되, 최하위비트(AT_ROW<8>)의 다음 비트(AT_ROW<9>)를 반전하여 입력받아, 그에 대응하는 제3 뱅 크의 셀어레이를 활성화시키기 위한 제2 뱅크제어부(뱅크2 제어부)와, M비트의 셀어레이 선택어드레스(AT_ROW<8> ~ AT_ROW<12>)를 인가받되, 최하위비트(AT_ROW<8>)와, 그 다음비트(AT_ROW<9>)를 각각 반전하여 입력받아, 그에 대응하는 제4 뱅크의 셀어레이를 활성화시키기 위한 제2 뱅크제어부(뱅크3 제어부)를 구비한다.

또한, 본 실시예에 따른 반도체 메모리 장치는 제1 내지 제4 뱅크에 구비되는 셀어레이에 배치되는 워드라인(WL)은 전원전압보다 높은 고전압을 이용하여 활성화된다.

이하에서 도6과 도7을 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작을 살펴본다.

본 실시예에 따른 메모리 장치는 오픈 비트라인 구조를 가지며, 각각 다수의 워드라인을 구비하는 다수의 셀어레이를 각각 구비하는 제1 뱅크 및 제2 뱅크를 구비하게 되는데, 제1 뱅크의 일측 및 타측 가장자리에 배치된 2개의 셀어레이에 각각 구비되는 제1 워드라인을 활성화시킨다. 이 때 제2 뱅크는 가장자리에 배치된 2개의 셀어레이를 제외한 나머지 셀어레이중 선택된 하나를 활성화키게 된다.

따라서 구비된 한 뱅크의 가장자리 셀어레이에 배치된 워드라인이 활성화되는 경우에는 다른 뱅크에서는 모두 가장자리 셀어레이에 배치된 워드라인을 뺀 나머지가 활성화된다.

전술한 바와 같이 오픈 비트라인 메모리 장치의 경우에는 가장자리에 배치된 셀어레이가 활성화되고, 그 셀어레이에 배치된 워드라인에 대응하여 감지 증폭된 데이터의 수는 안쪽의 셀어레이에 배치된 워드라인에 대응하여 감지 증폭된 데이터 수의 1/2 밖에 되지 않는다. 따라서 오픈 비트라인 구조의 메모리 장치에서는 가장자리에 배치된 셀어레이는 일측과 타측에 배치된 2개의 셀어레이가 모두 동시에 활성화시키게 된다.

따라서 각 뱅크가 모두 가장자리에 배치된 셀어레이가 활성화되는 경우에는 모두 8개의 워드라인이 활성화되었다.

본 실시예에 따른 메모리 장치는 하나의 뱅크에서 가장자리의 일측과 타측에 배치된 셀어레이가 활성화되면, 다른 뱅크에서는 안쪽의 배치된 셀어레이가 활성화도 되도록 동작한다.

따라서 한 뱅크에서 2개의 가장자리에 배치된 셀어레이의 워드라인이 활성화되는 경우에는 다른 뱅크에서는 모두 안쪽의 셀어레이에 배치된 워드라인이 활성화되기 때문에, 최악의 경우에도 모두 5개의 워드라인 활성화된다. 그러므로 워드라인을 활성화시키기 위한 동작전류의 최대값을 크게 줄일 수 있다.

본 실시예에 따른 반도체 메모리 장치는 4개의 뱅크가 적어도 2개이상의 뱅크에서 가장자리에 배치된 2개의 셀어레이가 활성화되는 경우를 피하기 위해 각 뱅크 제어부에 입력되는 어드레스중 셀어레이를 선택하기 위해 입력되는 셀어레이 선택어드레스를 각각 서로 다르게 입력받는다.

도7을 참고하면, 제1 뱅크 제어부에서는 셀어레이를 선택하기 위해 입력되는 셀어레이 선택어드레스를 그대로 입력받고, 제2 뱅크 제어부에서는 셀어레이를 선택하기 위해 입력되는 셀어레이 선택어드레스중 최하위 어드레스를 반전하여 입력받고, 제3 뱅크 제어부에서는 최하위 비트의 다음 비트를 반전하여 입력받고, 제4 뱅크 제어부는 최하위 비트와 그 다음 비트를 반전하여 입력받게 된다.

이렇게 각 뱅크 제어부가 같은 어드레스를 각각 서로 다르게 입력받기 때문에 같은 타이밍에 디코딩을 하여도 각각 다른 위치의 셀어레이를 활성화시키게 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 오픈 비트라인 구조를 가지며, 비트라인 센스앰프를 공유하는 반도체 메모리 장치에서, 2개 이상의 뱅크에서 일측 및 타측 가장자리에 배치된 셀어레이가 활성화되는 동작시, 종래보다 전체적으로 활성화되는 워드라인의 수가 크게 줄어들어 피크전류를 크게 줄일 수 있다.

따라서 워드라인을 활성화시키는 피크전류의 크기를 줄일 수 있어, 워드라인을 활성화기키는 고전압을 제공하는 전압제공부의 동작전류를 작게 설계할 수 있다.

Claims

오픈 비트라인 구조를 가지고 비트라인센스앰프를 공유하는 반도체 메모리 장치에 있어서,

각각 다수의 워드라인을 구비하는 다수의 셀어레이를 구비하는 제1 뱅크; 및

각각 다수의 워드라인을 구비하는 다수의 셀어레이를 구비하는 제2 뱅크를 구비하며, 상기 제1 뱅크의 일측 및 타측 가장자리에 배치된 2개의 셀어레이에 각각 구비되는 제1 워드라인과 상기 제2 뱅크의 일측 및 타측 가장자리에 배치된 2개의 셀어레이에 각각 구비되는 제2 워드라인은 서로 배타적으로 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

각각 다수의 워드라인을 구비하는 다수의 셀어레이를 구비하며, 가장자리에 배치된 셀어레이에는 제3 워드라인을 구비하는 제3 뱅크; 및

각각 다수의 워드라인을 구비하는 다수의 셀어레이를 구비하며, 가장자리에 배치된 셀어레이에는 제4 워드라인을 구비하는 제4 뱅크를 더 구비하며,

상기 제1 내지 제4 워드라인중 선택된 하나가 활성화되는 구간에서는 나머지 3개의 워드라인은 비활성화상태를 유지하는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 제1 뱅크 내지 제4 뱅크에 각각 구비되는 다수의 셀어레이중 일측 가장자리와 타측 가장자리에 위치한 2개의 셀어레이는 각각 같은 타이밍에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
제 3 항에 있어서,

상기 제1 뱅크에 구비되는 다수의 셀어레이중 하나를 선택하기 위한 M비트의 셀어레이 선택어드레스를 인가받아, 선택된 하나의 셀어레이를 활성화시키는 제1 뱅크제어부;

상기 M비트의 셀어레이 선택어드레스를 인가받되, 최하위비트를 반전하여 입력받아, 그에 대응하는 제2 뱅크의 셀어레이를 활성화시키기 위한 제2 뱅크제어부;

상기 M비트의 셀어레이 선택어드레스를 인가받되, 최하위비트의 다음비트를 반전하여 입력받아, 그에 대응하는 제3 뱅크의 셀어레이를 활성화시키기 위한 제2 뱅크제어부; 및

상기 M비트의 셀어레이 선택어드레스를 인가받되, 최하위비트와, 그 다음비트를 각각 반전하여 입력받아, 그에 대응하는 제4 뱅크의 셀어레이를 활성화시키기 위한 제2 뱅크제어부를 더 구비하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 제1 내지 제4 뱅크에 구비되는 셀어레이에 배치되는 워드라인은 전원전압보다 높은 고전압을 이용하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항 또는 제 2 항에 있어서,

상기 뱅크는 다수의 비트라인 센스앰프를 구비하며, 구비된 비트라인 센스앰프는 이웃한 2개의 셀어레이가 공유하는 것을 특징으로 하는 반도체 메모리 장치.
오픈 비트라인 구조를 가지며, 비트라인 센스앰프를 공유하고, 각각 다수의 워드라인을 구비하는 다수의 셀어레이를 각각 구비하는 제1 뱅크 및 제2 뱅크를 구비하는 반도체 메모리 장치의 구동방법에 있어서,

상기 제1 뱅크의 일측 및 타측 가장자리에 배치된 2개의 셀어레이에 각각 구비되는 제1 워드라인을 활성화시키는 단계; 및

상기 제2 뱅크의 가장자리에 배치된 2개의 셀어레이를 제외한 나머지 셀어레이중 선택된 하나를 활성화시키는 단계

를 포함하는 반도체 메모리 장치의 구동방법.
제 7 항에 있어서,

뱅크에 구비되는 다수의 셀어레이중 하나를 선택하기 위한 셀어레이 선택어드레스를 인가받는 단계;

상기 선택어드레스를 디코딩하여 상기 제1 뱅크의 일측 및 타측 가장자리에 배치된 2개의 셀어레이를 활성화시키는 단계;

상기 셀어레이 선택어드레스중 일부 비트를 반전한 상태로 디코딩하여 상기 제2 뱅크의 일측 및 타측 가장자리에 배치된 셀어레이를 제외한 나머지 셀어레이중 하나를 활성화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
제 8 항에 있어서,

상기 워드라인은 전원전압보다 높은 레벨의 고전압을 이용하여 활성화시키는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.