CN112116935B - 半导体存储器装置及字线启用方法 - Google Patents

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Abstract

一种半导体存储器装置，包含符合开放位线架构的存储器组与字线解码器。存储器组被依照位线方向区分成多个存储器区块，每一个存储器区块包含多个字线、多个位线与多个存储器单元。每一个存储器区块中的多个存储器单元被分成两个边缘存储器区段与至少一非边缘存储器区段。字线解码器基于地址信号产生字线启用信号，并根据字线启用信号，以主动模式针对其中一个存储器区块中的两个边缘存储器区段的每一个启用其中一个字线，并同时针对其余存储器区块中每一个的至少一非边缘存储器区段其中之一启用其中一个字线。

Description

半导体存储器装置及字线启用方法
技术领域
本公开与半导体存储器装置以及字线启用方法有关。更具体而言，本公开与包含符合开放位线架构的存储器组的半导体存储器装置以及用于所述存储器组的字线启用方法有关。
背景技术
图1A例示了一种符合开放位线架构(open bit line architecture)的传统存储器组(memory bank)的示意图，而图1B则例示了所述传统存储器组的局部放大的示意图。如图1A以及图1B所示，所述传统存储器组11包含多个存储器单元mc、多个字线WL、由多个位线BL与多个位线/BL所组成的多个位线组、以及多个感测放大器(sense amplifier)阵列AA。所述多个存储器单元mc被分成多个存储器区段(memory section)，包含两个边缘存储器区段E1与E2、以及一个或多个非边缘存储器区段N1、N2、…、Nx。所述多个存储器单元mc的每一者包含储存电容器C以及存取晶体管TS，其中存取晶体管TS与储存电容器C、一个位线BL(或者位线/BL)以及一个字线WL耦合。对于传统存储器组11的每一个存储器区段而言，同一时间内仅一个字线WL可被启用，以防止同一列中多于一个存储器单元mc同时向相同的感测放大器提供数据。
在开放位线架构之下，每组位线(例如，位线组BL1与/BL1、BL3与/BL3、BL5与/BL5、BL7与/BL7)均与一个感测放大器耦合，并且以彼此相反的方向设置于所述感测放大器的两侧，故每个非边缘存储器区段N1、N2、…、Nx均与两个对立而设置的感测放大器阵列AA耦合，而边缘存储器区段E1与E2中的每一者均仅与单个感测放大器阵列AA耦合。这种架构会造成边缘存储器区段E1与E2的每一者的利用率仅为非边缘存储器区段N1、N2、…、Nx的任一者的一半。为了解决此问题，可允许边缘存储器区段的两个字线同时被启用，但需要消耗双倍的电流量。举例而言，当欲写入大小为八字节的数据写入传统存储器组11时，一种方法是启用非边缘存储器区段N1、N2、…、Nx其中之一的一个字线(例如：字线WL_2)；而另一种方式则是启用两个边缘存储器区段E1及E2的两个字线(例如：字线WL_1及WL_n)，但需要消耗双倍的电流。有鉴于此，提出解决方案以改善上述问题对本发明所属技术领域而言是十分重要的。
发明内容
为了至少解决上述问题，本公开提供一种半导体存储器装置。所述半导体存储器装置包含存储器组以及与所述存储器组耦合的字线解码器，其中所述存储器组符合开放位线架构。所述存储器组被依照位线方向而区分成多个存储器区块，其中所述多个存储器区块中的每一者包含多个字线、多个位线以及多个存储器单元。所述多个存储器单元被分成多个存储器区段，且所述多个存储器区段包含两个边缘存储器区段以及至少一非边缘存储器区段。所述字线解码器可用以基于多个地址信号而产生多个字线启用信号。所述字线解码器还可用以根据所述多个字线启用信号，以主动模式针对所述多个存储器区块其中之一的两个边缘存储器区段的每一者启用其多个字线中的一个，以及同时针对所述多个存储器区块中的其余存储器区块的每一个的至少一非边缘存储器区段其中之一启用其多个字线中的一个。
为了至少解决上述问题，本公开还提供一种用于符合开放位线架构的存储器组的字线启用方法。所述存储器组包含多个存储器区块，所述存储器区块中的每一者包含多个字线、多个位线以及多个存储器单元，所述多个存储器单元被分成多个存储器区段，且所述多个存储器区段包含两个边缘存储器区段以及至少一非边缘存储器区段。所述字线启用方法可包含：由字线解码器基于多个地址信号而产生多个字线启用信号；以及由所述字线解码器根据所述多个字线启用信号，以主动模式针对所述多个存储器区块其中之一的两个边缘存储器区段的每一者启用其多个字线中的一个，以及同时针对所述多个存储器区块中的其余存储器区块的每一个的至少一非边缘存储器区段其中之一启用其多个字线中的一个。
不同于整个存储器组，依照位线方向区分整个存储器组而产生的各个存储器区块均是一个独立区块，且每一个存储器区块的字线的启用与停用均不会影响其他存储器区块的字线的启用与停用。在此种设计中，因两个边缘存储器区段与至少一非边缘存储器区段分别属于不同的存储器区块，故可同时为所述两个边缘存储器区段及所述至少一非边缘存储器区段启用字线。通过此方式，便可由其他存储器区块的一个或多个非边缘存储器区段(具有完整的利用率)来改善某一存储器区块中的两个边缘存储器区段(仅具有一半的利用率)，也因此，相较于传统存储器组11，用于启用字线的电流消耗确实获得了改善。
以上内容并非为了限制本发明，而只是概括地叙述了本发明欲解决的技术问题、可采用的技术手段以及可达到的技术效果，以让本发明所属技术领域中具有通常知识者初步地了解本发明。根据所附的附图及以下的实施方式所记载的内容，本发明所属技术领域中具有通常知识者将可进一步了解本发明的各种实施例。
附图说明
图1A例示了一种符合开放位线架构的传统存储器组的示意图。
图1B例示了在图1A中所示的传统存储器组的局部放大的示意图。
图2例示了在本发明的一个或多个实施例中的一种半导体存储器装置的示意图。
图3A例示了在本发明的一个或多个实施例中，图2中所示的存储器组的示意图。
图3B例示了在本发明的一个或多个实施例中，图3A所示的存储器组的局部放大的示意图。
图4例示了在本发明的一个或多个实施例中的一种用于符合开放位线架构的存储器组的字线启用方法的示意图。
具体实施方式
以下所述各种实施例并非用以限制本发明只能在所述的环境、应用、结构、流程或步骤方能实施。于附图中，与本发明的实施例非直接相关的元件皆已省略。于附图中，各元件的尺寸以及各元件之间的比例仅是示例，而非用以限制本发明。除了特别说明之外，在以下内容中，相同(或相近)的元件符号可对应至相同(或相近)的元件。
本公开使用的用语仅用于描述实施例，并不意图限制本发明。除非上下文另有明确说明，否则单数形式“一”也旨在包括复数形式。“包括”、“包含”等用语指示所述特征、整数、步骤、操作、元素和/或元件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、元素、元件和/或前述的组合的存在。用语“和/或”包含一个或多个相关所列项目的任何及所有的组合。尽管本公开使用“第一”、“第二”、“第三”等用语来描述各种元件，但是这些元件不应受到所述用语的限制。所述用语仅用于将一个元素与另一个元素区分开。故举例而言，在不脱离本发明的精神和范围的情况下，下方描述的第一元件也可以称为第二元件。
图2例示了在本发明的一个或多个实施例中的一种半导体存储器装置的示意图。图3A例示了在本发明的一个或多个实施例中，图2中所示的存储器组的示意图，而图3B则例示了图3A所示的存储器组的局部放大的示意图。图2、图3A与图3B所示内容仅是为了说明本发明的实施例，而非为了限制本发明。
同时参照图2、图3A与图3B，半导体存储器装置2可包含存储器组21以及字线解码器23，且存储器组21符合开放位线架构。存储器组21与传统存储器组11类似，只是存储器组21是被依照位线方向而被区分成多个存储器区块(例如：存储器区块211与213)。字线解码器23可用以从与字线解码器23耦合的地址缓冲器(未示出)接收多个地址信号，并且基于所述多个地址信号来产生字线启用信号。此外，字线解码器23可用以产生多个字线启用信号(例如：字线启用信号251与253)，并且传送所述字线启用信号至存储器组21。每个字线启用信号可启用与相应的存储器区块耦合的一个或多个字线。举例而言，字线启用信号251可启用一个或多个与存储器区块211耦合的字线，而字线启用信号253可启用与存储器区块213耦合的一个或多个字线。
在某些实施例中，半导体存储器装置2可包含多个字线解码器23，且所述多个字线解码器23各自用以产生用来启用与相对应的存储器区块耦合的字线的字线启用信号。
每个存储器区块(例如：存储器区块211与213)可包含多个字线(例如：与存储器区块211耦合的字线WL_11、WL21、…、WL_n1以及与存储器区块213耦合的字线WL_12、WL_22、…、WL_n2)、多个位线(例如：与存储器区块211耦合的位线BL1、/BL1、BL3与/BL3以及与存储器区块213耦合的位线BL5、/BL5、BL7与/BL7)以及多个存储器单元mc，且所述多个存储器单元mc被分成多个存储器区段，包含两个边缘存储器区段(例如：存储器区块211的边缘存储器区段E11与E21、以及存储器区块213的边缘存储器区段E12与E22)以及至少一非边缘存储器区段(例如：存储器区块211的非边缘存储器区段N11、N21、…、Nx1以及存储器区块213的非边缘存储器区段N12、N22、…、Nx2)。每个存储器单元mc可包含储存电容器C以及存取晶体管TS，其中存取晶体管TS与储存电容器C、一个位线以及一个字线耦合(例如：在边缘存储器区段E11的存储器单元中，存取晶体管TS与位线/BL以及字线WL_11耦合)。与每个存储器区块耦合的多个字线和与其他存储器区块耦合的多个字线均是相互分离的。除此之外，所述多个存储器区块包含相同数量的存储器单元mc，亦即存储器组21是被平均区分的。然而，在某些实施例中，所述多个存储器区块可包含不同数量的存储器单元mc，亦即存储器组21也可以被不平均地区分。
每个存储器区块也包含多个感测放大器阵列AA，且取决于存储器单元mc的数量，每个感测放大器阵列AA可包含两个(或以上)的感测放大器。除此之外，在每个存储器区块中，每个边缘存储器区段仅与一个感测放大器阵列AA耦合，而每一个非边缘存储器区段则与两个感测放大器阵列AA耦合。举例而言，在存储器区块211中，边缘存储器区段E11与E21的每一者仅与一个感测放大器阵列AA耦合，而非边缘存储器区段N11、N21、…、Nx1则与两个感测放大器阵列AA耦合。同样地，在存储器区块213中，边缘存储器区段E12与E22的每一者仅与一个感测放大器阵列AA耦合，而非边缘存储器区段N12、N22、…、Nx2则与两个感测放大器阵列AA耦合。
在存储器组21的架构中，字线解码器23可根据所述多个字线启用信号，以主动模式(active mode)针对所述多个存储器区块其中之一的两个边缘存储器区段的每一者启用其多个字线中的一个，以及同时针对所述多个存储器区块中的其余存储器区块的每一个的至少一非边缘存储器区段其中之一启用其多个字线中的一个。举例而言，如图3A-3B所示，当欲将大小为八位的数据写入存储器组21时，字线解码器23可在主动模式中根据字线启用信号251启用存储器区块211中各自与边缘存储器区段E11及E21耦合的字线WL_11及WL_n1，且同时根据字线启用信号253启用存储器区块213中与非边缘存储器区段N12耦合的字线WL_22。当字线WL_11与WL_n1的任一个被启用时，仅有两个存储器单元mc可被存取；而当字线WL_22被启用时，则有四个存储器单元mc可被存取，故利用率(即被存取的存储器单元的数量除以与字线WL_11、WL_n1及WL_22耦合的存储器单元的数量)为“8/12”。相较于启用字线WL_1、WL_n以写入相同的八位数据的传统存储器组11的利用率(仅为“8/16”)，存储器组21因仅需要75％(即“12/16”)的字线电流，故可减少25％的电流消耗。除此之外，存储器单元的利用率也改善了“1/6”。
在某些实施例中，存储器组21被区分成多于两个的存储器区块，且半导体存储器装置2依然可凭借上述的字线启用方式而达成相较于传统存储器组11更少的电流消耗以及更佳的存储器单元利用率。本发明所属技术领域中具有通常知识者可基于上述说明而直接得知关于所述实施例中启用字线的相关细节，故于此不再赘述。
在某些实施例中，存储器组21可被区分成彼此包含不同数量的存储器单元mc的多个存储器区块，亦即存储器组21是被以非均等的方式进行区分。在此情形之下，半导体存储器装置2依然可凭借上述的字线启用方式而达成相较于传统存储器组11更少的电流消耗以及更佳的存储器单元利用率。本发明所属技术领域中具有通常知识者可基于上述说明而直接得知关于所述实施例中启用字线的相关细节，故于此不再赘述。
图4例示了在本发明的一个或多个实施例中的一种用于符合开放位线架构的存储器组的字线启用方法的示意图。图4所示内容仅是为了说明本发明的实施例，而非为了限制本发明。
参照图4，一种用于符合开放位线架构的存储器组的字线启用方法4被公开。所述存储器组可包含多个存储器区块，所述存储器区块中的每一者包含多个字线、多个位线以及多个存储器单元，所述多个存储器单元被分成多个存储器区段，且所述多个存储器区段包含两个边缘存储器区段以及至少一非边缘存储器区段。所述字线启用方法可包含以下步骤：
由字线解码器基于多个地址信号而产生多个字线启用信号(标示为步骤41)；以及
由所述字线解码器根据所述多个字线启用信号，以主动模式针对所述多个存储器区块其中之一的两个边缘存储器区段的每一者启用其多个字线中的一个，以及同时针对所述多个存储器区块中的其余存储器区块的每一个的至少一非边缘存储器区段其中之一启用其多个字线中的一个(标示为步骤43)。
在某些实施例中，所述多个存储器区块的每一者可包含多个感测放大器阵列。除此之外，在所述多个存储器区块的每一者中的多个存储器区段的每一者可仅与所述多个感测放大器阵列其中之一耦合，且在所述多个存储器区块的每一者中的至少一非边缘存储器区段的每一者可以是与所述多个感测放大器阵列中的两个耦合。
在某些实施例中，所述多个存储器区块可具有相同数量的多个存储器单元。在某些实施例中，所述多个存储器区块的每一者中的多个字线与所述多个存储器区块中的其余存储器区块中的多个字线均可以是相互分离的。在某些实施例中，所述多个存储器单元的每一者可包含储存电容器以及存取晶体管，且所述存取晶体管与所述储存电容器、所述多个位线其中之一以及所述多个字线其中之一耦合。
在某些实施例中，除了上述步骤之外，用于符合开放位线架构的存储器组的字线启用方法4还可包含与半导体存储器装置2有关的上述所有实施例相对应的其他步骤。因本发明所属技术领域中具有通常知识者可根据上文针对半导体存储器装置2的说明而了解这些其他步骤，于此不再赘述。
虽然本文公开了多个实施例，但这些实施例并非用以限制本发明，且在不脱离本发明的精神和范围的情况下，这些实施例的等效物或方法(例如，对上述实施例进行修改和/或合并)亦是本发明的一部分。本发明的范围以权利要求保护范围所界定的内容为准。
【符号说明】
如下所示：
11：传统存储器组
2：半导体存储器装置
21：存储器组
211、213：存储器区块
23：字线解码器
251、253：字线启用信号
4：用于符合开放位线架构的存储器组的字线启用方法
41、43：步骤
AA：感测放大器阵列
BL1、BL3、BL5、BL7、/BL1、/BL3、/BL5、/BL7：位线
C：储存电容器
E1、E11、E12、E2、E21、E22：边缘存储器区段
mc：存储器单元
N1、N11、N12、N2、N21、N22、Nx、Nx1、Nx2：非边缘存储器区段
TS：存取晶体管
WL、WL_1、WL_11、WL_12、WL_2、WL_21、WL_22、WL_n、WL_n1、WL_n2：字线

Claims (8)

1.一种半导体存储器装置，包含：
存储器组，所述存储器组符合开放位线架构，且所述存储器组被依照位线方向而区分成多个存储器区块，其中所述多个存储器区块中的每一者包含多个字线、多个位线以及多个存储器单元，所述多个存储器单元被分成多个存储器区段，且所述多个存储器区段包含两个边缘存储器区段以及至少一非边缘存储器区段，并且其中所述多个存储器区块的每一者包含多个感测放大器阵列；以及在所述多个存储器区块的每一者中的两个边缘存储器区段的每一者仅与所述多个感测放大器阵列其中之一耦合，且在所述多个存储器区块的每一者中的至少一非边缘存储器区段的每一者与所述多个感测放大器阵列中的两个耦合；以及
字线解码器，与所述存储器组耦合，用以：
基于多个地址信号而产生多个字线启用信号；
根据所述多个字线启用信号，以主动模式针对所述多个存储器区块中的第一存储器区块的两个边缘存储器区段的每一者启用所述第一存储器区块的多个字线中的一个，以及同时针对所述多个存储器区块中的其余存储器区块的每一个的至少一非边缘存储器区段其中之一启用相应存储器区块的多个字线中的一个。
2.如权利要求1所述的半导体存储器装置，其中所述多个存储器区块具有相同数量的多个存储器单元。
3.如权利要求1所述的半导体存储器装置，其中所述多个存储器区块的每一者中的多个字线与所述多个存储器区块中的其余存储器区块中的多个字线均是相互分离的。
4.如权利要求1所述的半导体存储器装置，其中所述多个存储器单元的每一者包含：
储存电容器；以及
存取晶体管，且所述存取晶体管与所述储存电容器、所述多个位线其中之一以及所述多个字线其中之一耦合。
5.一种用于符合开放位线架构的存储器组的字线启用方法，所述存储器组包含多个存储器区块，所述存储器区块中的每一者包含多个字线、多个位线以及多个存储器单元，所述多个存储器单元被分成多个存储器区段，且所述多个存储器区段包含两个边缘存储器区段以及至少一非边缘存储器区段，并且其中所述多个存储器区块的每一者包含多个感测放大器阵列；以及在所述多个存储器区块的每一者的两个边缘存储器区段的每一者仅与所述多个感测放大器阵列其中之一耦合，且在所述多个存储器区块的每一者的至少一非边缘存储器区段的每一者与所述多个感测放大器阵列中的两个耦合，所述字线启用方法包含：
由字线解码器基于多个地址信号而产生多个字线启用信号；以及
由所述字线解码器根据所述多个字线启用信号，以主动模式针对所述多个存储器区块中的第一存储器区块的两个边缘存储器区段的每一者启用所述第一存储器区块的多个字线中的一个，以及同时针对所述多个存储器区块中的其余存储器区块的每一个的至少一非边缘存储器区段其中之一启用相应存储器区块的多个字线中的一个。
6.如权利要求5所述的字线启用方法，其中所述多个存储器区块具有相同数量的多个存储器单元。
7.如权利要求5所述的字线启用方法，其中所述多个存储器区块的每一者中的多个字线与所述多个存储器区块中的其余存储器区块中的多个字线均是相互分离的。
8.如权利要求5所述的字线启用方法，其中所述多个存储器单元的每一者包含储存电容器以及存取晶体管，且所述存取晶体管与所述储存电容器、所述多个位线其中之一以及所述多个字线其中之一耦合。
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