KR20090124506A - 피크 전류를 감소시키기 위한 리프레쉬 회로를 가지는반도체 메모리 장치 및 그에 따른 워드라인 액티베이팅방법 - Google Patents

피크 전류를 감소시키기 위한 리프레쉬 회로를 가지는반도체 메모리 장치 및 그에 따른 워드라인 액티베이팅방법 Download PDF

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Abstract

리프레쉬 동작시 피크 전류를 감소시키기 위한 리프레쉬 회로를 가지는 반도체 메모리 장치 및 그에 따른 워드라인 액티베이팅 방법이 개시된다. 본 발명의 실시 예에 따른 반도체 메모리 장치는, 대응되는 워드라인과 비트라인에 연결된 단위 메모리 셀이 메모리 뱅크 구조를 이루고 있는, 상기 단위 메모리 셀은 존재 위치에 따라 에지 셀 블록과 넌에지 셀 블록에 속해 있고, 메모리 셀 어레이와; 상기 오픈 비트라인 구조의 동작 특성에 기인하여 노말 동작 모드에서 상기 에지 셀 블록과 넌에지 셀 블록에 대한 로우 액티베이션이 구별적으로 수행되는 경우에, 리프레쉬 동작 모드에서는 상기 에지 셀 블록과 넌에지 셀 블록에 대한 로우 액티베이션이 동일하게 수행되도록 하는 리프레쉬 수행부를 구비한다. 본 발명의 실시 예에 따르면, 리프레쉬 동작 시에는 노말 동작 모드와는 달리 메모리 블록이 존재하는 위치에 관계없이 동일한 개수의 워드라인들이 활성화되기 때문에, 리프레쉬 동작에서 피크 전류가 증가되는 문제가 개선된다. 따라서, 공급되는 전력용량이 부족한 경우 순간적인 전력 부족(power dip)으로 인하여 메모리 셀의 데이터가 손상(hurt)되는 것을 방지하는 효과가 있다.
Figure P1020080050769
반도체 메모리 장치, 리프레쉬 카운터, 피크 전류, 워드라인 액티베이팅

Description

피크 전류를 감소시키기 위한 리프레쉬 회로를 가지는 반도체 메모리 장치 및 그에 따른 워드라인 액티베이팅 방법{Semiconductor memory device having refresh circuit and therefor word line activating method}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리프레쉬 회로를 가지는 반도체 메모리 장치 및 그에 따른 워드라인 액티베이팅 방법에 관한 것이다.
통상적으로, 다이나믹 랜덤 억세스 메모리와 같은 반도체 메모리 장치는 사용자들의 요구에 따라 나날이 고속 및 고집적화 되는 추세이다. 하나의 억세스 트랜지스터와 하나의 스토리지 캐패시터를 단위 메모리 셀로서 갖는 다이나믹 랜덤 억세스 메모리 장치는 전자적 시스템의 주기억 장치로서 흔히 채용되고 있다.
그러한 스토리지 캐패시터에 저장된 전하는 누설 전류에 기인하여 시간에 따라 점차로 방전된다. 스토리지 캐패시터에 저장된 전하량이 규정 치 이하로 방전되는 경우에 센스앰프는 메모리 셀에 저장된 데이터를 감지하지 못하게 되므로, 데이터 소실이 발생된다. 따라서, 리프레쉬가 필요한 메모리 셀을 갖는 반도체 메모리 장치에서는 리프레쉬 동작이 마련되어 있다. 리프레쉬 동작에서 워드라인이 활성화되고 메모리 셀의 비트라인에 연결된 센스앰프가 구동되는 동작이 주기적으로 일어난다. 이 경우에, 메모리 셀에 저장된 데이터는 상기 센스앰프를 통해 리드된 후 장치의 외부로 출력됨이 없이 해당 메모리 셀에 재기입(rewrite)된다.
그러한 디램에서 리프레쉬 동작의 종류로서는 오토 리프레쉬(auto refresh)와 셀프 리프레쉬(self refresh)가 본 분야에서 알려져 있다.
상기 오토 리프레쉬는 반도체 메모리 장치가 리드 또는 라이트 동작을 하고 있을 때 외부 콘트롤러에서 주기적으로 리프레시 명령을 상기 반도체 메모리 장치로 인가하는 것에 의해 수행되는 리프레쉬 동작 모드이다. 이 경우에 상기 반도체 메모리 장치는 오토 리프레쉬 명령을 받으면 리드 또는 라이트 동작이나 다른 명령의 입력 동작을 멈추고, 오토 리프레쉬를 우선적으로 실시한다. 리프레쉬 대상 메모리 셀들에 대한 리프레쉬가 완료되면 상기 반도체 메모리 장치는 이전에 중단된 동작을 계속 수행한다.
한편, 상기 반도체 메모리 장치가 리드 또는 라이트 동작과 같은 노말 동작을 수행하지 않는 스탠바이 동작 모드 상태에 있는 경우에는 셀프 리프레쉬가 수행된다. 상기 셀프 리프레쉬는 메모리 셀에 저장된 데이터의 보존을 위해 외부 명령 없이도 리프레쉬 타이머에 의해 주기적으로 리프레쉬가 수행되는 동작 모드를 말한다.
상기 오토 리프레쉬 또는 상기 셀프 리프레쉬 동작이 인에이블되면 메모리 셀을 억세스하는 어드레스는 노말 동작에서의 리드 및 라이트 동작과는 달리, 내부 의 리프레시 카운터에서 생성된다.
오토 리프레쉬나 셀프 리프레쉬 동작 시에 메모리 셀을 선택하기 위해서는 메모리 셀에 연결된 워드라인이 활성화되어야 한다. 그러한 워드라인 인에이블 동작을 워드라인 액티베이팅, 로우 액티베이션, 혹은 워드라인 활성화라고 당업자들은 흔히 부른다.
통상적으로, 센스앰프를 기준으로 비트라인과 상보비트라인이 서로 대칭적으로 배치되어 있는 구조 즉, 오픈 비트라인 구조를 가지는 DRAM의 경우에 폴디드 비트라인 타입의 DRAM과는 달리, 리프레쉬 동작에서 한꺼번에 활성화되는 워드라인들의 개수는 메모리 셀 어레이 내에서 메모리 셀이 존재하고 있는 위치에 따라 다르다. 예를 들어, 리프레쉬 대상이 되는 메모리 셀이 메모리 셀 어레이 내에서 중앙영역이 아닌 에지 셀 블록에 속해 있는 경우에는 오픈 비트라인 구조 상 3개의 워드라인이 한꺼번에 활성화되고, 상기 에지 셀 블록이 아닌 넌에지(non-edge) 셀 블록에 속해 있는 경우에는 2개의 워드라인이 한꺼번에 활성화되어 왔다.
또 다른 경우에 예를 들어, 리프레쉬 대상이 되는 메모리 셀이 메모리 셀 어레이 내에서 중앙영역이 아닌 에지 셀 블록에 속해 있는 경우에는 2개의 워드라인이 한꺼번에 활성화되고, 상기 넌에지 셀 블록에 속해 있는 경우에는 1개의 워드라인이 활성화되어 왔다.
리프레쉬 동작이 아닌 노말 동작 모드에서 상기 에지 셀 블록에 속해 있는 메모리 셀을 억세스할 때와 상기 넌에지 셀 블록에 속해 있는 메모리 셀을 억세스 할 때, 액티베이션되는 워드라인들의 개수를 서로 다르게 하는 것은 통상적이지만, 리프레쉬 동작에서 조차 에지 셀 블록에 대한 워드라인 액티베이션을 많이 하게 되면 반도체 메모리 장치에서 소모되는 피크 전류가 증가되는 문제점이 생긴다.
리프레쉬 동작에서 피크 전류가 증가되는 경우 공급되는 전력용량이 부족한 휴대용 전자기기에 상기 반도체 메모리 장치가 적용되었다고 가정하면, 리프레쉬 동작 시 순간적인 전력 부족(power dip)으로 인하여 메모리 셀의 데이터가 손상(hurt)되는 심각한 에러가 초래될 수 있다. 리프레쉬 동작 시에 메모리 에러가 발생하였을 경우, 동작되고 있던 휴대용 전자기기 등과 같은 데이터 처리 시스템은 동작 에러상태로 될 수 있다.
따라서, 바람직하기로는 리프레쉬 동작에서 피크 전류가 증가되는 문제를 해결할 수 있는 개선되고 참신한 기술이 절실히 요망되는 실정이다.
따라서, 본 발명의 목적은 리프레쉬 동작 시 피크 전류를 감소시킬 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 오픈 비트라인 구조를 갖는 반도체 메모리 장치에서 액티베이팅되는 워드라인들의 개수를 메모리 셀의 소속위치에 관계없이 일정하게 할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 오픈 비트라인 구조를 갖는 반도체 메모리 장치에서 에지 셀 블록에 속한 메모리 셀들을 리프레쉬 할 경우에 리프레쉬를 분할적으로 할 수 있는 반도체 메모리 장치 및 그에 따른 워드라인 액티베이팅 방법을 제공함에 있다.
본 발명의 또 다른 목적은 반도체 메모리 장치의 리프레쉬 동작에서 순간적인 전력 부족으로 인하여 메모리 셀의 데이터가 손상되는 것을 방지할 수 있는 리프레쉬 회로를 가지는 반도체 메모리 장치 및 그에 따른 워드라인 액티베이팅 방법을 제공함에 있다.
본 발명의 또 다른 목적은 개선된 리프레쉬 회로를 갖는 반도체 메모리 장치를 탑재한 전자기기 등과 같은 데이터 처리 시스템을 제공함에 있다.
상기한 본 발명의 목적들을 달성하기 위하여 본 발명의 일 양상(an aspect)에 따른 반도체 메모리 장치는:
대응되는 워드라인과 비트라인에 연결된 단위 메모리 셀이 메모리 뱅크 구조를 이루고 있는, 상기 단위 메모리 셀은 존재 위치에 따라 에지 셀 블록과 넌에지 셀 블록에 속해 있고, 메모리 셀 어레이와;
상기 오픈 비트라인 구조의 동작 특성에 기인하여 노말 동작 모드에서 상기 에지 셀 블록과 넌에지 셀 블록에 대한 로우 액티베이션이 구별적으로 수행되는 경우에, 리프레쉬 동작 모드에서는 상기 에지 셀 블록과 넌에지 셀 블록에 대한 로우 액티베이션이 동일하게 수행되도록 하는 리프레쉬 수행부를 구비한다.
본 발명의 구체적 실시 예에서, 상기 리프레쉬 동작 모드에서 상기 넌에지 셀 블록에 대한 로우 액티베이션은 분할 리프레쉬 동작을 위해 분할적으로 이루어진다.
바람직하기로, 상기 리프레쉬 동작 모드에서 상기 넌에지 셀 블록에 대한 로우 액티베이션을 위해 상기 리프레쉬 수행부는 상기 넌에지 셀 블록을 가리키는 로우 어드레스가 카운팅 되는 지를 체크하기 위한 리프레쉬 카운터 콘트롤부를 포함할 수 있다.
본 발명의 구체적 실시 예에 따른 반도체 메모리 장치는:
리프레쉬 동작이 필요한 단위 메모리 셀이 존재하고 있는 위치에 따라 에지 셀 블록 또는 넌에지 셀 블록에 속하는 지가 결정되며, 상기 단위 메모리 셀이 대응되는 워드라인과 비트라인에 인터섹션되어 메모리 뱅크 구조를 이루는 메모리 셀 어레이와;
리프레쉬 동작 모드에서 상기 에지 셀 블록과 넌에지 셀 블록에 대한 워드라인 액티베이션 시에 각기 활성화되는 워드라인들의 개수가 서로 동일하게 되도록 하는 리프레쉬 수행부를 구비한다.
상기 실시 예에 있어서, 노말 동작 모드에서 상기 에지 셀 블록과 넌에지 셀 블록에 대한 워드라인 액티베이션 시 각기 활성화되는 워드라인들의 개수가 서로 다르며, 상기 메모리 셀 어레이에 연결된 비트라인은 센스앰프와의 연결구조에 따라 오픈 비트라인 구조를 가진다.
바람직한 실시 예에 있어서, 상기 리프레쉬 동작 모드에서 상기 넌에지 셀 블록에 대한 워드라인 들의 활성화를 위해 리프레쉬 카운터에 스위칭 가능한 추가 의 리프레쉬 카운터가 구비된다.
본 발명의 구체적 실시 예에 따라, 리프레쉬 동작이 필요한 단위 메모리 셀이 존재하고 있는 위치에 따라 에지 셀 블록 또는 넌에지 셀 블록에 속하는 지가 결정되며, 상기 단위 메모리 셀이 대응되는 워드라인과 비트라인에 인터섹션되어 메모리 뱅크 구조를 이루는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서의 리프레쉬 회로는:
리프레쉬 펄스를 생성하는 펄스 발생부와;
리프레쉬 동작 모드에서 상기 리프레쉬 펄스를 카운팅하여 리프레쉬용 어드레스를 생성하는 리프레쉬 카운팅부와;
상기 리프레쉬 동작 모드에서 리프레쉬 대상 메모리 셀이 상기 에지 셀 블록에 속하는 지 아니면 넌에지 셀 블록에 속하는 지를 판별하여 에지 셀 블록에 속하는 경우에 상기 리프레쉬용 어드레스가 증가되도록 하는 카운팅 증가 스위칭부를 구비한다.
상기 리프레쉬 회로에서, 상기 카운팅 증가 스위칭부의 동작에 의해 리프레쉬 횟수의 증가에 따른 리프레쉬 사이클 타임은 증가되나, 활성화되는 워드라인들의 개수는, 피크 전류의 감소를 위해, 넌에지 셀 블록에 대한 리프레쉬 동작 시에 활성화되어지는 워드라인들의 개수와 동일하게 되는 것이 바람직하다.
본 발명의 실시 예에서, 상기 카운팅 증가 스위칭부는,
상기 리프레쉬 대상 메모리 셀이 상기 에지 셀 블록에 속하는 지 아니면 넌에지 셀 블록에 속하는 지를 판별하고 셀 블록 위치 판별신호를 출력하는 셀 블록 위치 판별부와;
상기 셀 블록 위치 판별신호의 활성화에 응답하여 상기 리프레쉬 펄스를 카운팅하는 카운터와;
상기 셀 블록 위치 판별신호의 활성화 시에는 상기 카운터의 출력을 상기 리프레쉬 카운팅부의 입력으로서 제공하고 비활성화 시에는 상기 리프레쉬 펄스를 상기 리프레쉬 카운팅부의 입력으로서 제공하는 멀티플렉서를 구비한다.
바람직하기로, 상기 셀 블록 위치 판별부는, 상기 리프레쉬 카운팅부의 일부 단위 카운터의 출력단들에 복수로 연결되며 상기 출력단들의 출력 신호들에 대한 오아(OR) 응답을 생성하여 상기 셀 블록 위치 판별신호로서 출력하는 오아 응답 게이팅부로 이루어질 수 있다.
본 발명의 다른 양상에 따라, 리프레쉬 동작이 필요한 단위 메모리 셀이 존재하고 있는 위치에 따라 에지 셀 블록 또는 넌에지 셀 블록에 속하는 지가 결정되며, 상기 단위 메모리 셀이 대응되는 워드라인과 비트라인에 인터섹션되어 메모리 뱅크 구조를 이루는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서의 리프레쉬 동작 시 워드라인 액티베이팅 방법은:
리프레쉬 대상 메모리 셀이 상기 에지 셀 블록에 속하는 지 아니면 넌에지 셀 블록에 속하는 지를 판별하는 단계와;
상기 에지 셀 블록에 상기 리프레쉬 대상 메모리 셀이 속한 경우에 리프레쉬 동작을 분할적으로 수행함에 의해 액티베이팅 되는 워드라인들의 개수가 상기 넌에지 셀 블록에 대한 리프레쉬 동작 시 액티베이팅 되는 워드라인들의 개수와 동일하 게 되도록 한다.
본 발명의 실시 예의 경우, 반도체 메모리 장치의 노말 동작에서 상기 에지 셀 블록의 선택 시에 액티베이팅 되는 워드라인들의 개수는 상기 넌에지 셀 블록의 선택 시에 액티베이팅 되는 워드라인들의 개수보다 많다.
본 발명의 또 다른 양상에 따라, 데이터 처리 시스템은,
메인 보오드와;
상기 메인 보오드에 탑재된 중앙처리장치와;
상기 중앙처리장치에 전기적으로 연결되며, 노말 액티베이션 시에는 인가되는 로우 어드레스에 따라 인에이블되는 워드라인들의 개수가 다르지만, 리프레쉬 동작 시에는 항상 동일한 개수의 워드라인들이 인에이블 되는 휘발성 반도체 메모리 장치를 가진다.
본 발명의 실시 예에 적용되는 반도체 메모리 장치는 DDR2 타입, DDR3 타입의 메모리 어레이 구조를 가질 수 있으며, 상기 반도체 메모리 장치를 탑재한 데이터 처리 시스템은 퍼스널 컴퓨터, 노트북 컴퓨터, HHP나 PMP 등의 휴대용 전자기기 등이 될 수 있다.
상기한 바와 같은 본 발명의 실시 예적 구성에 따르면, 리프레쉬 동작 시에는 노말 동작 모드와는 달리 메모리 블록이 존재하는 위치에 관계없이 동일한 개수의 워드라인들이 활성화되기 때문에, 리프레쉬 동작에서 피크 전류가 감소되는 효 과가 있다. 따라서, 공급되는 전력용량이 부족한 경우 순간적인 전력 부족으로 인하여 메모리 셀의 데이터가 손상되는 것이 방지되는 장점이 있다.
이하에서는 본 발명에 따라, 피크 전류를 감소시키기 위한 리프레쉬 회로를 가지는 반도체 메모리 장치 및 그에 따른 워드라인 액티베이팅 방법에 관한 바람직한 실시 예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 공지의 디램 구조, 데이터 리드 동작 및 라이트 동작, 그리고 리프레쉬 동작과 관련된 기능적 회로들은 본 발명의 요지를 흐리지 않도록 하기 위해 상세히 설명되지 않는다.
먼저, 본 발명의 기술적 특징을 간략히 설명하면 다음과 같다. 리프레쉬 동작시 피크 전류를 감소시키기 위해, 오픈 비트라인 구조의 동작 특성에 기인하여 노말 동작 모드에서 상기 에지 셀 블록과 넌에지 셀 블록에 대한 로우 액티베이션이 구별적으로 수행되는 경우에, 리프레쉬 동작 모드에서는 상기 에지 셀 블록과 넌에지 셀 블록에 대한 로우 액티베이션이 동일하게 수행되도록 한다. 즉, 리프레쉬 동작 시에는 노말 동작 모드와는 달리 메모리 블록이 존재하는 위치에 관계없이 동일한 개수의 워드라인들이 활성화되는 것이다. 따라서, 리프레쉬 사이클 타임은 약간 증가되나 피크 전류의 증가문제가 해결된다.
도 1은 본 발명이 적용되는 DRAM의 리프레쉬 동작에 관련된 부분의 구성을 보여주는 회로 블록도이다.
도면을 참조하면, 리프레쉬 제어부(4), 리프레쉬 카운터(12), 로우 어드레스 버퍼(2), 멀티플렉서(8), 프리디코딩부(10), 뱅크 셀렉터(6), 메모리 뱅크들(50,51), 로우 디코더들(14,16), 및 컬럼 디코더들(18,20)을 포함하는 회로 연결 구성이 보여진다. 도면에서 메모리 셀 어레이는 상기 2개의 메모리 뱅크들(50,51)로 나뉘어져 있는 것으로 예로 든 것이다. 하나의 뱅크(50)는 복수의 메모리 블록들(BL1-BL10)로 구성되어 있으며, 상기 메모리 블록들은 뱅크(50)내에 존재하는 위치에 따라, 에지 셀 블록들(BL1,BL10)과, 센터 메모리 블록들(BL2-BL9)로 칭해지고, 상기 센터 메모리 블록들(BL2-BL9)은 각기 넌에지(non-edge)메모리 블록으로 본 발명의 실시예에서 불려질 것이다.
상기 리프레쉬 제어부(4)는 오토 리프레쉬 신호(AUTO_REFR)와 셀프 리프레쉬 신호(SELF_REFR)에 응답하여 카운팅 구동신호(CNT_ACT), 뱅크 선택 및 멀티플렉서 제어신호(CONT)를 출력한다. 상기 리프레쉬 카운터(12)는 상기 카운팅 구동신호(CNT_ACT)에 응답하여 카운팅 동작을 행함에 의해, 리프레쉬 동작 시에 사용되는 내부 어드레스 신호(int_ADD)를 생성한다. 상기 로우 어드레스 버퍼(2)는 외부에서 인가되는 어드레스 중 로우 어드레스(RAi)를 버퍼링 하여 출력한다. 상기 멀티플렉서(MUX:8)는 상기 멀티플렉서 제어신호(CONT)에 응답하여 상기 내부 어드레스 신호 (int_ADD) 또는 상기 로우 어드레스(RAi)를 출력한다. 프리 디코딩부(10)는 상기 멀티플렉서(8)를 통해 출력되는 어드레스를 프리디코딩 하여 로우 디코더(16,18)로 프리 디코딩 로우 어드레스 신호(DRAi)를 출력한다. 상기 뱅크 셀렉터(6)는 상기 뱅크 선택 제어신호(CONT)에 응답하여 상기 로우 디코더들(16,18)중 하나를 활성화하는 제1,2 뱅크 선택신호(B1,B2)를 출력한다.
도 1에서와 같은 DRAM의 리프레쉬 동작에 관련된 부분의 구성에 의해, 노말 동작 모드에서 상기 에지 셀 블록들(BL1,BL10)과 넌에지 셀 블록들(BL2-BL9)에 대한 로우 액티베이션이 구별적으로 수행되고, 리프레쉬 동작 모드에서는 상기 에지 셀 블록들(BL1,BL10)과 넌에지 셀 블록들(BL2-BL9)에 대한 로우 액티베이션이 동일하게 수행된다. 예컨대, 노말 동작 모드에서 상기 에지 셀 블록들(BL1,BL10)과 넌에지 셀 블록들(BL2-BL9)에 대한 로우 액티베이션 시 활성화되는 워드라인들의 개수는 3개, 2개가 각기 될 수 있으나, 리프레쉬 동작 모드에서는 상기 에지 셀 블록들(BL1,BL10)과 넌에지 셀 블록들(BL2-BL9)에 대한 로우 액티베이션 시 활성화되는 워드라인들의 개수는 동일하게 2개로 설정될 수 있다.
도 2는 통상적인 오픈 비트라인 구조에서 비트라인 센스앰프와 비트라인들 간의 연결관계를 보여주는 연결 구성도이다. 도면을 참조하면, 가로 방향으로는 비트라인들(BL1-BL4)이 배치되고, 세로 방향으로는 서로 인접된 메모리 블록들의 워드라인들(WL0-WL3)이 배치된다. 메모리 셀(MC)은 비트라인들(BL1-BL4)과 워드라인들(WL0-WL3)의 교차점에 각기 연결된다.
제1 비트라인 센스앰프(BLSA1)는 제1 메모리 블록(BLK1)의 제1 비트라 인(BL1)에 비트라인 입력(BL1)이 연결되고, 제2 메모리 블록(BLK2)의 제2 비트라인(BL2)에 상보 비트라인 입력(BLB2)이 연결되어 있다. 또한, 제2 비트라인 센스앰프(BLSA2)는 제1 메모리 블록(BLK1)의 제3 비트라인(BL3)에 비트라인 입력(BL2)이 연결되고, 제2 메모리 블록(BLK2)의 제4 비트라인(BL4)에 상보 비트라인 입력(BLB2)이 연결되어 있다. 따라서, 상기 제1 비트라인 센스앰프(BLSA1)의 경우에, 제1 메모리 블록(BLK1)의 제1 비트라인(BL1)에 연결된 메모리 셀의 데이터를 센싱하는 경우에 상기 제2 메모리 블록(BLK2)의 제2 비트라인(BL2)이 기준(ref) 비트라인이 된다.
결국, 도 2의 오픈 비트라인 구조에서는 센스앰프의 두 입력이 서로 인접된 메모리 블록들(BLK1,BLK2)의 비트라인으로부터 각기 얻어짐을 알 수 있다.
도 2의 오픈 비트라인 구조에서 비트라인 센스앰프와 메모리 셀들간의 연결관계는 도 10을 참조할 경우에 보다 명확하게 이해될 것이다
도 10은 본 발명에 적용되는 오픈 비트라인 구조에서 메모리 셀들에 연결되는 워드라인들 및 비트라인들을 보여주는 도면이다. 하나의 메모리 뱅크(50)내에서 센스앰프들(SA1,SA2,SA3)이 대표적으로 도시되어 있다. 도면을 중심으로 상기 센스앰프들(SA1,SA2,SA3)의 좌측에 보여지는 비트라인들(BL1-BL3)과 워드라인들(WL0-WL2)에 연결된 메모리 셀(MC)들과, 상기 센스앰프들(SA1,SA2,SA3)의 우측에 보여지는 비트라인들(BL1B-BL3B)과 워드라인들(WL10-WL12)에 연결된 메모리 셀(MC)들은 도 1에서 보여지는 에지 셀 블록(BL1)에 속한 셈이 된다. 한편, 구간 E1에 인접한 구간 E2에 속한 메모리 셀들은 도 1에서 보여지는 넌에지 셀 블록(BL2)에 속한 셈 이 된다.
도 10에서와 같이 오픈 비트라인 구조를 가지는 DRAM의 경우에, 폴디드(folded)비트라인 타입의 DRAM과는 달리, 노말 동작에서 한꺼번에 활성화되는 워드라인들의 개수는 메모리 셀 어레이 내에서 메모리 셀이 존재하고 있는 위치에 따라 다르게 된다. 이는 도 6을 참조시 보다 명확하게 이해될 것이다.
도 6은 오픈 비트라인 구조에서 노말 동작모드 시 메모리 블록의 존재 위치에 따라 활성화되는 워드라인들의 개수가 서로 다르게 되는 통상적인 경우를 보여주는 도면이다. 메모리 뱅크(50)내에서, 억세스 하고자 하는 메모리 셀이 넌에지 메모리 블록에 속한 경우에는 참조부호 6A로서 나타낸 바와 같이 2개의 워드라인들(WLa,WLa)이 한꺼번에 활성화된다. 한편, 억세스 하고자 하는 메모리 셀이 에지 메모리 블록에 속한 경우에는 참조부호 6B로서 나타낸 바와 같이 3개의 워드라인들(WLb,WLb,WLb)이 한꺼번에 활성화된다.
만약, 상기한 경우와는 달리, 억세스 하고자 하는 메모리 셀이 넌에지 메모리 블록에 속한 경우에 1개의 워드라인이 활성화된 경우라면, 에지 셀 블록에 속한 경우에는 2개의 워드라인들이 한꺼번에 활성화될 수도 있다.
이제는 리프레쉬 동작 모드 시에 활성화되는 워드라인들의 개수가 컨벤셔날 기술에서의 경우와 본 발명의 실시 예에서의 경우로 비교적으로 설명될 것이다.
컨벤셔날 기술의 경우에, 리프레쉬 동작 모드 시, 활성화되는 워드라인들의 개수는 메모리 뱅크(50)내에서, 억세스 하고자 하는 메모리 셀이 넌에지 메모리 블록에 속해 있는 지 아닌 지의 유무에 따라 달라져 왔다. 예를 들어, 도 6에서 설 명된 바와 마찬가지로, 억세스 하고자 하는 메모리 셀이 넌에지 메모리 블록에 속한 경우에는 도 6의 참조부호 6A로서 나타낸 바와 같이 2개의 워드라인들(WLa,WLa)이 한꺼번에 활성화되는데 비해, 억세스 하고자 하는 메모리 셀이 에지 메모리 블록에 속한 경우에는 도 6의 참조부호 6B로서 나타낸 바와 같이 3개의 워드라인들(WLb,WLb,WLb)이 한꺼번에 활성화되어 왔다. 만약, 도 6의 경우와는 달리, 오픈 비트라인 구조에서 억세스 하고자 하는 메모리 셀이 넌에지 메모리 블록에 속한 경우에 1개의 워드라인이 활성화된 경우라면, 에지 셀 블록에 속한 경우에는 2개의 워드라인들이 한꺼번에 활성화되어 왔다.
본 발명의 실시 예에서는 오픈 비트라인 구조의 동작 특성에 기인하여 노말 동작 모드에서 상기 에지 셀 블록과 넌에지 셀 블록에 대한 로우 액티베이션이 구별적으로 수행되는 경우라 하더라도, 리프레쉬 동작 모드에서는 상기 에지 셀 블록과 넌에지 셀 블록에 대한 로우 액티베이션이 동일하게 수행되도록 한다. 이에 대한 이해가 보다 명확해 지도록 하기 위해, 도 7 및 도 8을 함께 참조한다.
도 7은 도 4에 따라 노말 동작모드에서 리프레쉬 동작모드로의 변환시 센터 메모리 블록에 대한 워드라인 액티베이션 관계를 보여주는 도면이고,
도 8은 도 4에 따라 노말 동작모드에서 리프레쉬 동작모드로의 변환시 에지 메모리 블록에 대한 워드라인 액티베이션 관계를 보여주는 도면이다.
먼저, 도 7을 참조하면, 메모리 뱅크(50)내에서, 억세스 하고자 하는 메모리 셀이 넌에지 셀 블록인 센터 메모리 블록에 속한 경우라면, 노말 동작모드에서나 리프레쉬 동작모드에서 동일하게 2개의 워드라인들(WLa,WLa)이 한꺼번에 활성화된 다. 도 7에서 화살부호 A1은 노말 동작모드에서 리프레쉬 동작모드로의 모드 천이를 의미한다. 따라서, 넌에지 셀 블록에 속한 메모리 셀을 억세스 하여 리드 또는 라이트 동작을 할 경우에 2개의 워드라인들(WLa,WLa)이 한꺼번에 활성화된 경우라면, 리프레쉬 동작 모드인 경우에도 마찬가지로 2개의 워드라인들(WLa,WLa)이 한꺼번에 활성화된다.
도 8을 참조하면, 메모리 뱅크(50)내에서, 억세스 하고자 하는 메모리 셀이 에지 셀 블록에 속한 경우라면, 노말 동작모드에서는 3개의 워드라인들(WLb,WLb,WLb)이 한꺼번에 활성화되나, 리프레쉬 동작모드에서는 2개의 워드라인들(WLb-1,WLb-2)이 1차적으로 활성화된 후, 뒤이어 2개의 워드라인들(WLb-2,WLb-3, 또는 1개의 워드라인(WLb-3)이 2차적으로 활성화된다. 결국, 2개의 워드라인들이 각기 2회에 걸쳐 활성화되는 셈이다. 도 8에서 화살부호 A11에서 보여지는 워드라인(WLb-2)은 활성화되거나 비활성화되어도 무방하기 때문에 파선으로 표시되었다.
도 10으로 돌아가면, 구간 E2 내에서 화살 부호 N1,N2는 도 7에서 2개의 워드라인들(WLa,WLa)에 대응되는 워드라인들의 활성화를 가리킨다. 리프레쉬 동작 모드에서 넌에지 블록에 속한 메모리 셀들을 리프레쉬 대상으로 하는 경우에, 상기 화살 부호 N1,N2에서 보여지는 바와 같이 2개의 워드라인들(WL101,WL301)이 동시에 액티베이팅되는 것이다. 한편, 구간 E1,E2 내에서 화살부호 t1,t2,t3는 도 8에서의 워드라인들(WLb-1,WLb-2,WLb-3)에 대응되는 워드라인들의 활성화를 각기 가리킨다. 리프레쉬 동작 모드에서 에지 블록에 속한 메모리 셀들을 리프레쉬 대상으로 하는 경우에, 상기 화살부호 t1,t2,t3에서 보여지는 바와 같이 3개의 워드라인 들(WL0,WL100,WL300)이 2회에 걸쳐 액티베이팅된다. 즉, 1차적으로 2개의 워드라인들(WL0,WL100)이 일단 활성화되어 리프레쉬 동작이 이루어진 다음, 2차적으로 2개 또는 1개의 워드라인(WL300)이 활성화되어 리프레쉬 동작이 또 다시 이루어진다. 상기 화살부호 t1,t2,t3에서 보여지는 바와 같이 3개의 워드라인들은 2회에 걸쳐 리프레쉬되는 워드라인들이므로 리프레쉬 이니셜 부호들 R1,R2,R3로서 다시 표시되어 있음을 주목하라.
결국, 본 발명의 실시 예에서는 리프레쉬 동작에서 피크 전류가 감소되도록 하기 위해, 도 8의 경우에는 액티베이팅되는 워드라인들의 개수를 최대 2개 까지로 한정함을 알 수 있다. 프리디코딩 어드레스가 DRA0에서부터 DRA13까지로 되어 있는 반도체 메모리 장치의 경우에, 도 8의 화살 부호 A10,A11와 같이 2회에 걸쳐 리프레쉬를 수행하면, 리프레쉬 횟수는 1/32만큼 증가되어, 리프레쉬 사이클 타임은 약간 증가되나, 피크 전류가 효과적으로 감소되는 효과가 있다. 1회 리프레쉬 사이클 타임이 64ms라고 할 경우에, 1/32만큼 리프레쉬 횟수가 증가되면 64ms x 33/32 = 66ms가 된다. 그러나, 도 7 및 도 8의 경우와 같이 리프레쉬 동작 시에 워드라인은 항상 2개가 인에이블 되므로, 리프레쉬 동작에서의 피크 전류가 대폭적으로 줄어들고, 고전압(VPP) 용량의 최적화 설계가 보다 용이해진다.
도 9는 도 8의 모디파이 실시 예를 보여주는 도면으로서, 도 8과는 반대로 1개 또는 2개의 워드라인들을 일단 활성화시킨 다음, 2차적으로 2개의 워드라인들을 활성화시키는 스키마를 나타낸 것이다. 이 경우에도 피크 전류의 감소는 동일하게 구현됨을 두말 해서 무엇하랴.
이하에서는 도 7 내지 도 9에서 설명된 바와 같이, 노말 동작 모드에서 상기 에지 셀 블록과 넌에지 셀 블록에 대한 로우 액티베이션이 구별적으로 수행되는 경우에, 어떻게 리프레쉬 동작 모드에서는 상기 에지 셀 블록과 넌에지 셀 블록에 대한 로우 액티베이션이 동일하게 수행되는지, 무슨 이유로 에지 셀 블록에 대한 리프레쉬 동작 모드에서 리프레쉬 횟수가 증가되는지에 대한 설명이 도 3 내지 도 5를 참조로 설명될 것이다.
도 3은 본 발명에 이용되는 리프레쉬 카운트 펄스의 생성 타이밍도이고, 도 4는 본 발명의 실시 예에 따른 리프레쉬 카운팅부의 회로블록 구성도이다. 또한, 도 5는 도 4에 따른 동작 타이밍도로서 도시된다.
먼저, 도 4를 참조하면, 펄스 발생부(150)와, 리프레쉬 카운팅부(200)와, 카운팅 증가 스위칭부(100)를 구비하는 리프레쉬 회로가 보여진다. 상기 리프레쉬 회로는 도 1에서 보여지는 리프레쉬 카운터(12)를 포함하는 확장된 개념의 회로블록이다.
도 4의 리프레쉬 회로는, 리프레쉬 동작이 필요한 단위 메모리 셀이 존재하고 있는 위치에 따라 에지 셀 블록 또는 넌에지 셀 블록에 속하는 지가 결정되며, 상기 단위 메모리 셀이 대응되는 워드라인과 비트라인에 인터섹션되어 메모리 뱅크 구조를 이루는 메모리 셀 어레이를 구비한 반도체 메모리 장치에 보다 유용하게 적용된다.
상기 펄스 발생부(150)는, 도 3에서 보여지는 리프레쉬 신호(PRFHB)와 반전된 로우어드레스 스트로브 신호(RASB) 및 반전된 컬럼 어드레스 스트로브 신 호(CASB)를 논리 조합하여 도 3에서 보여지는 바와 같은 리프레쉬 펄스(CNTP)를 생성한다.
상기 리프레쉬 카운팅부(200)는, 본 발명의 실시 예에서 바이너리 카운터들(201-213)로 구성되며, 상기 리프레쉬 펄스(CNTP)를 카운팅하여 리프레쉬용 어드레스를 생성한다. 상기 리프레쉬용 어드레스(C0-C12)는 도 1의 프리디코딩부(10)를 이루는 단위 프리디코더들(10a-10e)의 입력으로서 제공된다.
상기 카운팅 증가 스위칭부(100)는, 상기 리프레쉬 동작 모드에서 리프레쉬 대상 메모리 셀이 상기 에지 셀 블록에 속하는 지 아니면 넌에지 셀 블록에 속하는 지를 판별하여 에지 셀 블록에 속하는 경우에 상기 리프레쉬용 어드레스가 증가되도록 하는 기능을 수행한다.
이를 위해, 상기 카운팅 증가 스위칭부(100)는,
상기 리프레쉬 대상 메모리 셀이 상기 에지 셀 블록에 속하는 지 아니면 넌에지 셀 블록에 속하는 지를 판별하고 셀 블록 위치 판별신호를 출력하는 셀 블록 위치 판별부(106)와;
상기 셀 블록 위치 판별신호의 활성화에 응답하여 상기 리프레쉬 펄스를 카운팅하는 카운터(102)와;
상기 셀 블록 위치 판별신호의 활성화 시에는 상기 카운터의 출력을 상기 리프레쉬 카운팅부의 입력으로서 제공하고 비활성화 시에는 상기 리프레쉬 펄스를 상기 리프레쉬 카운팅부의 입력으로서 제공하는 멀티플렉서(104)로 구현될 수 있다.
상기 셀 블록 위치 판별부(106)는, 본 발명의 실시 예에서, 상기 리프레쉬 카운팅부(200)의 일부 단위 카운터(209-213))의 출력단들(C8-C12)에 복수로 연결되며 상기 출력단들의 출력 신호들에 대한 오아(OR) 응답을 생성하여 상기 셀 블록 위치 판별신호로서 출력하는 오아 게이트로써 구현되어 있다.
도 5를 참조하여, 도 4의 카운팅 증가 스위칭부(100)의 동작 예를 설명하면, 다음과 같다.
도 4에서 오아 게이트(106)의 출력(ENB)이 로우이면, 리프레쉬 대상이 되는 메모리 셀 블록은 넌에지 셀 블록으로서 판정된 경우이다. 이 경우에 상기 카운터(102)는 디세이블되고 멀티플렉서(104)는 입력단(A)의 입력을 출력단(Q)의 출력으로 제공하므로, 단위 카운터(201)는 상기 리프레쉬 펄스(CNTP)를 카운팅한다. 이 경우에, 도 5의 상태 천이부호 S10과 같이, 단위 카운터(201)의 출력(C0)은 주기 TA와 같은 펄스로 나타난다. 여기서, 상기 카운터(102)의 출력(C13)은 하이상태를 그대로 유지하도록 설정된다.
한편, 리프레쉬 대상이 되는 메모리 셀 블록이 에지 셀 블록으로 변화되면, 상기 오아 게이트(106)의 출력(ENB)이 하이가 된다. 이 때 상기 카운터(102)는 인에이블되고 멀티플렉서(104)는 입력단(B)의 입력을 출력단(Q)의 출력으로서 제공하게 됨으로, 단위 카운터(201)는 상기 카운터(102)의 카운팅 출력을 카운팅하게 된다. 이 경우에, 도 5의 상태 천이부호 S1,S2,S3와 같이, 일련의 동작이 일어나게 되어, 단위 카운터(201)의 출력(C0)은 반주기 TB와 같은 펄스로서 나타난다. 여기서, 상기 반주기 TB 는 상기 주기 TA의 타임 구간과 동일하게 됨을 알 수 있다. 이는 상기 단위 카운터(201)가 상기 리프레쉬 펄스(CNTP)를 카운팅 하지 않고, 상기 리프레쉬 펄스의 주기보다 2배 증가된 주기를 갖는 상기 카운터(102)의 출력 펄스를 카운팅하기 때문이다.
이와 같이, 에지 셀 블록을 리프레쉬 할 경우에, DRA13을 돈케어(don't care)함이 없이 2회에 나누어 각기 2개씩의 워드라인들이 활성화되도록 하는 기능이 상기 리프레쉬 회로에 의해 구현된다.
결국, 에지 셀 블록에 대한 리프레쉬 횟수를 증가시킴에 의해 리프레쉬 사이클 타임은 약간 늘어나지만, 피크 전류가 효과적으로 감소되는 것이다. 예를 들어, 1회 리프레쉬 사이클 타임이 64ms라고 할 경우에, 1/32만큼 리프레쉬 횟수가 증가되면 64ms x 33/32 = 66ms가 되어, 2ms 만큼의 리프레쉬 사이클 타임 증가가 있을 뿐이다. 그러나, 리프레쉬 동작 시에 워드라인은 항상 2개가 인에이블 되므로, 리프레쉬 동작에서의 피크 전류가 대폭적으로 줄어들며, 고전압(VPP)발생 회로의 사이즈가 효과적으로 줄어든다.
따라서, 리프레쉬 동작이 필요한 단위 메모리 셀이 존재하고 있는 위치에 따라 에지 셀 블록 또는 넌에지 셀 블록에 속하는 지가 결정되며, 상기 단위 메모리 셀이 대응되는 워드라인과 비트라인에 인터섹션되어 메모리 뱅크 구조를 이루는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서의 리프레쉬 동작 시 워드라인 액티베이팅 방법은 다음과 같은 단계들을 가진다.
즉, 리프레쉬 대상 메모리 셀이 상기 에지 셀 블록에 속하는 지 아니면 넌에지 셀 블록에 속하는 지를 판별하는 단계가 필요하고, 상기 에지 셀 블록에 상기 리프레쉬 대상 메모리 셀이 속한 경우에 리프레쉬 동작을 분할적으로 수행함에 의 해 액티베이팅 되는 워드라인들의 개수가 상기 넌에지 셀 블록에 대한 리프레쉬 동작 시 액티베이팅 되는 워드라인들의 개수와 동일하게 되도록 하는 단계가 필요하다.
상기한 단계들의 수행은 도 4에서 보여지는 리프레쉬 회로를 통해 이루어짐은 이미 설명되었다.
그러므로, 메인 보오드와, 상기 메인 보오드에 탑재된 중앙처리장치를 구비한 데이터 처리 시스템내에, 도 4와 같은 리프레쉬 회로를 갖는, 노말 액티베이션 시에는 인가되는 로우 어드레스에 따라 인에이블되는 워드라인들의 개수가 다르지만, 리프레쉬 동작 시에는 항상 동일한 개수의 워드라인들이 인에이블 되는 휘발성 반도체 메모리 장치를 채용할 경우에, 데이터 처리 시스템의 동작 신뢰성이 높아지고 전원절약이 수행될 수 있는 장점이 있다.
본 발명의 실시 예에서는 2개의 뱅크들이 메모리 셀 어레이 내에 있는 것으로 설명되었으나, 4개 또는 8개의 뱅크들이 메모리 셀 어레이 내에 배치될 수 있며, 8비트 프리페치(prefetch)방식을 갖는 DDR3에 적용되는 경우에 상기 메모리 셀 어레이의 용량은 2기가비트(2Gbit)용량으로 설계될 수 있다. 한편, DDR2인 경우에 상기 메모리 셀 어레이는 4개의 뱅크로 이루어질 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따르면, 리프레쉬 동작 시에는 노말 동작 모드와는 달리 메모리 블록이 존재하는 위치에 관계없이 동일한 개수의 워드라인들이 활성화되기 때문에, 리프레쉬 동작에서 피크 전류가 감소된다.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명 하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 리프레쉬 동작 시 한꺼번에 액티베이팅되는 워드라인들의 개수를 가감할 수 있음은 물론이다. 또한, 에지 셀 블록과 넌에지 셀 블록에 대한 판정도 메모리 용량에 따라 변경될 수 있다.
또한, 본 발명의 실시 예에 적용되는 반도체 메모리 장치는 DDR2 타입, DDR3 타입의 메모리 어레이 구조를 가질 수 있으며, 상기 반도체 메모리 장치를 탑재한 데이터 처리 시스템은 퍼스널 컴퓨터, 노트북 컴퓨터, HHP나 PMP 등의 휴대용 전자기기 등이 될 수 있다
도 1은 본 발명이 적용되는 DRAM의 리프레쉬 동작에 관련된 부분의 구성을 보여주는 회로 블록도
도 2는 통상적인 오픈 비트라인 구조에서 비트라인 센스앰프와 비트라인들 간의 연결관계를 보여주는 연결 구성도
도 3은 본 발명에 이용되는 리프레쉬 카운트 펄스의 생성 타이밍도
도 4는 본 발명의 실시 예에 따른 리프레쉬 카운팅부의 회로블록 구성도
도 5는 도 4에 따른 동작 타이밍도
도 6은 오픈 비트라인 구조에서 노말 동작모드 시 메모리 블록의 존재 위치에 따라 활성화되는 워드라인들의 개수가 서로 다르게 되는 통상적인 경우를 보여주는 도면
도 7은 도 4에 따라 노말 동작모드에서 리프레쉬 동작모드로의 변환시 센터 블록에 대한 워드라인 액티베이션 관계를 보여주는 도면
도 8은 도 4에 따라 노말 동작모드에서 리프레쉬 동작모드로의 변환시 에지 블록에 대한 워드라인 액티베이션 관계를 보여주는 도면
도 9는 도 8의 모디파이 실시 예를 보여주는 도면
도 10은 본 발명에 적용되는 오픈 비트라인 구조에서 메모리 셀들에 연결되는 워드라인들 및 비트라인들을 보여주는 도면

Claims (16)

  1. 오픈 비트라인 구조를 갖는 반도체 메모리 장치에 있어서:
    대응되는 워드라인과 비트라인에 연결된 단위 메모리 셀이 메모리 뱅크 구조를 이루고 있는, 상기 단위 메모리 셀은 존재 위치에 따라 에지 셀 블록과 넌에지 셀 블록에 속해 있고, 메모리 셀 어레이와;
    상기 오픈 비트라인 구조의 동작 특성에 기인하여 노말 동작 모드에서 상기 에지 셀 블록과 넌에지 셀 블록에 대한 로우 액티베이션이 구별적으로 수행되는 경우에, 리프레쉬 동작 모드에서는 상기 에지 셀 블록과 넌에지 셀 블록에 대한 로우 액티베이션이 동일하게 수행되도록 하는 리프레쉬 수행부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 리프레쉬 동작 모드에서 상기 넌에지 셀 블록에 대한 로우 액티베이션은 분할 리프레쉬 동작을 위해 분할적으로 이루어짐을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 리프레쉬 동작 모드에서 상기 넌에지 셀 블록에 대한 로우 액티베이션을 위해 상기 리프레쉬 수행부는 상기 넌에지 셀 블록을 가리키는 로우 어드레스가 카운팅 되는 지를 체크하기 위한 리프레쉬 카운터 콘트롤부를 포함함을 특징으로 하는 반도체 메모리 장치.
  4. 리프레쉬 동작이 필요한 단위 메모리 셀이 존재하고 있는 위치에 따라 에지 셀 블록 또는 넌에지 셀 블록에 속하는 지가 결정되며, 상기 단위 메모리 셀이 대응되는 워드라인과 비트라인에 인터섹션되어 메모리 뱅크 구조를 이루는 메모리 셀 어레이와;
    리프레쉬 동작 모드에서 상기 에지 셀 블록과 넌에지 셀 블록에 대한 워드라인 액티베이션 시에 각기 활성화되는 워드라인들의 개수가 서로 동일하게 되도록 하는 리프레쉬 수행부를 구비함을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 노말 동작 모드에서 상기 에지 셀 블록과 넌에지 셀 블록에 대한 워드라인 액티베이션 시 각기 활성화되는 워드라인들의 개수가 서로 다름을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 메모리 셀 어레이에 연결된 비트라인은 센스앰프와의 연결구조에 따라 오픈 비트라인 구조를 가짐을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 리프레쉬 동작 모드에서 상기 넌에지 셀 블록에 대한 워드라인 들의 활성화를 위해 리프레쉬 카운터에 스위칭 가능한 추가의 리프레쉬 카운터를 구비함을 특징으로 하는 반도체 메모리 장치.
  8. 리프레쉬 동작이 필요한 단위 메모리 셀이 존재하고 있는 위치에 따라 에지 셀 블록 또는 넌에지 셀 블록에 속하는 지가 결정되며, 상기 단위 메모리 셀이 대응되는 워드라인과 비트라인에 인터섹션되어 메모리 뱅크 구조를 이루는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서의 리프레쉬 회로에 있어서:
    리프레쉬 펄스를 생성하는 펄스 발생부와;
    리프레쉬 동작 모드에서 상기 리프레쉬 펄스를 카운팅하여 리프레쉬용 어드레스를 생성하는 리프레쉬 카운팅부와;
    상기 리프레쉬 동작 모드에서 리프레쉬 대상 메모리 셀이 상기 에지 셀 블록에 속하는 지 아니면 넌에지 셀 블록에 속하는 지를 판별하여 에지 셀 블록에 속하는 경우에 상기 리프레쉬용 어드레스가 증가되도록 하는 카운팅 증가 스위칭부를 구비함을 특징으로 하는 리프레쉬 회로.
  9. 제8항에 있어서, 상기 카운팅 증가 스위칭부의 동작에 의해 리프레쉬 횟수의 증가에 따른 리프레쉬 사이클 타임은 증가되나, 활성화되는 워드라인들의 개수는, 피크 전류의 감소를 위해, 넌에지 셀 블록에 대한 리프레쉬 동작 시에 활성화되어지는 워드라인들의 개수와 동일하게 됨을 특징으로 하는 리프레쉬 회로.
  10. 제8항에 있어서, 상기 카운팅 증가 스위칭부는;
    상기 리프레쉬 대상 메모리 셀이 상기 에지 셀 블록에 속하는 지 아니면 넌에지 셀 블록에 속하는 지를 판별하고 셀 블록 위치 판별신호를 출력하는 셀 블록 위치 판별부와;
    상기 셀 블록 위치 판별신호의 활성화에 응답하여 상기 리프레쉬 펄스를 카운팅하는 카운터와;
    상기 셀 블록 위치 판별신호의 활성화 시에는 상기 카운터의 출력을 상기 리프레쉬 카운팅부의 입력으로서 제공하고 비활성화 시에는 상기 리프레쉬 펄스를 상기 리프레쉬 카운팅부의 입력으로서 제공하는 멀티플렉서를 구비함을 특징으로 하는 리프레쉬 회로.
  11. 제10항에 있어서, 상기 셀 블록 위치 판별부는, 상기 리프레쉬 카운팅부의 일부 단위 카운터의 출력단들에 복수로 연결되며 상기 출력단들의 출력 신호들에 대한 오아(OR) 응답을 생성하여 상기 셀 블록 위치 판별신호로서 출력하는 오아 응 답 게이팅부로 이루어짐을 특징으로 하는 리프레쉬 회로.
  12. 리프레쉬 동작이 필요한 단위 메모리 셀이 존재하고 있는 위치에 따라 에지 셀 블록 또는 넌에지 셀 블록에 속하는 지가 결정되며, 상기 단위 메모리 셀이 대응되는 워드라인과 비트라인에 인터섹션되어 메모리 뱅크 구조를 이루는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서의 리프레쉬 동작 시 워드라인 액티베이팅 방법에 있어서:
    리프레쉬 대상 메모리 셀이 상기 에지 셀 블록에 속하는 지 아니면 넌에지 셀 블록에 속하는 지를 판별하는 단계와;
    상기 에지 셀 블록에 상기 리프레쉬 대상 메모리 셀이 속한 경우에 리프레쉬 동작을 분할적으로 수행함에 의해 액티베이팅 되는 워드라인들의 개수가 상기 넌에지 셀 블록에 대한 리프레쉬 동작 시 액티베이팅 되는 워드라인들의 개수와 동일하게 되도록 함을 특징으로 하는 워드라인 액티베이팅 방법.
  13. 제12항에 있어서, 상기 반도체 메모리 장치의 노말 동작에서 상기 에지 셀 블록의 선택 시에 액티베이팅 되는 워드라인들의 개수는 상기 넌에지 셀 블록의 선택 시에 액티베이팅 되는 워드라인들의 개수보다 많음을 특징으로 하는 워드라인 액티베이팅 방법.
  14. 노말 액티베이션 시에 인가되는 로우 어드레스에 따라 인에이블되는 워드라인의 개수가 다른 오픈 비트라인 구조을 가지는 디램에서, 리프레쉬 시에는 항상 동일한 수의 워드라인이 액티베이션 되도록 하는 리프레쉬 회로를 가짐을 특징으로 하는 반도체 메모리 장치.
  15. 메인 보오드와;
    상기 메인 보오드에 탑재된 중앙처리장치와;
    상기 중앙처리장치에 전기적으로 연결되며, 노말 액티베이션 시에는 인가되는 로우 어드레스에 따라 인에이블되는 워드라인들의 개수가 다르지만, 리프레쉬 동작 시에는 항상 동일한 개수의 워드라인들이 인에이블 되는 휘발성 반도체 메모리 장치를 가짐을 특징으로 하는 데이터 처리 시스템.
  16. 메인 보오드와;
    상기 메인 보오드에 탑재된 디지털신호 처리 프로세서와;
    상기 디지털신호 처리 프로세서에 전기적으로 연결되며, 노말 액티베이션 시에는 인가되는 로우 어드레스에 따라 인에이블되는 워드라인들의 개수가 다르지만, 리프레쉬 동작 시에는 항상 동일한 개수의 워드라인들이 인에이블 되는 다이나믹 랜덤 억세스 메모리를 가짐을 특징으로 하는 휴대용 전자기기.
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