KR20070040242A - 반도체 메모리 장치 - Google Patents

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KR20070040242A KR1020050095701A KR20050095701A KR20070040242A KR 20070040242 A KR20070040242 A KR 20070040242A KR 1020050095701 A KR1020050095701 A KR 1020050095701A KR 20050095701 A KR20050095701 A KR 20050095701A KR 20070040242 A KR20070040242 A KR 20070040242A
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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 에지에 배치된 에지 비트 라인들과 워드 라인들 사이에 연결된 에지 메모리 셀들 그리고 더미 비트 라인들과 워드 라인들 사이에 연결된 에지 더미 셀들을 구비하는 에지 서브 어레이 블록과 비트 라인들과 상기 워드 라인들 사이에 연결된 메모리 셀들을 구비하는 서브 어레이 블록을 구비하는 메모리 셀 어레이와, 어드레스 신호를 입력으로 받아 제1, 제2 선택 신호를 발생하는 선택 신호 발생부와, 상기 제1 선택 신호에 응답하여 상기 에지 비트 라인들과 상기 비트 라인들 사이의 전압 차를 감지하여 증폭하고 상기 제2 선택 신호에 응답하여 상기 더미 비트 라인들과 상기 비트 라인들 사이의 전압 차를 감지하여 증폭하는 센스 증폭부를 구비한다. 따라서 제1 선택 신호에 응답하여 에지 비트 라인이, 제2 선택 신호에 응답하여 더미 비트라인이 선택적으로 동작하게 하여 에지 메모리 셀과 에지 더미 셀을 메모리 셀과 같이 리드, 라이트 할 수 있도록 하며, 테스트 모드에서 에지 메모리 셀과 에지 더미 셀을 메모리 셀과 동일한 환경에서 테스트 할 수 있도록 한다.

Description

반도체 메모리 장치{Semiconductor Memory Device}
도1 은 종래의 기술에 따른 더미를 이용하여 에지 서브 어레이 블록을 구성하는 메모리 셀 어레이 구조를 도시한 도면.
도2 는 종래의 기술에 따른 더미를 이용하지 않고 에지 서브 어레이 블록을 구성하는 메모리 셀 어레이 구조를 도시한 도면.
도3 은 본 발명의 기술에 따른 에지 더미 셀을 사용하는 메모리 셀 어레이 구조를 도시한 도면.
도4 는 본 발명의 기술에 따른 메모리 셀 어레이 구조에서 센스 앰프의 구조를 도시한 도면.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 에지 더미 셀(Edge dummy cell)을 활용하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 메모리 셀 어레이 구조에는 오픈 비트 라인(Open bit-line) 구조와 폴디드 비트 라인(Folded bit-line) 구조가 이용된다. 오픈 비트 라인 구조에서는 레이아웃(Layout)을 줄이기 위해 센스 앰프(Sense amp)와 연결된 비 트 라인(Bit line)과 인접한 센스 앰프에 연결된 비트 라인을 나란하게 배치하여 서브 어레이 블록(Sub array block)을 구성한다. 상기와 같은 오픈 비트 라인 구조의 메모리 셀 어레이는 양단에 위치한 서브 어레이 블록인 에지 서브 어레이 블록(Edge sub array block)에 하나의 비트 라인만으로 구성된 에지 비트 라인(Edge bit line)과 에지 비트 라인에 연결된 메모리 셀인 에지 메모리 셀(Edge memory cell)이 존재한다. 에지 메모리 셀은 다른 메모리 셀과 주변 구성이 달라 테스트 모드에서 신뢰성 있는 테스트가 불가능하여 일반적으로 사용하지 못한다.
도1 과 도2 는 종래의 기술에 따른 에지 서브 어레이 블록을 구성하는 구조를 도시한다.
도1 은 더미(Dummy)를 이용하여 에지 서브 어레이 블록(110)을 구성하는 구조를 도시한다. 도1 을 참조하면, 메모리 셀 어레이 일단의 에지 서브 어레이 블록(110)은 에지 비트 라인(112)들과 워드 라인(WL)들 사이에 연결된 에지 메모리 셀(111)들을 구성한다. 그리고 에지 비트 라인(112)에 열 방향으로 나란하게 교대로 배치되어 쌍을 이루는 더미 비트 라인(114)들과 워드 라인(WL)들 사이에 연결된 에지 더미 셀(113)들을 삽입하여 에지 서브 어레이 블록(110)을 구성한다. 서브 어레이 블록(120)은 양단의 센스 증폭부(130)의 센스 앰프(131)들에 연결된 비트 라인(122)들과 워드 라인(WL)들 사이에 연결된 메모리 셀(121)들로 구성한다. 추가로 전압 제어 장치(Voltage Controller)(101)를 구비하여 에지 버스(Edge bus)(102)를 통해 더미 비트 라인(114)들을 연결한다.
에지 더미 셀(113)은 데이터의 리드(Read), 라이트(Write)가 불가능하여 사 용하지 못하는 셀이다. 전압 제어 장치(101)는 에지 더미 셀(113)을 일반 동작 시에 제1 전원 전압(Vcc)의 반으로 고정 시켜 에지 메모리 셀(111)의 동작에 영향이 없도록 하며, 테스트 모드 시에는 인접한 셀의 상태에 따라 제1 전원 전압(Vcc) 또는 제2 전원 전압(Vss)을 인가하여 각각의 에지 메모리 셀(111)들에 브리지성 누설 전류가 있는지 확인할 수 있도록 한다. 하지만 테스트 모드에서 에지 더미 셀(113)들에 셀 스트레스를 인가하기 위해서는 셀 어레이 양단 더미 비트 라인(114)들이 서로 다른 전압 레벨로 조절 가능해야 하며, 에지 더미 셀(113)에 데이터를 라이트 할 수 없으므로 에지 메모리 셀(111)과 에지 더미 셀(113)은 메모리 셀(121)과 동일한 환경에서 테스트가 불가능하다.
도2 는 더미를 이용하지 않고 에지 서브 어레이 블록(210)을 구성하는 구조를 도시한다. 도2 를 참조하면, 에지 서브 어레이 블록(210)은 에지 비트 라인(212)들을 반으로 되접은 형태로 구성하여 워드 라인(WL)들과 연결된 사이에 에지 메모리 셀(211)들이 구성된다. 서브 어레이 블록(220)은 인접한 센스 앰프(231)들에 연결된 비트 라인(222)과 워드 라인(WL)들이 연결된 사이에 메모리 셀(221)들로 구성된다. 이 구조에서는 에지 메모리 셀(211)은 에지 서브 어레이 블록(210)에서 하나의 워드 라인(WL)이 선택이 되면 두 개의 에지 메모리 셀(211)이 선택되므로 사용할 수 없고, 리던던시 셀(Redundancy cell)로는 사용할 수 있다. 그리고 테스트 시에 에지 메모리 셀(211)들의 브리지성 누설 전류를 테스트하기 위해서는 에지 비트 라인(212)이 절반씩 다른 레벨로 조절 가능해야 하며, 추가 테스트 패턴이 필요하다는 문제점이 있다.
미국 특허 6,535,439에 의하면 오픈 비트 라인 구조에서 더미 센스 앰프와 더미 센스 앰프 양단의 더미 비트 라인과 에지 더미 셀로 에지 서브 어레이(Edge sub array)를 구성하고 전압 제어 장치를 구비하여, 에지 더미 셀이 더미 라인을 통하여 일반 동작 시는 제1 전원 전압의 반(Vcc/2)인 고정된 전압에 접속되고, 테스트 모드 시에 제1 전원 전압(Vcc)이나 제2 전원 전압(Vss)으로 가변되어 에지 메모리 셀의 테스트 환경을 제공한다.
한국 공개 특허 2000-061082에 의하면 리던던시 셀의 워드 라인 외각에 구비된 더미 워드 라인의 셀에 리던던시 셀과 반대의 데이터가 들어갈 수 있도록 비트 라인을 구성하여, 테스트 모드에서 가장자리 리던던시 셀이 메모리 셀과 동일한 환경이 되도록 한다.
일본 공개특허 2003-242773에 의하면 오픈 비트 라인 구조에서 에지 서브 어레이 블록에 메모리 셀 어레이를 폴디드 비트 라인 구조로 배치하여 에지 서브 어레이 블록의 메모리 셀을 사용할 수 있게 한다.
상기 종래의 기술에 따르면, 에지 서브 어레이 블록에 더미 비트 라인들과 에지 더미 셀들을 추가하여 에지 메모리 셀들을 사용할 수 있으나, 추가된 에지 더미 셀들은 리드, 라이트 할 수 없으므로 사용하지 못하고 전압 제어 장치 등의 추가 장치가 필요하다. 그리고 테스트 모드에서 에지 메모리 셀과 에지 더미 셀은 메모리 셀과 동일한 환경에서 테스트 할 수 없으므로 신뢰성에 문제가 있다. 더미를 이용하지 않고 에지 서브 어레이 블록 구성하는 경우에는 에지 메모리 셀들을 개별적으로 리드, 라이트 할 수 없으므로 사용하지 못하며 에지 어레이의 셀 테스트 시 에 종래의 테스트 패턴을 이용할 수 없으며 메모리 셀과 동일한 환경으로 테스트 할 수 없는 문제가 있다.
본 발명의 목적은 에지 더미 셀을 활용 할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 에지 메모리 셀과 에지 더미 셀을 메모리 셀과 동일한 환경으로 테스트할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기 목적 및 다른 목적을 달성하기 위해 본 발명의 반도체 메모리 장치는 에지에 배치된 에지 비트 라인들과 워드 라인들 사이에 연결된 에지 메모리 셀들 그리고 더미 비트 라인들과 워드 라인들 사이에 연결된 에지 더미 셀들을 구비하는 에지 서브 어레이 블록과 비트 라인들과 상기 워드 라인들 사이에 연결된 메모리 셀들을 구비하는 서브 어레이 블록을 구비하는 메모리 셀 어레이와, 어드레스 신호를 입력으로 받아 제1, 제2 선택 신호를 발생하는 선택 신호 발생부와, 상기 제1 선택 신호에 응답하여 상기 에지 비트 라인들과 상기 비트 라인들 사이의 전압 차를 감지하여 증폭하고, 상기 제2 선택 신호에 응답하여 상기 더미 비트 라인들과 상기 비트 라인들 사이의 전압 차를 감지하여 증폭하는 센스 증폭부를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 에지 더미 셀을 활용하는 반도체 메모리 장치를 설명한다.
도3 은 본 발명의 기술에 따른 에지 더미 셀을 사용하는 메모리 셀 어레이 구조를 도시한 도면이다.
도3 에 도시된 바와 같이, 본 발명의 반도체 메모리 장치는 에지 서브 어레이 블록(310)에서 워드 라인(WL)들과 에지 비트 라인(312)들이 연결된 사이에 에지 메모리 셀(311)들을 구성한다. 그리고 에지 비트 라인(312)과 열 방향으로 나란하게 교대로 배치되어 쌍을 이루는 더미 비트 라인(314)들과 워드 라인(WL)들이 연결된 사이에 에지 더미 셀(313)로 구성한다.
에지 서브 어레이 블록(310)에 인접한 서브 어레이 블록(320)은 워드 라인(WL)들과 비트 라인(322)들이 연결된 사이에 메모리 셀(321)들로 구성한다.
에지 서브 어레이 블록(310)과 인접한 서브 어레이 블록(320) 사이에 위치하는 센스 증폭부(330)는 센스 앰프(331)와 3개의 MOS 스위치(SW1, SW2, SW3)를 구비한다. 센스 앰프(331)의 일단에 MOS 스위치(SW1)를 통하여 에지 비트 라인(312)과 연결하고, MOS 스위치(SW2)를 통하여 더미 비트 라인(314)과 연결하고, 타단에 MOS 스위치(SW3)를 통하여 에지 비트 라인에 대응하는 인접 서브 어레이 블록(320)의 비트 라인(322)과 연결한다.
선택 신호 발생부(303)는 외부에서 인가되는 어드레스 신호(address_sig)와 리드, 라이트 동작 명령 신호인 액티브 신호(active_sig)와 프리차지(Precharge) 동작 명령 신호인 프리차지 신호(precharge_sig)를 입력으로 받는다. 액티브 신호(active_sig) 인가 시 입력된 어드레스 신호(address_sig)를 분석하여 에지 메모리 셀(311)에 대한 어드레스이면 선택 신호(con_sig1)를 발생하여 MOS 스위치(SW1)의 게이트 단자에 인가하고, 에지 더미 셀(313)에 대한 어드레스이면 선택 신호(con_sig2)를 발생하여 MOS 스위치(SW2)의 게이트 단자에 인가하여 MOS 스위치(SW1)와 MOS 스위치(SW2)가 선택적으로 동작하도록 한다. 또한 신호(sig)를 발생하여 MOS 스위치(SW3)의 게이트 단자에 인가하여 MOS 스위치(SW3)가 MOS 스위치(SW1)나 MOS 스위치(SW2)에 대응하여 동작 하도록 한다. 그리고 프리차지 동작 시에는 프리차지 신호(precharge_sig)가 인가되어 선택 신호(con_sig1, con_sig2)를 각각 MOS 스위치(SW1, SW2)의 게이트 단자에 동시에 인가하고 신호(sig)를 MOS 스위치(SW3)의 게이트 단자에 인가하여 MOS 스위치(SW1, SW2, SW3)를 같이 동작하도록 한다.
도3 을 참조로 하여 에지 더미 셀을 활용하는 반도체 메모리 장치를 설명하면, 외부에서 입력되는 어드레스 신호(address_sig)는 로우 어드레스(Row address)와 컬럼 어드레스(Column address)로 구분되며 로우 어드레스는 로우 어드레스 디코더(Row address decoder)에서 분석하여 해당 로우 어드레스에 대한 워드 라인(WL)을 활성화한다.
센스 앰프의 일단으로 비트 라인 쌍이 연결된 폴디드 비트 라인 구조에서 메모리 셀의 데이터를 센스 앰프에서 감지하여 증폭하기 위해서 하나의 워드 라인이 선택되는 것과는 달리 오픈 비트 라인 구조에서는 센스 앰프 양단으로 비트 라인 쌍이 연결되어 있으므로 메모리 셀의 데이터를 센스 앰프에서 감지하여 증폭하기 위해서는 센스 앰프 양단의 각각 인접한 서브 어레이 블록에서 하나씩의 워드 라인이 선택되어 활성화 된다.
입력된 어드레스 신호(address_sig)에서 컬럼 어드레스를 컬럼 어드레스 디코더(Column address decoder)에서 분석하여 에지 서브 어레이 블록(310)에 대한 어드레스가 아니면 해당 어드레스에 대한 센스 앰프를 활성화하여 활성화 된 센스 앰프 양단의 비트 라인 쌍과 활성화 된 2개의 워드 라인(WL)이 교차하는 위치의 메모리 셀의 데이터를 센스 앰프로 전송하여 감지, 증폭한다.
입력된 어드레스 신호(address_sig)가 에지 서브 어레이 블록(310)에 대한 어드레스이면 로우 어드레스는 로우 어드레스 디코더에서 분석하여 에지 서브 어레이 블록(310)에 대한 워드 라인(WL)과 에지 서브 어레이 블록(310)에 인접한 서브 어레이 블록(320)의 워드 라인(WL)을 각각 하나씩 활성화 한다. 컬럼 어드레스는 컬럼 어드레스 디코더에서 분석하여 에지 서브 어레이 블록(310)에 인접한 센스 증폭부(330)의 센스 앰프(331)를 활성화 한다.
선택 신호 발생부(303)는 액티브 신호(active_sig) 인가 시 입력된 어드레스 신호(address_sig)에서 컬럼 어드레스를 분석하여 에지 메모리 셀(311)에 대한 어드레스라면 선택 신호(con_sig1)와 신호(sig)를 발생한다. 발생된 선택 신호(con_sig1)는 MOS 스위치(SW1)의 게이트에 인가되어 MOS 스위치(SW1)가 온 되고, MOS 스위치(SW2)가 오프가 된다. 그러므로 센스 증폭부(330)의 센스 앰프(331)의 일단에 에지 비트 라인(312)이 연결되고 더미 비트 라인(314)은 연결 되지 않는다. 따라서 센스 앰프(331)에는 에지 비트 라인(312)에 연결된 에지 메모리 셀(311)의 데이터가 전송된다. 센스 앰프(331)의 타단에 연결되어 신호(sig)를 게이트로 인가 받는 MOS 스위치(SW3)는 에지 서브 어레이 블록(310)에 인접한 서브 어레이 블록 (320)의 비트 라인(322)을 센스 앰프(331)와 연결하여 메모리 셀(321)의 데이터가 센스 앰프(331)로 전송된다. 그러므로 센스 앰프(331)는 워드 라인(WL)과 에지 라인(312)이 교차하는 위치의 에지 메모리 셀(311)과 워드 라인(WL)과 비트 라인(322)이 교차하는 위치의 메모리 셀(321)의 데이터를 감지, 증폭하여 에지 메모리 셀(311)을 사용하도록 한다.
마찬가지로 선택 신호 발생부(303)에서 액티브 신호(active_sig) 인가 시 컬럼 어드레스를 분석하여 에지 더미 셀(313)에 대한 어드레스라면 선택 신호(con_sig2)와 신호(sig)를 발생한다. 발생된 선택 신호(con_sig2)는 MOS 스위치(SW2)의 게이트에 인가되어 MOS 스위치(SW2)가 온 되고, MOS 스위치(SW1)가 오프가 된다. 그러므로 센스 증폭부(330)의 센스 앰프(331)의 일단에 더미 비트 라인(314)이 연결되고 에지 비트 라인(312)은 연결 되지 않는다. 따라서 센스 앰프(331)에는 더미 비트 라인(314)에 연결된 에지 더미 셀(313)의 데이터가 전송된다. 센스 앰프(331)의 타단에 연결되어 신호(sig)를 게이트로 인가 받는 MOS 스위치(SW3)는 에지 서브 어레이 블록(310)에 인접한 서브 어레이 블록(320)의 비트 라인(322)을 센스 앰프와 연결하여 메모리 셀(321)의 데이터가 센스 앰프(331)로 전송된다. 그러므로 센스 앰프(331)는 워드 라인(WL)과 더미 비트 라인(314)이 교차하는 위치의 에지 더미 셀(313)과 워드 라인(WL)과 비트 라인(322)이 교차하는 위치의 메모리 셀(321)의 데이터를 감지, 증폭하여 에지 더미 셀(313)을 사용하도록 한다.
선택 신호 발생부(303)는 또한 에지 비트 라인(312)이나 더미 비트 라인(314)에 대한 프리차지 동작 시 프리차지 신호(precharge_sig)가 인가되어 선택 신 호(con_sig1, con_sig2)와 신호(sig)를 모두 발생하여 MOS 스위치(SW1, SW2, SW3)를 모두 동작시켜, 에지 비트 라인(312)과 에지 더미 라인(314)과 비트 라인(322)이 동일한 전압으로 프리차지 되도록 한다.
선택 신호 발생부(303)에서 발생한 신호(sig)를 게이트로 인가 받는 MOS 스위치(SW3)는 MOS 위치(SW1, SW2)로 인해 센스 앰프(331)의 양단간에 발생하는 불균형을 조절하기 위한 것으로 MOS 스위치(SW1, SW2)로 인해 발생하는 데이터의 변동이 작다면 생략할 수 있다.
도4 는 본 발명의 기술에 따른 메모리 셀 어레이 구조에서 센스 앰프의 구조를 도시한 도면이다.
센스 앰프 비트 라인(SBL1)은 센스 앰프(431)의 일단으로 도3 의 MOS 스위치(SW1, SW2)와 공통으로 연결되어 두 MOS 스위치를 통해 신호를 전달한다.
센스 앰프 비트 라인(SBL2)은 센스 앰프(431)의 일단으로 도3 의 MOS 스위치(SW3)와 연결되어 신호를 전달한다.
PMOS 센스 증폭기(431-3)는 센스 앰프(431)가 리드, 라이트의 액티브(Active) 동작 시 인가되는 센스 앰프(431) 활성화 신호인 제1 센스 앰프 제어 신호(SAC1)를 공통 소스 단자로 인가 받고, 센스 앰프 비트 라인(SBL1, SBL2)을 통해 전송되는 신호를 게이트로 인가 받는 2개의 P-MOS 트랜지스터(P1, P2)로 구성되어, 센스 앰프 비트 라인(SBL1, SBL2)중에서 "로우"레벨 신호의 센스 앰프 비트 라인을 감지하여 "하이"레벨 신호의 센스 앰프 비트 라인을 제1 전원 전압(Vcc)으로 증폭함과 동시에 메모리 셀의 데이터를 재충전(Restore) 한다.
NMOS 센스 증폭기(431-1)는 센스 앰프(431)가 리드, 라이트의 액티브 동작 시 인가되는 센스 앰프(431) 활성화 신호인 제2 센스 앰프 제어 신호(SAC2)를 공통 소스 단자로 인가 받고, 센스 앰프 비트 라인(SBL1, SBL2)을 통해 전송되는 신호를 게이트로 인가 받는 2개의 N-MOS 트랜지스터(N1, N2)로 구성되어, 센스 앰프 비트 라인(SBL1, SBL2)중에서 "하이"레벨 신호의 센스 앰프 비트 라인을 감지하여 "로우"레벨 신호의 센스 앰프 비트 라인을 제2 전원 전압(Vss)으로 증폭한다.
입출력 게이트부(431-2)는 외부에서 인가되는 어드레스 신호에서 컬럼 어드레스를 컬럼 어드레스 디코더에서 분석하여 발생된 컬럼 선택 신호(CSL)를 게이트 단자로 인가 받고, 한 쌍의 입출력 라인(IOL1, IOL2)에 연결된 2개의 N-MOS 트랜지스터(N3, N4)로 구성되어, PMOS 센스 증폭기(431-3)와 NMOS 센스 증폭기(431-1)에서 증폭한 신호를 외부로 입출력한다. 따라서 컬럼 선택 신호는 특정 센스 앰프를 선택하는 동작을 수행한다.
프리차지부(431-4)는 센스 앰프(431)가 액티브 동작 후 다음 액티브 동작을 위한 프리차지 동작 시 인가되는 비트 라인 프리차지 신호(BLP)를 공통 게이트 단자로 인가 받는 3개의 N-MOS 트랜지스터(N5, N6, N7)로 구성되어, 센스 앰프 비트 라인(SBL1, SBL2)을 통해 연결되는 도3의 에지 비트 라인과 더미 비트 라인과 비트 라인을 N-MOS 트랜지스터(N6, N7)의 공통 소스 단자로 인가되는 프리차지 전압(Vpre)로 프리차지하기 위한 프리차지부(431-4)로 구성되어 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 에지 더미 셀 활용 방법은 에지 더미 셀을 리드, 라이트가 가능하게 하여 메모리 셀과 같이 사용한다. 따라서 양단의 에지 서브 어레이 블록에서 각 1/2 블록의 셀을 더 사용할 수 있으므로 전체적으로는 1블록의 면적을 줄일 수 있다. 또한 에지 더미 셀에 데이터를 리드, 라이트 가능하므로 메모리 셀에 적용하는 테스트 패턴을 에지 서브 어레이 블록에 동일하게 적용할 수 있어, 메모리 셀과 동일한 환경에서 테스트 가능하고 테스트 시간을 단축 시켜준다. 그리고 테스트 모드에서 에지 서브 어레이 블록의 에지 메모리 셀과 에지 더미 셀에 셀 스트레스를 인가하기 위한 전압 제어 장치가 불필요하여 반도체 메모리 장치의 레이아웃을 감소시켜준다.

Claims (8)

  1. 에지에 배치된 에지 비트 라인들과 워드 라인들 사이에 연결된 에지 메모리 셀들과 더미 비트 라인들 그리고 워드 라인들 사이에 연결된 에지 더미 셀들을 구비하는 에지 서브 어레이 블록과, 비트 라인들과 상기 워드 라인들 사이에 연결된 메모리 셀들을 구비하는 서브 어레이 블록을 구비하는 메모리 셀 어레이;
    어드레스 신호를 입력으로 받아 제1, 제2 선택 신호를 발생하는 선택 신호 발생부;
    상기 제1 선택 신호에 응답하여 상기 에지 비트 라인들과 상기 비트 라인들 사이의 전압 차를 감지하여 증폭하고, 상기 제2 선택 신호에 응답하여 상기 더미 비트 라인들과 상기 비트 라인들 사이의 전압 차를 감지하여 증폭하는 센스 증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 선택 신호 발생부는 상기 어드레스 신호를 분석하여 상기 에지 메모리 셀에 대한 어드레스 신호이면 상기 제1 선택 신호를 발생하고, 상기 에지 더미 셀에 대한 어드레스 신호이면 상기 제2 선택 신호를 발생하고, 프리차지 시에는 제1 , 제2 선택 신호 모두 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 센스 증폭부는
    상기 제1 선택 신호에 응답하여 상기 에지 비트 라인과 상기 센스 증폭부 사이에 신호를 전송하는 제1 스위치;
    상기 제2 선택 신호에 응답하여 상기 더미 비트 라인과 상기 센스 증폭부 사이에 신호를 전송하는 제2 스위치;
    상기 제1 선택 신호 또는 제2 선택 신호에 응답하여 상기 비트 라인과 상기 센스 증폭부 사이에 신호를 전송하는 제3 스위치;
    상기 제1 스위치 또는 상기 제2 스위치로부터 전송되는 신호와 상기 제3 스위치로부터 전송되는 신호 사이의 전압 차를 감지하여 증폭하는 센스 앰프를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 제1, 제2, 제3 스위치는 MOS 스위치임을 특징으로 하는 반도체 메모리 장치.
  5. 제3 항에 있어서, 상기 센스 앰프는
    상기 제1, 제2 스위치와 공통으로 연결되어 두 스위치에서 선택된 스위치를 통해 신호를 전달하는 제1 센스 앰프 비트 라인;
    제3 스위치와 연결되어 신호를 전달하는 제2 센스 앰프 비트 라인;
    상기 제1, 제2 센스 앰프 비트 라인으로부터 전송되는 신호 중 "로우" 레벨의 신호를 감지하고 제1 센스 앰프 제어 신호에 응답하여 "하이" 레벨의 신호를 제1 전원 전압으로 증폭하기 위한 PMOS 센스 증폭기;
    상기 제1, 제2 센스 앰프 비트 라인으로부터 전송되는 신호 중 "하이" 레벨의 신호를 감지하고 제2 센스 앰프 제어 신호에 응답하여 "로우" 레벨의 신호를 제2 전원 전압으로 증폭하기 위한 NMOS 센스 증폭기;
    컬럼 선택 신호에 응답하여 상기 PMOS 센스 증폭기와 NMOS 센스 증폭기에서 감지 증폭된 신호를 입출력 라인으로 입출력하는 2개의 N-MOS 트랜지스터로 구성된 입출력 게이트부;
    비트 라인 프리차지 신호에 응답하여 기 제1, 제2 센스 앰프 비트 라인을 통해 상기 에지 비트 라인이나 상기 더미 비트 라인과 상기 비트 라인을 프리 차지 전압으로 프리차지하기 위한 3개의 N-MOS 트랜지스터로 구성되는 프리차지부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제6 항에 있어서, 상기 제1, 제2 센스 앰프 제어 신호는
    액티브 동작 시 인가되는 센스 앰프 활성화 신호임을 특징으로 하는 반도체 메모리 장치.
  7. 제6 항에 있어서, 컬럼 선택 신호는
    상기 어드레스 신호를 분석하여 발생하는 상기 센스 앰프 선택 신호임을 특징으로 하는 반도체 메모리 장치.
  8. 제6 항에 있어서, 비트 라인 프리차지 신호는
    프리차지 동작 시 인가되는 센스 앰프 프리차지 신호임을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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KR101043728B1 (ko) * 2009-02-06 2011-06-24 주식회사 하이닉스반도체 반도체 메모리 장치
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