CN116580729A - 存储器及其修补方法 - Google Patents

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Abstract

本公开实施例涉及半导体技术领域，提供一种存储器及其修补方法，存储器包括：至少两个边缘子存储阵列和中间子存储阵列，边缘子存储阵列中包括多条第一子位线和多条第二子位线，中间子存储阵列中包括多条第二位线；多个与一第一子位线、一第二子位线和一第二位线均耦接的读取电路；每一读取电路包括：具有第一节点和第二节点的感测放大器；基于第一选通信号选择是否电连接第二位线和第一节点的第一选择电路；基于第二选通信号选择是否电连接第一子位线和第二节点的第二选择电路；基于所述第三选通信号选择是否电连接所述第二子位线和所述第二节点的第三选择电路。本公开实施例至少有利于提高对边缘子存储阵列中存储单元的利用率。

Description

存储器及其修补方法
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种存储器及其修补方法。
背景技术
存储器装置中的各种操作模式可导致存储器装置上的存储单元的存取。在此类操作期间，感测放大器可感测存储单元的电压并输出对应于感测电压的逻辑1或0。当存取时，存储单元可耦接到数字线（例如位线），而数字线又可耦接到感测放大器。与耦接到存储单元的数字线一起，互补数字线也可耦接到感测放大器。互补数字线的使用可用于提供参考电压电平以更好地区分从存储单元读取/写入到存储单元的值。
然而，这种技术方案中感测放大器需要两个输入端，且两个输入端分别耦接相邻两个存储阵列的两条位线，因此会导致在边缘存储阵列中，至少一半的位线无法与另一存储阵列中的位线匹配，即无法被感测放大器感测（没有参考位线）。
发明内容
本公开实施例提供一种存储器及其修补方法，至少有利于提高对边缘子存储阵列中存储单元的利用率。
根据本公开一些实施例，本公开实施例一方面提供一种存储器，包括：存储阵列，所述存储阵列包括至少两个边缘子存储阵列和中间子存储阵列，所述中间子存储阵列位于两个所述边缘子存储阵列之间，所述边缘子存储阵列中包括多条第一子位线和多条第二子位线，所述中间子存储阵列中包括多条第二位线；多个与一所述第一子位线、一所述第二子位线和一所述第二位线均耦接的读取电路；每一所述读取电路包括：具有第一节点和第二节点的感测放大器；第一选择电路，耦接在所述第二位线和所述第一节点之间，被配置为，接收第一选通信号并基于所述第一选通信号选择是否电连接所述第二位线和所述第一节点；第二选择电路，耦接在所述第一子位线和所述第二节点之间，被配置为，接收第二选通信号并基于所述第二选通信号选择是否电连接所述第一子位线和所述第二节点；第三选择电路，耦接在所述第二子位线和所述第二节点之间，被配置为，接收第三选通信号并基于所述第三选通信号选择是否电连接所述第二子位线和所述第二节点；其中，所述第二选通信号和所述第三选通信号为差分信号，所述第二选择电路和所述第三选择电路择一导通，所述感测放大器被配置为放大所述第一子位线和所述第二位线上的电压差，或者放大所述第二子位线和所述第二位线上的电压差。
根据本公开一些实施例，本公开实施例另一方面还提供一种存储器的修补方法，应用于根据上述任一项所述的存储器，所述修补方法包括：检测所述边缘子存储阵列中的第一位线或者与第一位线对应的存储单元是否损坏，将检测到的损坏的所述第一位线以及与损坏的所述存储单元对应的所述第一位线标记为第一待替换位线，所述边缘子存储阵列中的第一位线为所述第一子位线或所述第二子位线；若与同一所述读取电路耦接的所述第一子位线或所述第二子位线中的一者被标记为第一待替换位线，则将所述第一子位线或所述第二子位线中的另一者作为第一替换位线，基于所述第二选通信号或所述第三选通信号中的一者固定禁用所述第一待替换位线，并基于所述第二选通信号或所述第三选通信号中的另一者固定使能所述第一替换位线。
本公开实施例提供的技术方案至少具有以下优点：
设置三个不同的选择电路，使得两端分别耦接至边缘子存储阵列和中间子存储阵列的感测放大器可以选择性的耦接边缘子存储阵列中两条第一位线中的任意一条第一位线，该两条第一位线包括一条第一子位线和一条第二子位线，使得边缘子存储阵列中的两条第一位线均可以以中间子存储阵列中的同一条第二位线作为参考位线；而且，第二选通信号和第三选通信号为差分信号，第二选择电路和第三选择电路择一导通，则读取电路在一个读取阶段只会选择一条第一子位线和一条第二子位线中的一者与感测放大器耦接，以使得感测放大器放大第一子位线和第二位线上的电压差，或者放大第二子位线和第二位线上的电压差。如此，有利于通过读取电路以及其接收的第一选通信号、第二选通信号和第三选通信号，读出边缘子存储阵列中的两条第一位线对应的存储单元中存储的数据，因而使得边缘子存储阵列中的所有第一子位线和所有第二子位线均能正常投入使用，从而有利于提高对边缘子存储阵列中存储单元的利用率。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的存储器的一种局部俯视结构示意图；
图2为本公开一实施例提供的存储器的另一种局部俯视结构示意图；
图3为本公开一实施例提供的存储器的第一种局部结构示意图；
图4为本公开一实施例提供的存储器的第二种局部结构示意图；
图5为本公开一实施例提供的存储器的第三种局部结构示意图；
图6为为本公开一实施例提供的存储器的第四种局部结构示意；
图7为本公开一实施例提供的存储器中读取电路的第一种电路图；
图8为本公开一实施例提供的存储器中读取电路的第二种电路图；
图9为为本公开一实施例提供的存储器中读取电路对应的一种时序图；
图10为本公开另一实施例提供的存储器的修补方法第一种局部俯视结构示意图；
图11为本公开另一实施例提供的存储器的修补方法第二种局部俯视结构示意图；
图12为本公开另一实施例提供的存储器的修补方法第三种局部俯视结构示意图；
图13为本公开另一实施例提供的存储器的修补方法中熔丝电路和寄存器的一种结构示意图。
具体实施方式
由背景技术可知，存储器中存储单元的利用率有待提高。
本公开实施提供一种存储器及其修补方法，存储器中，设置三个不同的选择电路，使得两端分别耦接至边缘子存储阵列和中间子存储阵列的感测放大器可以选择性的耦接边缘子存储阵列中一条第一子位线或一条第二子位线；而且，第二选通信号和第三选通信号为差分信号，第二选择电路和第三选择电路择一导通，则读取电路在一个读取阶段只会选择一条第一子位线和一条第二子位线中的一者与感测放大器耦接，以使得感测放大器放大第一子位线和第二位线上的电压差，或者放大第二子位线和第二位线上的电压差。如此，有利于通过读取电路以及其接收的第一选通信号、第二选通信号和第三选通信号，读出边缘子存储阵列中的两条第一位线对应的存储单元中存储的数据，因而使得边缘子存储阵列中的所有第一子位线和所有第二子位线均能正常投入使用，从而有利于提高对边缘子存储阵列中存储单元的利用率。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
本公开一实施例提供一种存储器，以下将结合附图对本公开一实施例提供的存储器进行详细说明。图1为本公开一实施例提供的存储器的一种局部俯视结构示意图；图2为本公开一实施例提供的存储器的另一种局部俯视结构示意图；图3为本公开一实施例提供的存储器的第一种局部结构示意图。
参考图1至图3，存储器包括：存储阵列100，存储阵列100包括至少两个边缘子存储阵列110和中间子存储阵列120，中间子存储阵列120位于两个边缘子存储阵列110之间，边缘子存储阵列110中包括多条第一子位线111和多条第二子位线121，中间子存储阵列120中包括多条第二位线102。可以理解的是，多条第一子位线111和多条第二子位线121构成边缘子存储阵列110中的多条第一位线101。
存储器还包括：多个与一第一子位线111、一第二子位线121和一第二位线102均耦接的读取电路103。每一读取电路103包括：具有第一节点net1和第二节点net2的感测放大器113；第一选择电路123，耦接在第二位线102和第一节点net1之间，被配置为，接收第一选通信号Control1并基于第一选通信号Control1选择是否电连接第二位线102和第一节点net1；第二选择电路133，耦接在第一子位线111和第二节点net2之间，被配置为，接收第二选通信号Control2并基于第二选通信号Control2选择是否电连接第一子位线111和第二节点net2；第三选择电路143，耦接在第二子位线121和第二节点net2之间，被配置为，接收第三选通信号Control3并基于第三选通信号Control3选择是否电连接第二子位线121和第二节点net2。
其中，第二选通信号Control2和第三选通信号Control3为差分信号，第二选择电路133和第三选择电路143择一导通，感测放大器113被配置为放大第一子位线111和第二位线102上的电压差，或者放大第二子位线121和第二位线102上的电压差。
可以理解的是，为读出存储阵列100中存储单元130中存储的数据，在设置了具有第一节点net1和第二节点net2的感测放大器113之后，还将边缘子存储阵列110中的第一位线101分为多组第一子位线111和第二子位线121，每组中，第一子位线111通过增设的第二选择电路133选择是否耦接至第二节点net2，第二子位线121通过增设的第三选择电路143选择是否耦接至第二节点net2，此外，还在第二位线102和第一节点net1之间增设第一选择电路123。
如此，通过第一选择电路123、第二选择电路133和第三选择电路143，使得两端分别耦接至边缘子存储阵列110和中间子存储阵列120的感测放大器113可以选择性的耦接边缘子存储阵列110中一条第一子位线111或一条第二子位线121，使得边缘子存储阵列110中的两条第一位线101均可以以中间子存储阵列120中的同一条第二位线102作为参考位线；而且，第二选通信号Control2和第三选通信号Control3为差分信号，第二选择电路133和第三选择电路143择一导通，则读取电路103在一个读取阶段只会选择一条第一子位线111和一条第二子位线121中的一者与感测放大器113耦接，以使得感测放大器113放大第一子位线111和第二位线102上的电压差，或者放大第二子位线121和第二位线102上的电压差。因而，有利于通过读取电路103以及其接收的第一选通信号Control1、第二选通信号Control2和第三选通信号Control3，读出边缘子存储阵列110中的两条第一位线101对应的存储单元130中存储的数据，因而使得边缘子存储阵列110中的所有第一子位线111和所有第二子位线121均能正常投入使用，从而有利于提高对边缘子存储阵列110中存储单元130的利用率。
此外，在读取电路103通过第二选择电路133或第三选择电路143使得一条第一位线101耦接至第二节点net2时，读取电路103还会通过第一选择电路123使得一条第二位线102耦接至第一节点net1。如此，在第二节点net2和第一位线101的导通路径上存在一个第二选择电路133或第三选择电路143，则第二节点net2会受到第二选择电路133或第三选择电路143的负载影响，在第一节点net1和第二位线102的导通路径上存在第一选择电路123，则第一节点net1会受到第一选择电路123的负载影响，利用第一选择电路123匹配第二选择电路133或第三选择电路143，使得第一节点net1和第二节点net2受到的负载影响相对称，以进一步提高感测放大器113对第一节点net1和第二节点net2处的电位的感测精度。
需要说明的是，读取电路103与边缘子存储阵列110中的每组第一子位线111和第二子位线121一一对应。而且，对于不同的读取电路103而言，第二选择电路133和第三选择电路143中处于导通状态的选择电路可以不同。例如，对于一个读取电路103而言，第二选择电路133导通，对于另一个读取电路103而言，可以是第二选择电路133导通，也可以是第三选择电路143导通。可以理解的是，第二选择电路133和第三选择电路143的导通情况，可以根据不同的读取电路103的不同需求而灵活变动。
此外，图1中以三个虚线框分别框出两个边缘子存储阵列110和一个中间子存储阵列120所属的区域，以三个虚线框中的三个不同的矩形块分别示意出各个子存储阵列中存储单元130（参考图2）所属的区域，且采用不同的填充方式绘制中间子存储阵列120中的存储单元130所属的区域和边缘子存储阵列110中的存储单元130所属的区域。可以理解的是，无论是边缘子存储阵列110还是中间子存储阵列120中，字线108和位线相交处均对应有一个存储单元130。此处的位线包括：边缘子存储阵列110中的第一位线101以及中间子存储阵列120中的第二位线102。
此外，图1中仅是示意出位于两个边缘子存储阵列110之间的一个中间子存储阵列120，实际应用中，位于两个边缘子存储阵列110之间的中间子存储阵列120的数量可以为多个，例如2、3、8或10个等，本公开一实施例对中间子存储阵列120的数量不做限制。
此外，图1中仅是示意出第一子位线111和第二子位线121相邻，实际应用中，第一子位线111和第二子位线121也可以不相邻。
图1中以不同类型的线条示意出边缘子存储阵列110中的第一子位线111和第二子位线121、中间子存储阵列120中的第二位线102、以及字线108。此外，图1中以一边缘子存储阵列110中包括4条第一子位线111、4条第二子位线121以及4条字线108为示例。图1中以一中间子存储阵列120中包括8条第二位线102以及4条字线108为示例，实际应用中，对边缘子存储阵列110和中间子存储阵列120中包含的位线和字线的数量均不做限制。
为了图示的清晰性，图1中采用开关的绘制方式分别绘制出第一选择电路123、第二选择电路133和第三选择电路143，图2中仅示意出了边缘子存储阵列110和中间子存储阵列120中的部分存储单元130，以及仅示意出一个读取电路103。
在一些实施例中，参考图2，每一存储单元130中包括以一个晶体管140和一个存储电容150，该晶体管140的控制端与字线108耦接，晶体管140的源端和漏端中的一者与存储电容150的一端耦接，晶体管140的源端和漏端中的另一者与第一位线101耦接，存储电容150的另一端与地端耦接。
可以理解的是，在一条字线108上的电信号处于有效状态时，与该字线108耦接的晶体管140均导通，使得与存储电容150耦接的位线与该存储电容150进行电荷共享，以改变位线上的电位。
在一些实施例中，字线108中信号处于有效状态时的电平值为第一电平值，信号处于无效状态时的电平值为第二电平值，第一电平值大于第二电平值。例如，信号处于有效状态时表现为高电平，信号处于无效状态时表现为低电平。上述关于高电平以及低电平的描述中，高电平可以为大于或等于电源电压的电平值，低电平可以为小于或等于接地电压的电平值。而且，高电平和低电平是相对而言的，高电平和低电平所包含的具体电平值范围可以根据具体器件确定，例如，对于NMOS管而言，高电平指的是能够使该NMOS管导通的栅极电压的电平值范围，低电平指的是能够使该NMOS管关断的栅极电压的电平值范围；对于PMOS管而言，低电平指的是能够使该PMOS管导通的栅极电压的电平值范围，高电平指的是能够使该PMOS管关断的栅极电压的电平值范围。
以下将结合附图对本公开实施例进行更为详细的说明。
在一些实施例中，沿第一方向X上，每一第一子位线111和每一第二子位线121交替排布，相邻的第一子位线111和第二子位线121分别与同一读取电路103耦接。如此，有利于增大相邻第一子位线111之间在第一方向X上的间距，以降低相邻第一子位线111对彼此的电干扰，且有利于增大与不同第一子位线111耦接的不同感测放大器113之间在第一方向X上的间距，以降低相邻感测放大器113对彼此的电干扰。
在一些实施例中，参考图1，沿第二方向Y上，边缘子存储阵列110和中间子存储阵列120间隔排布，读取电路103位于边缘子存储阵列110和中间子存储阵列120之间。如此，有利于降低存储器整体在第二方向Y上的布局长度，以降低存储器整体的布局面积。
在一些实施例中，第一方向X与第二方向Y垂直。
关于第一选通信号Control1、第二选通信号Control2和第三选通信号Control3的控制方式至少包括以下两种实施例：
在一些实施例中，参考图4，图4为本公开一实施例提供的存储器的第二种局部结构示意图，存储器还可以包括：多个控制电路104，控制电路104与读取电路103一一对应；其中，控制电路104被配置为，控制第一选通信号Control1、第二选通信号Control2和第三选通信号Control3的逻辑电平值，并切换第二选通信号Control2和第三选通信号Control3两者的逻辑电平值，且在切换阶段使第一选通信号Control1的逻辑电平值由第一逻辑电平值切换为第二逻辑电平值，在切换阶段结束后使第一选通信号Control1的逻辑电平值由第二逻辑电平值切换为第一逻辑电平值，第一逻辑电平值大于第二逻辑电平值。在其他实施例中，第二逻辑电平值也可以大于第一逻辑电平值。
可以理解的是，逻辑电平值指的是逻辑电平1和逻辑电平0，逻辑电平1可以是前述描述中的高电平，逻辑电平0可以是前述描述中的低电平。在一些实施例中，第一逻辑电平值为逻辑电平1，第二逻辑电平值为逻辑电平0。
在一个例子中，在读取阶段，第一选通信号Control1的逻辑电平值为第一逻辑电平，第二选通信号Control2的逻辑电平值为第一逻辑电平，第三选通信号Control3的逻辑电平值为第二逻辑电平值，则第一选择电路123和第二选择电路133基于高电平导通，第三选择电路143基于低电平断开，使得感测放大器113中第一节点net1与第二位线102耦接，第二节点net2与第一子位线111耦接，用于读出第二位线102和第一子位线111上的电位差，后续基于第二位线102和第一子位线111上的电位差，读出与第二位线102对应的存储单元130中存储的数据，或者读出与第一子位线111对应的存储单元130中存储的数据。
然后，在切换阶段，使得第一选通信号Control1的逻辑电平值为第二逻辑电平值，第二选通信号Control2的逻辑电平值为第二逻辑电平值，第三选通信号Control3的逻辑电平值为第一逻辑电平值，则此时虽然第三选择电路143基于高电平导通，使得第二节点net2与第二子位线121耦接，但第一选择电路123和第二选择电路133均基于低电平断开，使得感测放大器113中第一节点net1未与第二位线102耦接，避免此时感测放大器113仍处于工作状态。
在切换阶段结束后，由于第一选通信号Control1的逻辑电平值为第一逻辑电平值，第二选通信号Control2的逻辑电平值为第二逻辑电平，第三选通信号Control3的逻辑电平值为第一逻辑电平值，则第一选择电路123和第三选择电路143基于高电平导通，第二选择电路133基于低电平断开，使得感测放大器113中第一节点net1与第二位线102耦接，第二节点net2与第二子位线121耦接，用于读出第二位线102和第二子位线121上的电位差，后续基于第二位线102和第二子位线121的电位差，读出与第二位线102对应的存储单元130中存储的数据，或者读出与第二子位线121对应的存储单元130中存储的数据。
如此，通过控制电路104控制第一选通信号Control1、第二选通信号Control2和第三选通信号Control3三者的逻辑电平值，以实现在不同的读取阶段，可以通过感测放大器113分别读出与第一子位线111对应的存储单元130中存储的数据和读出与第二子位线121对应的存储单元130中存储的数据，使得边缘子存储阵列110中所有的存储单元130均可以被正常使用，以提高对边缘子存储阵列110中存储单元130的利用率。
需要说明的是，图4中仅示意出一个读取电路103、与该读取电路103对应的一条第一子位线111、一条第二子位线121和一条第二位线102、以及与该读取电路103对应的一个控制电路104。可以理解的是，存储器中包括与多组第一子位线111和第二子位线121一一对应的多个读取电路103，以及多个与读取电路103一一对应的多个控制电路104。
在另一些实施例中，参考图5，图5为本公开一实施例提供的存储器的第三种局部结构示意图，存储器还可以包括：与多个读取电路103均耦接的总控制电路114，被配置为，依据列选通信号选择多个读取电路103中至少一个，并控制选择的同一读取电路103中的第一选通信号Control1、第二选通信号Control2和第三选通信号Control3的逻辑电平值，并切换第二选通信号Control2和第三选通信号Control3两者的逻辑电平值，且在切换阶段使第一选通信号Control1的逻辑电平值由第一逻辑电平值切换为第二逻辑电平值，在切换阶段结束后使第一选通信号Control1的逻辑电平值由第二逻辑电平值切换为第一逻辑电平值，第一逻辑电平值大于第二逻辑电平值。需要说明的是，与前述实施例相同或相应的地方，在此不做赘述。
可以理解的是，根据用户对存储器的读取数据的实际需求，总控制电路114可以依据列选通信号灵活选择读取电路103的数量。在一些实施例中，总控制电路114可以依据列选通信号激活1至8个读取电路103，即1至8个读取电路103中的每个感测放大器113中的第一节点net1和第二节点net2分别与两条位线均耦接，使得感测放大器113处于工作状态，该两条位线中的一者为第一子位线111或第二子位线121，另一者为第二位线102。
如此，有利于通过同一总控制电路114控制多个读取电路103，从而有利于降低存储器整体的布局面积。
需要说明的是，图5中仅示意出总控制电路114与两个读取电路103耦接。可以理解的是，总控制电路114可与存储器中每一个读取电路103均耦接，且本公开一实施例对存储器中包含的读取电路103的数量不做限制。
在一些实施例中，参考图6，图6为本公开一实施例提供的存储器的第四种局部结构示意图，存储器还可以包括：多个寄存器105，寄存器105与读取电路103一一对应，每一寄存器105被配置为：存储与该寄存器对应的读取电路103中的第一选通信号Control1、第二选通信号Control2和第三选通信号Control3三者的逻辑电平值。
可以理解的是，寄存器105中存储有第一选通信号Control1、第二选通信号Control2和第三选通信号Control3三者的逻辑电平值，在用户向存储器提供读取命令时，存储器会将寄存器105中存储的第一选通信号Control1、第二选通信号Control2和第三选通信号Control3三者的逻辑电平值读出，并经由处理电路106基于三者的逻辑电平值生成电平值处于相应范围的第一选通信号Control1、第二选通信号Control2和第三选通信号Control3，并将第一选通信号Control1提供给第一选择电路123，将第二选通信号Control2提供给第二选择电路133，将第三选通信号Control3提供给第三选择电路143。
在一些实施例中，参考图7，图7为本公开一实施例提供的存储器中读取电路的第一种电路图，第一选择电路123包括第一MOS管M1，第一MOS管M1的控制端接收第一选通信号Control1，第一MOS管M1的第一端耦接第一节点net1，第一MOS管M1的第二端耦接第二位线102；第二选择电路133包括第二MOS管M2，第二MOS管M2的控制端接收第二选通信号Control2，第二MOS管M2的第一端耦接第二节点net2，第二MOS管M2的第二端耦接第一子位线111；第三选择电路143包括第三MOS管M3，第三MOS管M3的控制端接收第三选通信号Control3，第三MOS管M3的第一端耦接第二节点net2，第三MOS管M3的第二端耦接第二子位线121。
可以理解的是，第一MOS管M1可以根据第一选通信号Control1的电压电平值的高低导通或关断，以实现第一选择电路123基于第一选通信号Control1选择是否电连接第二位线102和第一节点net1；第二MOS管M2可以根据第二选通信号Control2的电压电平值的高低导通或关断，以实现第二选择电路133基于第二选通信号Control2选择是否电连接第一子位线111和第二节点net2；第三MOS管M3可以根据第三选通信号Control3的电压电平值的高低导通或关断，以实现第三选择电路143基于第三选通信号Control3选择是否电连接第二子位线121和第二节点net2。
而且，第一MOS管M1、第二MOS管M2和第三MOS管M3三者为同种类型的晶体管，由于第二选通信号Control2和第三选通信号Control3为差分信号，则在同一阶段，第一MOS管M1和第二MOS管M2只会择一导通。
需要说明的是，图7中以第一选择电路123为第一MOS管M1，第二选择电路133为第二MOS管M2，以及第三选择电路143为第三MOS管M3为示例，实际应用中，能实现上述开关功能的电路均可以为第一选择电路123、第二选择电路133和/或第三选择电路143，即本公开一实施例对第一选择电路123、第二选择电路133和第三选择电路143的具体构造不做限制。
在一些实施例中，参考图8，图8为本公开一实施例提供的存储器中读取电路的第二种电路图，第一选择电路123为第一NMOS管MN1，第二选择电路133为第二NMOS管MN2，第三选择电路143为第三NMOS管MN3。
在另一些实施例中，第一选择电路123、第二选择电路133和第三选择电路143也均可以为PMOS管，且第一选通信号Control1、第二选通信号Control2、第三选通信号Control3的逻辑电平、电压电平等具体参数，均可以基于PMOS和NMOS管的相对特性而设置。
以下以第一MOS管M1、第二MOS管M2和第三MOS管M3均为NMOS管为示例进行详细说明。
在一些实施例中，感测放大器113的工作电压和第一MOS管M1的阈值电压之和为第一参考电压，在第一MOS管M1基于第一选通信号Control1导通时，第一选通信号Control1处于有效状态的电压大于等于第一参考电压。此时，第一MOS管M1基于第一选通信号Control1导通，无论第二MOS管M2和第三MOS管M3两者中谁导通，在第二位线102上需要读出的是逻辑电平1时，有利于使得第一MOS管M1的控制端与第一端之间的电位差大于等于第一MOS管M1的阈值电压，或者使得第一MOS管M1的控制端与第二端之间的电位差大于等于第一MOS管M1的阈值电压，以保证第一MOS管M1的导通程度大，例如工作在饱和区，以使得第一节点net1处电位逐渐被上拉至第二位线102上的电位，有利于提高后续感测放大器113对第二位线102对应的逻辑电平1的感测精度。
在一些实施例中，感测放大器113的工作电压和第二MOS管M2的阈值电压之和为第二参考电压，在第二MOS管M2基于第二选通信号Control2导通时，第二选通信号Control2处于有效状态的电压大于等于第二参考电压。此时，第二MOS管M2基于第二选通信号Control2导通，第三MOS管M3基于第三选通信号Control3关断，在第一子位线111上需要读出的是逻辑电平1时，有利于使得第二MOS管M2的控制端与第一端之间的电位差大于等于第二MOS管M2的阈值电压，或者使得第二MOS管M2的控制端与第二端之间的电位差大于等于第二MOS管M2的阈值电压，以保证第二MOS管M2的导通程度大，例如工作在饱和区，以使得第二节点net2处电位逐渐被上拉至第一子位线111上的电位，有利于提高后续感测放大器113对第一子位线111对应的逻辑电平1的感测精度。
在一些实施例中，感测放大器113的工作电压和第三MOS管M3的阈值电压之和为第三参考电压，在第三MOS管M3基于第三选通信号Control3导通时，第三选通信号Control3处于有效状态的电压大于等于第三参考电压。此时，第三MOS管M3基于第三选通信号Control3导通，第二MOS管M2基于第二选通信号Control2关断，在第二子位线121上需要读出的是逻辑电平1时，有利于使得第三MOS管M3的控制端与第一端之间的电位差大于等于第三MOS管M3的阈值电压，或者使得第三MOS管M3的控制端与第二端之间的电位差大于等于第三MOS管M3的阈值电压，以保证第三MOS管M3的导通程度大，例如工作在饱和区，以使得第二节点net2处电位逐渐被上拉至第二子位线121上的电位，有利于提高后续感测放大器113对第二子位线121对应的逻辑电平1的感测精度。
在一些实施例中，参考图7和图8，感测放大器113可以包括：第一PMOS管MP1、第二PMOS管MP2、第四NMOS管MN4和第五NMOS管MN5，其中，第四NMOS管MN4的控制端耦接第一节点net1，第五NMOS管MN5的控制端耦接第二节点net2，第四NMOS管MN4的第一端和第五NMOS管MN5的第一端均与第二控制节点net6耦接，第四NMOS管MN4的第二端和第一PMOS管MP1的第二端均与第三节点net3耦接，第五NMOS管MN5的第二端和第二PMOS管MP2的第二端均与第四节点net4耦接，第一PMOS管MP1的第一端和第二PMOS管MP2的第一端均与第一控制节点net5耦接，第一PMOS管MP1的控制端耦接第四节点net4，第二PMOS管MP2的控制端耦接第三节点net3。
在一些实施例中，继续参考图7和图8，感测放大器113还可以包括：预充电电路153，预充电电路153具有第三端153a和第四端153b，第三端153a耦接第一节点net1，第四端153b接收预充电电压Vpre，预充电电路153的控制端接收预充电信号Pre，预充电电路153被配置为对存储阵列100进行预充电。如此，使得在预充电阶段，感测放大器113中各个节点处的电压均为预充电电压Vpre。
在一些实施例中，继续参考图7和图8，感测放大器113还可以包括：第一隔离晶体管163，第一隔离晶体管163的控制端接收隔离信号iso，第一隔离晶体管163的第一端和第二端中的一者耦接第一节点net1，另一者耦接第四节点net4；第二隔离晶体管173，第二隔离晶体管173的控制端接收隔离信号iso，第二隔离晶体管173的第一端和第二端中的一者耦接第二节点net2，另一者耦接第三节点net3。
可以理解的是，第一隔离晶体管163的控制端可以基于处于有效状态的隔离信号iso导通，使得第一节点net1和第四节点net4耦接，即第一节点net1处的电位和第四节点net4处的电位逐渐趋于一致；第二隔离晶体管173的控制端可以基于处于有效状态的隔离信号iso导通，使得第二节点net2和第三节点net3耦接，即第二节点net2和处的电位和第三节点net3处的电位逐渐趋于一致。
在一个例子中，继续参考图7和图8，第一隔离晶体管163可以为第七NMOS管MN7，第二隔离晶体管173可以为第八NMOS管MN8。
在一些实施例中，继续参考图7和图8，感测放大器113还可以包括：第一偏移补偿晶体管183，第一偏移补偿晶体管183的控制端接收偏移补偿信号Oc，第一偏移补偿晶体管183的第一端和第二端中的一者耦接第一节点net1，另一者耦接第三节点net3；第二偏移补偿晶体管193，第二偏移补偿晶体管193的控制端接收偏移补偿信号Oc，第二偏移补偿晶体管193的第一端和第二端中的一者耦接第二节点net2，另一者耦接第四节点net4。
可以理解的是，第一偏移补偿晶体管183的控制端可以基于处于有效状态的偏移补偿信号Oc导通，使得第一节点net1和第三节点net3耦接，即第一节点net1处的电位和第三节点net3处的电位逐渐趋于一致；第二偏移补偿晶体管193的控制端可以基于处于有效状态的偏移补偿信号Oc导通，使得第二节点net2和第四节点net4耦接，即第二节点net2和处的电位和第四节点net4处的电位逐渐趋于一致。
在一个例子中，继续参考图7和图8，第一偏移补偿晶体管183可以为第九NMOS管MN9，第二偏移补偿晶体管193可以为第十NMOS管MN10。
在一些实施例中，预充电电路153被配置为对感测放大器113进行预充电指的是，在预充电阶段，预充电信号Pre、偏移补偿信号Oc和隔离信号iso均处于有效状态，使得第一节点net1、第二节点net2、第三节点net3、第四节点net4、第一控制节点net5和第二控制节点net6处的电压均趋近于预充电电压Vpre，以对感测放大器113进行预充电。
在一些实施例中，参考图1，存储器还可以包括：字线驱动器SWD，与子存储阵列一一对应，且用于驱动子存储阵列中的字线108。其中，子存储阵列包括边缘子存储阵列110和中间子存储阵列120。
在一些实施例中，存储器可以为DDR存储器，例如为DDR4存储器、DDR5存储器、DDR6存储器、LPDDR4存储器、LPDDR5存储器或者LPDDR6存储器。
以下结合图8和图9对存储器中感测放大器113的工作原理进行详细说明。需要说明是，为了便于说明，后续以感测放大器113需要感测的是与第二位线102对应的存储单元130（参考图2）中存储的数据为示例。
参考图9，图9为本公开一实施例提供的存储器中读取电路对应的一种时序图，存储器的读取控制时序依次包括预充电阶段I、偏移补偿阶段II、电荷共享阶段III、预读出阶段IV、读出阶段V和恢复阶段VI。
结合参考图8和图9，在预充电阶段I，提供处于有效状态的预充电信号Pre、偏移补偿信号Oc、隔离信号iso，以对感测放大器113进行预充电。该阶段中，不向第一控制节点net5提供处于有效状态的第一控制信号PCS，不向第二控制节点net6提供处于有效状态的第二控制信号NCS。
需要说明的是，除第二控制信号NCS之外，各种信号处于有效状态时的电平值为第一电平值，信号处于无效状态时的电平值为第二电平值，第一电平值大于第二电平值。例如，信号处于有效状态时表现为高电平，信号处于无效状态时表现为低电平，高电平可以表征前述描述中的逻辑电平1，低电平可以表征前述描述中的逻辑电平0。此外，第二控制信号NCS处于有效状态时的电平值为第二电平值，第二控制信号NCS处于无效状态时的电平值为第一电平值，第一电平值大于第二电平值。
在一些实施例中，第一控制信号PCS处于有效状态时的电压为电源电压，第二控制信号NCS处于有效状态时的电压为接地电压。
为了便于描述，后续对各种信号的有效状态均表述为高电平。
在预充电阶段I，基于处于高电平的预充电信号Pre，第六NMOS管MN6导通，使得第一节点net1处的电压接近于预充电电压Vpre，且基于处于高电平的隔离信号iso，第七NMOS管MN7和第八NMOS管MN8导通，基于处于高电平的偏移补偿信号Oc，第九NMOS管MN9和第十NMOS管MN10导通，使得第三节点net3、第四节点net4、第一控制节点net5、第二控制节点net6和第二节点net2处的电压接近于预充电电压Vpre。
结合参考图8和图9，在偏移补偿阶段II，提供处于有效状态的偏移补偿信号Oc，提供处于无效状态的预充电信号Pre和处于无效状态的隔离信号iso，向第一控制节点net5提供处于有效状态的第一控制信号PCS，向第二控制节点net6提供处于有效状态的第二控制信号NCS，以对感测放大器113进行偏移补偿。
在偏移补偿阶段II，基于处于低电平的预充电信号Pre，第六NMOS管MN6处于关断状态，基于处于低电平的隔离信号iso，第七NMOS管MN7和第八NMOS管MN8处于关断状态，基于处于高电平的偏移补偿信号Oc，第九NMOS管MN9和第十NMOS管MN10导通，使得第一节点net1通过导通的第九NMOS管MN9与第三节点net3耦接，第二节点net2通过导通的第十NMOS管MN10与第四节点net4耦接，即第一节点net1处的电位接近于第三节点net3处的电位，第二节点net2处的电位接近于第四节点net4处的电位。
可以理解的是，在感测放大器113中，例如，由于制造工艺、温度等的变化，第一PMOS管MP1、第二PMOS管MP2、第四NMOS管MN4和第五NMOS管MN5彼此可以具有不同的阈值电压。在这种情况下，感测放大器113可能由于第一PMOS管MP1、第二PMOS管MP2、第四NMOS管MN4和第五NMOS管MN5的阈值电压之间的差异而导致偏移噪声。
无论与第二位线102对应的存储单元130（参考图2）中需要读出的数据是逻辑电平0还是逻辑电平1，由于感测放大器113自身器件性能的影响，第三节点nte3和第四节点net4处的电位均有不同幅度的下降，例如，第三节点nte3处的电位的下降幅度低于第四节点net4处的电位的下降幅度，使得第一节点net1和第二节点net2处的电位具有一定的电压差，这样的电压差可以解释为由于偏移噪声引起的偏移电压，这意味着感测放大器113的偏移噪声可以通过使第一节点net1和第二节点net2处的电位差具有与偏移电压相当的差异来消除。
结合参考图8和图9，在电荷共享阶段III，使得与感测放大器113对应的第二位线102耦接的存储单元130（参考图2）上的电荷与该第二位线102上的电荷共享。
在电荷共享阶段III，提供处于有效状态的字线信号WL和隔离信号iso，实现与感测放大器113对应的第二位线102耦接的存储单元130的电荷与该第二位线102的电荷共享。而且，在电荷共享阶段III，还提供处于无效状态的预充电信号Pre和偏移补偿信号Oc，以及不向第一控制节点net5提供处于有效状态的第一控制信号PCS，不向第二控制节点net6提供处于有效状态的第二控制信号NCS，且在预充电阶段I和偏移补偿阶段II，字线信号WL一直处于无效状态。
基于处于低电平的预充电信号Pre，第六NMOS管MN6处于关断状态，基于处于低电平的偏移补偿信号Oc，第九NMOS管MN9和第十NMOS管MN10处于关断状态，基于处于高电平的隔离信号iso，第七NMOS管MN7和第八NMOS管MN8导通，使得第一节点net1通过导通的第七NMOS管MN7与第四节点net4耦接，第二节点net2通过导通的第八NMOS管MN8与第三节点net3耦接，即第一节点net1处的电位接近于第四节点net4处的电位，第二节点net2处的电位接近于第三节点net3处的电位。而且，基于处于有效状态的字线信号WL，第二位线102和与其对应的存储单元130中的存储电容150（参考图2）耦接，即使得第二位线102上的电荷与存储电容150上的电荷共享。
可以理解的是，在电荷共享阶段III，第一子位线111和第二子位线121中的一者与第二节点net2耦接，则第一子位线111和和第二子位线121中的一者与其对应的存储单元130进行电荷共享，后续以第一子位线111与第二节点net2耦接为示例进行详细说明。
在一些实施例中，若与第二位线102对应的存储单元130中需要读出的数据是逻辑电平1，第二位线102上的电压低于与其耦接的存储单元130中存储电容150上的电压，该存储电容150处于放电状态，从而逐渐上拉第二位线102，即第一节点net1处的电位，使得第四节点net4上的电位被逐渐上拉。此阶段，第二节点net2和第三节点net3上的电位基本不变。
在另一些实施例中，若与第二位线102对应的存储单元130中需要读出的数据是逻辑电平0，第二位线102上的电压高于与其耦接的存储单元130中存储电容150上的电压，该存储电容150处于充电状态，从而逐渐下拉第二位线102，即第一节点net1处的电位，使得第四节点net4上的电位被逐渐下拉。此阶段，第二节点net2和第三节点net3上的电位基本不变。
结合参考图8和图9，在预读出阶段IV，向第一控制节点net5提供处于有效状态的第一控制信号PCS，向第二控制节点net6提供处于有效状态的第二控制信号NCS，提供处于无效状态的隔离信号iso，提供处于无效状态的预充电信号Pre，保持字线信号WL处于有效状态，凭借感测放大器113对第一节点net1、第二节点net2、第三节点net3和第四节点net4处的电位进行调节。
基于处于低电平的预充电信号Pre，第六NMOS管MN6处于关断状态，基于处于低电平的偏移补偿信号Oc，第九NMOS管MN9和第十NMOS管MN10处于关断状态，基于处于低电平的隔离信号iso，第七NMOS管MN7和第八NMOS管MN8处于关断状态，使得第一节点net1仅与第四NMOS管MN4的控制端耦接，第二节点net2仅与第五NMOS管MN5的控制端耦接，第一节点net1、第二节点net2、第三节点net3和第四节点net4四者之间两两断开，使得感测放大器113基于第一节点net1和第二节点net2处的电位差，通过第一PMOS管MP1、第二PMOS管MP2、第四NMOS管MN4和第五NMOS管MN5四者调节第三节点net3和第四节点net4处的电位差。
在一些实施例中，若与第二位线102对应的存储单元130中需要读出的数据是逻辑电平1，在电荷共享阶段III，第一节点net1处的电位已经高于第二节点net2处的电位，使得第四节点net4处的电位已经高于第三节点net3处的电位，在预读出阶段IV，第一PMOS管MP1、第二PMOS管MP2、第四NMOS管MN4和第五NMOS管MN5四者基于第一节点net1和第二节点net2处的电位差，进一步放大第四节点net4和第三节点net3处的电位差，使得第四节点net4处的电位进一步被上拉，第三节点net3处的电位进一步被下拉。
在另一些实施例中，若与第二位线102对应的存储单元130中需要读出的数据是逻辑电平0，在电荷共享阶段III，第一节点net1处的电位已经低于第二节点net2处的电位，使得第四节点net4处的电位已经低于第三节点net3处的电位，在预读出阶段IV，第一PMOS管MP1、第二PMOS管MP2、第四NMOS管MN4和第五NMOS管MN5四者基于第一节点net1和第二节点net2处的电位差，进一步放大第四节点net4和第三节点net3处的电位差，使得第四节点net4处的电位进一步被下拉，第三节点net3处的电位进一步被上拉。
结合参考图8和图9，在读出阶段V，提供处于有效状态的隔离信号iso，仍向第一控制节点net5提供处于有效状态的第一控制信号PCS，向第二控制节点net6提供处于有效状态的第二控制信号NCS，感测放大器113继续对第三节点net3的电位和第四节点net4处的电位进行调节。而且，在读出阶段V，还提供处于无效状态的预充电信号Pre和偏移补偿信号Oc，保持字线信号WL处于有效状态。
基于处于低电平的预充电信号Pre，第六NMOS管MN6处于关断状态，基于处于低电平的偏移补偿信号Oc，第九NMOS管MN9和第十NMOS管MN10处于关断状态，基于处于高电平的隔离信号iso，第七NMOS管MN7和第八NMOS管MN8导通，使得第一节点net1通过导通的第七NMOS管MN7与第四节点net4耦接，第二节点net2通过导通的第八NMOS管MN8与第三节点net3耦接，使得第一节点net1上的电荷与第四节点net4上的电荷共享，第二节点net2上的电荷与第三节点net3上的电荷共享。而且，基于处于有效状态的字线信号WL，第二位线102和与其对应的存储单元130仍在进行电荷共享，第一子位线111和与其对应的存储单元130仍在进行电荷共享。
在一些实施例中，若与第二位线102对应的存储单元130中需要读出的数据是逻辑电平1，在预读出阶段IV，已经放大第四节点net4处和第三节点net3处的电位差，在读出阶段V，由于第一节点net1上的电荷与第四节点net4上的电荷共享，第四节点net4上的电位会短暂地被下拉。然后，由于感测放大器113在继续上拉第四节点net4处的电位以及下拉第三节点net3处的电位，进一步继续上拉第一节点net1处的电位以及下拉第二节点net2处的电位，以增大第一节点net1和第二节点net2处的电位差，直至第一节点net1和第四节点net4处的电位接近于逻辑电平1表征的电位。
而且，在读出阶段IV，由于第二节点net2上的电荷与第三节点net3上的电荷共享，第三节点net3上的电位会短暂地被上拉。然后，由于感测放大器113在继续上拉第四节点net4处的电位以及下拉第三节点net3处的电位，进一步继续上拉第一节点net1处的电位以及下拉第二节点net2处的电位，以增大第一节点net1和第二节点net2处的电位差，直至第二节点net2和第三节点net3处的电位接近于逻辑电平0表征的电位。
如此，实现对第一节点net1处的电位的持续上拉，和对第二节点net2处的电位的持续下拉，以对第一节点net1和第二节点net2处的电位差进一步放大，以保证感测放大器113对第二位线102上的电信号感测到的是逻辑电平1。
需要说明的是，若与第二位线102对应的存储单元130中需要读出的数据是逻辑电平0，读出阶段IV中第一节点net1、第二节点net2、第三节点net3和第四节点net4处的电位的变化规律与前述实施例类似，在此不做赘述。
结合参考图8和图9，在恢复阶段VI，使得预充电信号Pre从无效状态转变为有效状态，偏移补偿信号Oc从无效状态转变为有效状态，保持隔离信号iso处于有效状态，并提供处于无效状态的字线信号WL，使得第一节点net1、第二节点net2、第三节点net3、第四节点net4、第一控制节点net5和第二控制节点net6处的电压接近于预充电电压Vpre，便于下一次的存储器的读取操作。
综上所述，读取电路103在一个读取阶段只会选择一条第一子位线111和一条第二子位线121中的一者与感测放大器113耦接，以使得感测放大器113放大第一子位线111和第二位线102上的电压差，或者放大第二子位线121和第二位线102上的电压差。因而，有利于通过读取电路103以及其接收的第一选通信号Control1、第二选通信号Control2和第三选通信号Control3，使得边缘子存储阵列110中的所有第一子位线111和所有第二子位线121均能正常投入使用，从而有利于提高对边缘子存储阵列110中存储单元130的利用率。而且，利用第一选择电路123匹配第二选择电路133或第三选择电路143，使得第一节点net1和第二节点net2受到的负载影响相对称，以进一步提高感测放大器113对第一节点net1和第二节点net2处的电位的感测精度。
本公开另一实施例还提供一种存储器的修补方法，应用于上述实施例所述的存储器。图10至图12为本公开另一实施例提供的存储器的修补方法三种局部俯视结构示意图；图13为本公开另一实施例提供的存储器的修补方法中熔丝电路和寄存器的一种结构示意图。需要说明的是，与前述实施例相同或相应的地方，在此不作赘述。
参考图10至图12，存储器的修补方法可以包括：在芯片出厂前，测量每个存储单元是否为坏的存储单元；对于中间子存储阵列120，综合考量损坏情况，设计最优的行和/或列替换方案，采用冗余子阵列进行替换；对于边缘子存储阵列110，综合考量损坏情况，优先考虑对于同一第一位线101（对应的第一子位线111或第二子位线121）中，只有一条位线需要替换，则用该第一位线101中的另一条位线来替换损坏位线，当相互对应的两根第一位线均损坏时，再采用冗余子阵列进行替换；将第一选通信号Control1、第二选通信号Control2和第三选通信号Control3的逻辑电平值的值编程至存储器中的非易失性存储器，如熔丝电路中；当存储器在使用过程中，上电时，将各选通信号中的值从非易失性存储器中读出至专门设置的寄存器中，用于控制感测放大器阵列的连接方式。
具体地，参考图10，图10为本公开另一实施例提供的存储器的修补方法的第一种局部俯视结构示意图，修补方法包括：检测边缘子存储阵列110中的第一位线101或者与第一位线101对应的存储单元130是否损坏，将检测到的损坏的第一位线101以及与损坏的存储单元130对应的第一位线101标记为第一待替换位线109，边缘子存储阵列110中的第一位线101为第一子位线111或第二子位线121；若与同一读取电路103耦接的第一子位线111或第二子位线121中的一者被标记为第一待替换位线109，则将第一子位线111或第二子位线121中的另一者作为第一替换位线119，基于第二选通信号Control2或第三选通信号Control3中的一者固定禁用第一待替换位线109，并基于第二选通信号Control2或第三选通信号Control3中的另一者固定使能第一替换位线119。
如此，有利于基于第二选择电路133和第三选择电路143两者保证边缘子存储阵列110的正常运行。
需要说明的是，图10以与同一感测放大器113耦接的第一子位线111被标记为第一待替换位线109，第二子位线121作为第一替换位线119为示例，则基于第二选通信号Control2固定禁用第一待替换位线109，即固定禁用该第一子位线111，并基于第三选通信号Control3固定使能第一替换位线119，即固定使能该第二子位线121。可以理解的是，固定禁用该第一子位线111指的是，使得在感测放大器113工作的阶段，该第一子位线111始终不会与第二节点net2耦接；固定使能该第二子位线121指的是，使得在感测放大器113工作的阶段，该第二子位线121始终与第二节点net2耦接。
在实际应用中，也可以是与同一感测放大器113耦接的第二子位线121被标记为第一待替换位线109，第一子位线111作为第一替换位线119，则基于第二选通信号Control2固定禁用第一待替换位线109，即固定禁用该第二子位线121，并基于第三选通信号Control3固定使能第一替换位线119，即固定使能该第一子位线111。
在一些实施例中，参考图11，图11为本公开另一实施例提供的存储器的修补方法的第二种局部俯视结构示意图，存储阵列100还可以包括冗余子阵列160，冗余子阵列160中包括多条冗余位线161，冗余位线161用于替换边缘子存储阵列110中损坏的第一位线101；修补方法还可以包括：若与同一读取电路103耦接的第一子位线111和第二子位线121均被标记为第一待替换位线109，则基于第二选通信号Control2固定禁用第一子位线111，基于第三选通信号Control3固定禁用第二子位线121，并将一冗余位线161作为第一替换位线119。
如此，有利于在与同一感测放大器113耦接的第一子位线111和第二子位线121均无法正常工作时，仍能保证边缘子存储阵列110的正常运行。
在一些实施例中，将一冗余位线161作为第一替换位线119可以是：使该冗余位线161与无法正常工作的第一子位线111和第二子位线121对应的读取电路103中的第二节点net2耦接。在另一些实施例中，将一冗余位线161作为第一替换位线119还可以是：使该冗余位线161及与其相连的存储单元130的地址整体替换第一待替换位线109及与其相连的存储单元130的地址。
在一些实施例中，参考图12，图12为本公开另一实施例提供的存储器的修补方法的第三种局部俯视结构示意图，冗余位线161还用于替换中间子存储阵列120中损坏的第二位线102，修补方法还可以包括：检测中间子存储阵列120中的第二位线102是否损坏，以及检测与第二位线102对应的存储单元130是否损坏，将检测到的损坏的第二位线102以及与损坏的存储单元130对应的第二位线102标记为第二待替换位线129；基于第一选通信号Control1固定禁用第二待替换位线129，并将冗余位线161作为第二替换位线139。如此，有利于保证中间子存储阵列120的正常运行。
在一些实施例中，将冗余位线161作为第二替换位线139可以是：使该冗余位线161与无法正常工作的第二位线102对应的读取电路103中的第一节点net1耦接。在另一些实施例中，将冗余位线161作为第二替换位线139还可以是：使该冗余位线161及与其相连的存储单元130的地址整体替换第二待替换位线129及与其相连的存储单元130的地址。
在一些实施例中，参考图10至图13，在检测边缘子存储阵列110和/或中间子存储阵列120中的位线是否损坏，以及检测与位线对应的存储单元130是否损坏，并采用替换位线修补待替换位线之后，待替换位线包括第一待替换位线109和第二待替换位线129，替换位线包括第一替换位线119和第二替换位线139；修补方法还可以包括：将第一选通信号Control1、第二选通信号Control2和第三选通信号Control3的逻辑电平值存储至存储器中的熔丝电路107中；在对存储器进行上电时，将第一选通信号Control1、第二选通信号Control2和第三选通信号Control3的逻辑电平值从熔丝电路107中读出，并传输至与第一选通信号Control1、第二选通信号Control2和第三选通信号Control3对应的寄存器105中存储。
需要说明的是，对存储器进行上电指的是，给存储器提供一个复位脉冲，并使得存储器保持静态，直至存储器达到一个能保证正常工作的阈值，其作用是保证在施加电源后，存储器初始化至已知状态。
在一些实施例中，熔丝电路107包括熔丝子电路或者反熔丝子电路。也即，熔丝电路107可以由熔丝或反熔丝构成。
综上所述，在有利于通过读取电路103以及其接收的第一选通信号Control1、第二选通信号Control2和第三选通信号Control3，使得边缘子存储阵列110中的所有第一子位线111和所有第二子位线121均能正常投入使用，从而有利于提高对边缘子存储阵列110中存储单元130的利用率，以及利用第一选择电路123匹配第二选择电路133或第三选择电路143，使得第一节点net1和第二节点net2受到的负载影响相对称，以进一步提高感测放大器113对第一节点net1和第二节点net2处的电位的感测精度的同时，还可以通过上述修补方法对存储阵列100中的各种存储单元130进行充分的利用。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各种改动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (12)

1.一种存储器，其特征在于，包括：
存储阵列，所述存储阵列包括至少两个边缘子存储阵列和中间子存储阵列，所述中间子存储阵列位于两个所述边缘子存储阵列之间，所述边缘子存储阵列中包括多条第一子位线和多条第二子位线，所述中间子存储阵列中包括多条第二位线；
多个与一所述第一子位线、一所述第二子位线和一所述第二位线均耦接的读取电路；
每一所述读取电路包括：
具有第一节点和第二节点的感测放大器；
第一选择电路，耦接在所述第二位线和所述第一节点之间，被配置为，接收第一选通信号并基于所述第一选通信号选择是否电连接所述第二位线和所述第一节点；
第二选择电路，耦接在所述第一子位线和所述第二节点之间，被配置为，接收第二选通信号并基于所述第二选通信号选择是否电连接所述第一子位线和所述第二节点；
第三选择电路，耦接在所述第二子位线和所述第二节点之间，被配置为，接收第三选通信号并基于所述第三选通信号选择是否电连接所述第二子位线和所述第二节点；
其中，所述第二选通信号和所述第三选通信号为差分信号，所述第二选择电路和所述第三选择电路择一导通，所述感测放大器被配置为放大所述第一子位线和所述第二位线上的电压差，或者放大所述第二子位线和所述第二位线上的电压差。
2.根据权利要求1所述的存储器，其特征在于，还包括：多个控制电路，所述控制电路与所述读取电路一一对应；
其中，所述控制电路被配置为，控制所述第一选通信号、所述第二选通信号和所述第三选通信号的逻辑电平值，并切换所述第二选通信号和所述第三选通信号两者的逻辑电平值，且在切换阶段使所述第一选通信号的逻辑电平值由第一逻辑电平值切换为第二逻辑电平值，在所述切换阶段结束后使所述第一选通信号的逻辑电平值由所述第二逻辑电平值切换为所述第一逻辑电平值，所述第一逻辑电平值大于所述第二逻辑电平值。
3.根据权利要求1所述的存储器，其特征在于，还包括：与多个所述读取电路均耦接的总控制电路，被配置为，依据列选通信号选择多个所述读取电路中至少一个，并控制选择的同一所述读取电路中的所述第一选通信号、所述第二选通信号和所述第三选通信号的逻辑电平值，并切换所述第二选通信号和所述第三选通信号两者的逻辑电平值，且在切换阶段使所述第一选通信号的逻辑电平值由第一逻辑电平值切换为第二逻辑电平值，在所述切换阶段结束后使所述第一选通信号的逻辑电平值由所述第二逻辑电平值切换为所述第一逻辑电平值，所述第一逻辑电平值大于所述第二逻辑电平值。
4.根据权利要求1所述的存储器，其特征在于，还包括：多个寄存器，所述寄存器与所述读取电路一一对应，每一所述寄存器被配置为：
存储与该寄存器对应的所述读取电路中的所述第一选通信号、所述第二选通信号和所述第三选通信号三者的逻辑电平值。
5.根据权利要求1至4中任一项所述的存储器，其特征在于，所述第一选择电路包括第一MOS管，所述第一MOS管的控制端接收所述第一选通信号，所述第一MOS管的第一端耦接所述第一节点，所述第一MOS管的第二端耦接所述第二位线；
所述第二选择电路包括第二MOS管，所述第二MOS管的控制端接收所述第二选通信号，所述第二MOS管的第一端耦接所述第二节点，所述第二MOS管的第二端耦接所述第一子位线；
所述第三选择电路包括第三MOS管，所述第三MOS管的控制端接收所述第三选通信号，所述第三MOS管的第一端耦接所述第二节点，所述第三MOS管的第二端耦接所述第二子位线。
6.根据权利要求5所述的存储器，其特征在于，所述感测放大器的工作电压和所述第一MOS管的阈值电压之和为第一参考电压，所述感测放大器的工作电压和所述第二MOS管的阈值电压之和为第二参考电压，所述感测放大器的工作电压和所述第三MOS管的阈值电压之和为第三参考电压；
在所述第一MOS管基于所述第一选通信号导通时，所述第一选通信号处于有效状态的电压大于等于所述第一参考电压；
在所述第二MOS管基于所述第二选通信号导通时，所述第二选通信号处于有效状态的电压大于等于所述第二参考电压；
在所述第三MOS管基于所述第三选通信号导通时，所述第三选通信号处于有效状态的电压大于等于所述第三参考电压；
其中，所述第一MOS管、所述第二MOS管和所述第三MOS管均为NMOS管。
7.根据权利要求1所述的存储器，其特征在于，所述感测放大器包括：第一PMOS管、第二PMOS管、第四NMOS管和第五NMOS管，其中，所述第四NMOS管的控制端耦接所述第一节点，所述第五NMOS管的控制端耦接所述第二节点，所述第四NMOS管的第一端和所述第五NMOS管的第一端均与第二控制节点耦接，所述第四NMOS管的第二端和所述第一PMOS管的第二端均与第三节点耦接，所述第五NMOS管的第二端和所述第二PMOS管的第二端均与第四节点耦接，所述第一PMOS管的第一端和所述第二PMOS管的第一端均与第一控制节点耦接，所述第一PMOS管的控制端耦接所述第四节点，所述第二PMOS管的控制端耦接所述第三节点；
预充电电路，所述预充电电路具有第三端和第四端，所述第三端耦接所述第一节点，所述第四端接收预充电电压，所述预充电电路的控制端接收预充电信号，所述预充电电路被配置为对所述存储阵列进行预充电；
第一隔离晶体管和第二隔离晶体管，所述第一隔离晶体管的控制端接收隔离信号，所述第一隔离晶体管的第一端和第二端中的一者耦接所述第一节点，另一者耦接所述第四节点，所述第二隔离晶体管的控制端接收所述隔离信号，所述第二隔离晶体管的第一端和第二端中的一者耦接所述第二节点，另一者耦接所述第三节点；和/或，第一偏移补偿晶体管和第二偏移补偿晶体管，所述第一偏移补偿晶体管的控制端接收偏移补偿信号，所述第一偏移补偿晶体管的第一端和第二端中的一者耦接所述第一节点，另一者耦接所述第三节点，所述第二偏移补偿晶体管的控制端接收所述偏移补偿信号，所述第二偏移补偿晶体管的第一端和第二端中的一者耦接所述第二节点，另一者耦接所述第四节点。
8.根据权利要求1所述的存储器，其特征在于，沿第一方向上，每一所述第一子位线和每一所述第二子位线交替排布，相邻的所述第一子位线和所述第二子位线分别与同一所述读取电路耦接。
9.一种存储器的修补方法，应用于根据权利要求1至8任一项所述的存储器，其特征在于，包括：
检测所述边缘子存储阵列中的第一位线或者与第一位线对应的存储单元是否损坏，将检测到的损坏的所述第一位线以及与损坏的所述存储单元对应的所述第一位线标记为第一待替换位线，所述边缘子存储阵列中的第一位线为所述第一子位线或所述第二子位线；
若与同一所述读取电路耦接的所述第一子位线或所述第二子位线中的一者被标记为第一待替换位线，则将所述第一子位线或所述第二子位线中的另一者作为第一替换位线，基于所述第二选通信号或所述第三选通信号中的一者固定禁用所述第一待替换位线，并基于所述第二选通信号或所述第三选通信号中的另一者固定使能所述第一替换位线。
10.根据权利要求9所述的修补方法，其特征在于，所述存储阵列还包括冗余子存储阵列，所述冗余子存储阵列中包括多条冗余位线，所述冗余位线用于替换所述边缘子存储阵列中损坏的第一位线；
所述修补方法还包括：
若与同一所述读取电路耦接的所述第一子位线和所述第二子位线均被标记为所述第一待替换位线，则基于所述第二选通信号固定禁用所述第一子位线，基于所述第三选通信号固定禁用所述第二子位线，并将一所述冗余位线作为所述第一替换位线。
11.根据权利要求10所述的修补方法，其特征在于，所述冗余位线还用于替换所述中间子存储阵列中损坏的所述第二位线，所述修补方法还包括：
检测所述中间子存储阵列中的所述第二位线是否损坏，以及检测与所述第二位线对应的存储单元是否损坏，将检测到的损坏的所述第二位线以及与损坏的所述存储单元对应的所述第二位线标记为第二待替换位线；
基于所述第一选通信号固定禁用所述第二待替换位线，并将所述冗余位线作为第二替换位线。
12.根据权利要求9至11任一项所述的修补方法，其特征在于，在检测所述边缘子存储阵列和/或所述中间子存储阵列中的位线是否损坏，以及检测与所述位线对应的存储单元是否损坏，并采用替换位线修补待替换位线之后，所述待替换位线包括第一待替换位线和第二待替换位线，所述替换位线包括第一替换位线和第二替换位线；
所述修补方法还包括：
将所述第一选通信号、所述第二选通信号和所述第三选通信号的逻辑电平值存储至所述存储器中的熔丝电路中；
在对所述存储器进行上电时，将所述第一选通信号、所述第二选通信号和所述第三选通信号的逻辑电平值从所述熔丝电路中读出，并传输至与所述第一选通信号、所述第二选通信号和所述第三选通信号对应的寄存器中存储。
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