CN113948121A - 感测放大装置 - Google Patents

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CN113948121A CN202010679018.4A CN202010679018A CN113948121A CN 113948121 A CN113948121 A CN 113948121A CN 202010679018 A CN202010679018 A CN 202010679018A CN 113948121 A CN113948121 A CN 113948121A
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Abstract

本发明提供一种感测放大装置。感测放大装置包括第一感测放大器、第二感测放大器以及第三感测放大器。第一感测放大器的输入端耦接至第一位线。第二感测放大器的输入端耦接至第二位线。第三感测放大器具有差动输入对与差动输出对，其中差动输入对的第一输入端耦接至第一感测放大器的输出端，差动输入对的第二输入端耦接至第二感测放大器的输出端，差动输出对的第一输出端耦接至第一感测放大器的输入端，以及差动输出对的第二输出端耦接至第二感测放大器的输入端。

Description

感测放大装置
技术领域
本发明涉及一种信号放大电路，尤其涉及一种感测放大装置。
背景技术
图1示出了动态随机存取内存(dynamic random access memory，DRAM)100内的存储单元阵列的电路方块示意图。DRAM 100的存储单元阵列包括多个子阵列110～140。子阵列110～140的每一个具有多条位线(bit line)BL0与BL1、多条字线(word line，未示出)以及多个存储单元(未示出)。依照设计需求，这些子阵列110～140可以是已知的存储单元阵列是其他存储单元阵列，故不再赘述。
图1所示DRAM 100还包括多个感测放大器。两个子阵列的位线共享一个感测放大器。这些感测放大器的每一个是差动信号放大器。亦即，这些感测放大器的每一个具有差动对。所述差动对的第一端与第二端分别耦接至不同子阵列的一条位线。例如，感测放大器150的差动对的第一端耦接至子阵列110的位线BL0，而感测放大器150的差动对的第二端耦接至子阵列120的位线BL1。
图1所示感测放大器150的差动对的第一端与第二端具有相同的位线电容。负载电容匹配可以用于精确差分感测。如图1所示，因为边缘子阵列(例如子阵列110或140)的一侧没有感测放大器，所以位线电容匹配是不可能的。边缘子阵列110与140中包括有伪位线(dummy bit-line，以虚线表示)，以及连接至伪位线的多个伪存储单元(dummy memorycell，未绘出)。一般而言，伪存储单元是被闲置不用的存储单元。因此，在边缘子阵列中的一半存储单元为不可用(unavailable)。
图2示出了图1所示感测放大器150、位线BL0与位线BL1。图3示出了图2所示字线WL、控制信号CSP、控制信号CSN、数据SN、位线BL0与位线BL1的波形示意图。图3所示横轴表示时间，而纵轴表示信号的电平。请参照图2与图3。图2所示感测放大器150的第一电源端接收控制信号CSP，而感测放大器150的第二电源端接收控制信号CSN。图2所示电容器CBL表示位线BL0与位线BL1的寄生电容。图2所示存储单元MC表示在子阵列120中耦接至位线BL1的多个存储单元中的一个。存储单元MC示出了等效电路，包括开关SW与存储组件CSN。开关SW的第一端耦接至位线BL1。开关SW的第二端耦接至存储组件CSN。开关SW的控制端耦接至在子阵列120中多条字线中的一条字线WL。当字线WL开启开关SW时，感测放大器150可以经由位线BL1去感测(读取)存储单元MC的数据SN，进而放大数据SN的电平。感测信号(位线BL0与位线BL1之间的电平差)可以表示为
Figure BDA0002585179420000021
感测放大器150包括NMOS对(pair)和PMOS对。由于制程变异会导致在感测放大器150中成对的晶体管之间的Vth失配(mismatch)。故感测信号dVSIG必须大于Vth失配，感测放大器150才能正确检测到感测信号dVSIG。然而，随着制程微缩，胞储存节点(cell storagenode，CSN)的电容减小并且感测信号dVSIG变小。另外，随着在芯片上的感测放大器的数量增加，Vth失配在统计上也会增加。因此，感测信号容限(margin)随制程微缩而减小。
须注意的是，“背景技术”段落的内容是用来帮助了解本发明。在“背景技术”段落所公开的部份内容(或全部内容)可能不是所属技术领域中的技术人员所知道的已知技术。在“背景技术”段落所公开的内容，不代表该内容在本发明申请前已被所属技术领域中的技术人员所知悉。
发明内容
本发明是针对一种感测放大装置，以感测(读取)位线的数据。
在根据本发明的实施例中，上述的感测放大装置包括第一感测放大器、第二感测放大器以及第三感测放大器。第一感测放大器的输入端耦接至第一位线。第二感测放大器的输入端耦接至第二位线。第三感测放大器具有差动输入对与差动输出对，其中差动输入对的第一输入端耦接至第一感测放大器的输出端，差动输入对的第二输入端耦接至第二感测放大器的输出端，差动输出对的第一输出端耦接至第一感测放大器的输入端，以及差动输出对的第二输出端耦接至第二感测放大器的输入端。
基于上述，本发明诸实施例所述第一感测放大器与(或)第二感测放大器可以放大在位线的小信号。所述第三感测放大器可以接收经放大的差动信号。因此，所述感测放大装置可以感测(读取)位线的数据。
附图说明
图1示出了在动态随机存取内存内的存储单元阵列的电路方块(circuit block)示意图；
图2示出了图1所示感测放大器与位线；
图3示出了图2所示字线、控制信号、数据与位线的波形示意图；
图4是依照本发明的一实施例所示出的一种感测放大装置的电路方块示意图；
图5是依照本发明的一实施例所示出的一种感测放大器的电路示意图；
图6是依照本发明的一实施例说明图5所示信号的时序示意图；
图7是依照本发明的另一实施例所示出的一种感测放大器的电路示意图；
图8是依照本发明的一实施例说明图7所示信号的时序示意图；
图9是依照本发明的又一实施例所示出的一种电压产生电路的电路示意图；
图10是依照本发明的又一实施例说明图4所示感测放大器的电路示意图；
图11是依照本发明的一实施例说明图10所示信号的时序示意图；
图12是依照本发明的再一实施例说明图4所示感测放大器的电路示意图；
图13是依照本发明的一实施例说明图12所示信号的时序示意图。
附图标记说明
100:动态随机存取内存；
110～140:子阵列；
150、410、420、430、500、700:感测放大器；
400:感测放大装置；
411～414、421～424、431～435、510～520、711～712、720、730、913～914:晶体管；
601、801、1101、1301:初始化期间；
602、802、1102、1302:感测期间；
710:控制电路；
BL、BL0、BL1、BLa、BLb:位线；
BLC、BLC0、BLC1、CSP、CSN、EQ、NBLCS、NBLCS0、NBLCS1、PBLCS、PBLCS0、PBLCS1、SENC、SENC0、SENC1:控制信号；
CBL:电容器；
CSN:存储元件；
IBLC:电流源；
MC、MC1、MC2:存储单元；
NCS、PCS:电压；
PC:位线预充电期间；
SEN、SEN0、SEN1:节点；
SN:数据；
SW:开关；
VBLP:偏压电压；
VN:输出电压；
VP:电源电压；
VREF_BLC、VSEN、VSEN0、VSEN1、VSS:参考电压；
WL:字线；
WLE:字线致能期间。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
在本案说明书全文(包括权利要求)中所使用的“耦接(或连接)”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以透过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在附图及实施方式中使用相同标号的组件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的组件/构件/步骤可以相互参照相关说明。
图4是依照本发明的一实施例所示出的一种感测放大装置400的电路方块示意图。感测放大装置400可以是两级(2stages)的感测放大器。在本实施例中，感测放大装置400包括感测放大器410～430。感测放大器410的输入端耦接至位线BLa。感测放大器420的输入端耦接至位线BLb。位线BLa与位线BLb可以参照图1与图2所示位线BL0与BL1的相关说明来类推。
位线BLa耦接至在DRAM内的存储单元阵列的一个子阵列中的多个存储单元(例如存储单元MC1)，而位线BLb耦接至在所述存储单元阵列的另一个子阵列中的多个存储单元(例如存储单元MC2)。所述子阵列可以参照图1所示子阵列110～140的相关说明来类推，而存储单元MC1与存储单元MC2可以参照图2所示存储单元MC的相关说明来类推，故不再赘述。
感测放大器410与420可以是非差动信号放大器(单端信号放大器)或是任何合适类型的放大器。感测放大器410可以感测并放大在位线BLa上的信号，并将经放大信号输出到节点SEN0，而感测放大器420亦可以感测并放大在位线BLb上的信号，并将经放大信号输出到节点SEN1。当感测放大器410将对应于在位线BLa上的信号的经放大信号输出到节点SEN0时，感测放大器420可以将节点SEN1设置为参考电压VSEN1的电平(例如1.2V)。当感测放大器420将对应于在位线BLb上的信号的经放大信号输出到节点SEN1时，感测放大器410可以将节点SEN0设置为参考电压VSEN0的电平(例如1.2V)。
感测放大器430可以是差动信号放大器。感测放大器430具有差动输入对与差动输出对。所述差动输入对的第一输入端通过节点SEN0耦接至感测放大器410的输出端，而所述差动输入对的第二输入端通过节点SEN1耦接至感测放大器420的输出端。感测放大器430的差动输出对可以提供针对位线BLa与位线BLb的感测结果给下一级电路(例如模拟数字转换器)。此外，所述差动输出对的第一输出端耦接至感测放大器410的输入端，以及所述差动输出对的第二输出端耦接至感测放大器420的输入端。因此，感测放大器430可以感测并放大节点SEN0与SEN1之间的差动电压，并将经放大信号输出到位线BLa与BLb。
在感测放大装置400中，在位线BLa与BLb上的小信号分别被第一级的感测放大器410与420放大，然后将经放大信号输出给第二级的感测放大器430。因此，感测放大器430所接收到的差动信号的强度大于图1所示感测放大器150所接收到的差动信号的强度。因此，尽管制程发生微缩，图4所示实施例仍可以实现足够的感测信号容限。因此，感测放大装置400具有失配耐性(immunity to mismatch)。另外，它不需要精确的位线电容匹配。因此，边缘子阵列可以在两侧都配置有感测放大装置400，并且边缘子阵列的所有存储单元都可以被使用。
图5是依照本发明的一实施例所示出的一种感测放大器500的电路示意图。感测放大器500适用于图4的感测放大器410与420。图5中，参考电压VSEN可以被模拟为图4的参考电压VSEN0或VSEN1，位线BL可以被模拟为图4的位线BLa或BLb，而节点SEN可以被模拟为图4的节点SEN0或SEN1。图5的参考电压VSEN、控制信号SENC与控制信号BLC可以是由其他装置(未示出，例如控制器、参考电压产生电路等)来提供。
请参照图5，感测放大器500包括晶体管510与520。晶体管510包括PMOS晶体管或是其他晶体管。晶体管520包括NMOS晶体管或是其他晶体管。晶体管510的第一端(例如源极)耦接至参考电压VSEN。晶体管510的第二端(例如漏极)耦接至感测放大器500的输出端，以输出经放大信号(或参考电压VSEN)至节点SEN。晶体管510的控制端(例如栅极)受控于控制信号SENC。晶体管520的第一端(例如源极)耦接至感测放大器500的输入端，以接收位线BL的数据信号。晶体管520的第二端(例如漏极)耦接至晶体管510的第二端。晶体管520的控制端(例如栅极)受控于控制信号BLC。
图6是依照本发明的一实施例说明图5所示信号的时序示意图。图6所示横轴表示时间，而纵轴表示信号的电平。图6示出了在字线WL上的控制信号。在字线WL上的控制信号为高逻辑电平的期间被称为字线致能期间WLE。当在字线WL上的控制信号为高逻辑电平时，耦接至位线BL的多个存储单元中的一个对应存储单元会被选择，而此被选择的对应存储单元会将数据输出至位线BL。
请参照图5与图6。在位线预充电期间PC，控制信号SENC开启(turn on)晶体管510，控制信号BLC驱动晶体管520以对位线BL进行预充电。控制信号BLC可以驱动晶体管520，以将位线BL的电平设置为适当的预充电电平(例如0.5V)。
接着，在字线致能期间WLE的初始化期间601之前，控制信号SENC开启晶体管510以及控制信号BLC截止(turn off)晶体管520。晶体管510可以在初始化期间601将节点SEN的电平设置为预充电电平(参考电压VSEN)。在晶体管520被截止后，在字线致能期间WLE的初始化期间601中，字线WL开启欲读取的存储单元，致使欲读取的存储单元将数据输出至经预充电的位线BL上。在数据为“1”的情况下，位线BL的电平变得高于预充电电平。在数据为“0”的情况下，位线BL的电平变得低于预充电电平。
在初始化期间601结束后，控制信号SENC截止晶体管510。接着，在字线致能期间WLE的感测期间602，控制信号SENC截止晶体管510，以及控制信号BLC驱动晶体管520以感测位线BL。在感测期间602且在位线BL的数据为第一逻辑态(例如为“1”)的情况下，晶体管520为截止，使得节点SEN保持于预充电电平(例如1.2V)。在感测期间602且在位线BL的数据为第二逻辑态(例如为“0”)的情况下，晶体管520为开启。由于节点SEN的电容(capacitance)远小于位线BL的电容，因此节点SEN被放电至接近位线BL的电平。
图7是依照本发明的另一实施例所示出的一种感测放大器700的电路示意图。感测放大器700适用于图4的感测放大器410与420。图7中，参考电压VSEN可以被模拟为图4的参考电压VSEN0或VSEN1，位线BL可以被模拟为图4的位线BLa或BLb，而节点SEN可以被模拟为节点SEN0或SEN1。图7的参考电压VSEN、控制信号SENC、控制信号PBLCS、参考电压VREF_BLC与控制信号NBLCS可以是由其他装置(未示出，例如控制器、参考电压产生电路等)来提供。依照设计需求，参考电压VREF_BLC可以是固定电压。
请参照图7，感测放大器700包括控制电路710、晶体管720与晶体管730。晶体管720与730可以参照图5的晶体管510与520的相关说明来类推，故不再赘述。晶体管720的第一端(例如源极)耦接至参考电压VSEN。晶体管720的第二端(例如漏极)耦接至感测放大器700的输出端，以输出经放大信号(或参考电压VSEN)至节点SEN。晶体管720的控制端(例如栅极)受控于控制信号SENC。晶体管730的第一端(例如源极)耦接至感测放大器700的输入端，以接收位线BL的数据信号。晶体管730的第二端(例如漏极)耦接至晶体管720的第二端。晶体管730的控制端(例如栅极)受控于控制信号BLC。
控制电路710的输入端耦接至感测放大器700的输入端，以接收位线BL的数据信号。控制电路710可以产生控制信号BLC给晶体管730的控制端。控制电路710可以依据感测放大器700的输入端的电平(位线BL的数据信号的电平)而动态调整控制信号BLC。
图7所述实施例中，控制电路710包括晶体管711与晶体管712。晶体管711包括PMOS晶体管或是其他晶体管。晶体管712包括NMOS晶体管或是其他晶体管。晶体管711的第一端(例如源极)接收控制信号PBLCS。晶体管711的第二端(例如漏极)耦接至控制电路710的输出端，以产生控制信号BLC给晶体管730的控制端。晶体管711的控制端(例如栅极)受控于参考电压VREF_BLC。晶体管712的第一端(例如源极)接收控制信号NBLCS。晶体管712的第二端(例如漏极)耦接至晶体管711的第二端。晶体管712的控制端(例如栅极)耦接至控制电路710的输入端，以接收位线BL的数据信号。
图8是依照本发明的一实施例说明图7所示信号的时序示意图。请参照图7与图8，在位线预充电期间PC，控制信号PBLCS被拉升，因此晶体管711为开启而拉高控制信号BLC。在位线预充电期间PC，控制信号SENC开启晶体管720，以及控制信号BLC驱动晶体管730以对位线BL进行预充电。晶体管730可以将位线BL的电平设置为适当的预充电电平(例如0.5V)。位线BL的这个预充电电平被反馈至晶体管712的控制端，使得晶体管712可以依照位线BL的电平去动态调整控制信号BLC的电平。
在位线预充电期间PC结束后，控制信号PBLCS被拉降，因此晶体管711为截止，使得控制信号BLC被晶体管712拉降。接着，在字线致能期间WLE的初始化期间801，控制信号SENC开启晶体管720以及控制信号BLC截止晶体管730。晶体管720可以在初始化期间801将节点SEN的电平设置为预充电电平(参考电压VSEN)。在晶体管730被截止后，字线WL开启欲读取的存储单元，致使数据输出至经预充电的位线BL上。
在初始化期间801结束后，控制信号SENC截止晶体管720。接着，在字线致能期间WLE的感测期间802，控制信号PBLCS再一次被拉升，因此晶体管711为开启而拉高控制信号BLC。在感测期间802，控制信号SENC截止晶体管720，以及控制信号BLC驱动晶体管730以感测位线BL。在感测期间802且在位线BL的数据为第一逻辑态(例如为“1”)的情况下，晶体管730为截止，使得节点SEN保持于预充电电平(例如1.2V)。在感测期间802且在位线BL的数据为第二逻辑态(例如为“0”)的情况下，晶体管730为开启，因此节点SEN被放电至接近位线BL的电平。位线BL的电平(数据电压的电平)被反馈至晶体管712的控制端，使得晶体管712可以依照位线BL的电平去动态调整控制信号BLC的电平。
在位线预充电期间PC和感测期间802，控制电路710可以依据位线BL的电平而动态控制所述控制信号BLC。因此，感测放大器700可以实现高速位线预充电和感测。
图9是依照本发明的一实施例所示出的一种电压产生电路的电路示意图。图9所示电源电压VP、偏压电压VBLP与参考电压VSS可以是由其他装置(未示出，例如控制器、参考电压产生电路等)来提供。偏压电压VBLP可以是位线预充电电平目标(例如0.5V)。图9所示电压产生电路可以提供电压给控制电路710，并且所有感测放大器共享一个电压产生电路。在图9所示电压发生器中，电源电压VP的电平相同于控制信号PBLCS的高逻辑电平，并且输出电压VN的电平相同于控制信号NBLCS的低逻辑电平。偏压电压VBLP可以控制参考电压VREF_BLC的电平和输出电压VN的电平，并且位线预充电电平变为相同于偏压电压VBLP的电平。
晶体管913的第一端(例如源极)接收电源电压VP。晶体管913的第二端(例如漏极)耦接至晶体管913的控制端(例如栅极)，以及提供参考电压VREF_BLC。晶体管914的第一端(例如漏极)耦接至晶体管913的第二端。晶体管914的第二端(例如源极)耦接至电流源IBLC，以及提供输出电压VN。晶体管914的控制端(例如栅极)接收偏压电压VBLP。电流源IBLC还耦接至参考电压VSS。电流源IBLC可以控制在感测放大器的控制电路710中的电流消耗。
图10是依照本发明的又一实施例说明图4所示感测放大器410～430的电路示意图。图10所示参考电压VSEN0～VSEN1、控制信号SENC0～SENC1、控制信号BLC0～BLC1、电压PCS、电压NCS与控制信号EQ可以是由其他装置(未示出，例如控制器、参考电压产生电路等)来提供。
请参照图10，感测放大器410包括晶体管411～412。晶体管411的第一端(例如源极)耦接至参考电压VSEN0。晶体管411的第二端(例如漏极)耦接至感测放大器410的输出端，以输出经放大信号(或参考电压VSEN0)至节点SEN0。晶体管411的控制端(例如栅极)受控于控制信号SENC0。晶体管412的第一端(例如源极)耦接至感测放大器410的输入端，以接收位线BLa的数据信号。晶体管412的第二端(例如漏极)耦接至晶体管411的第二端。晶体管412的控制端(例如栅极)受控于控制信号BLC0。图10所示感测放大器410、晶体管411与晶体管412可以参照图5所示感测放大器500、晶体管510与晶体管520的相关说明来类推，故不再赘述。
感测放大器420包括晶体管421与422。晶体管421的第一端(例如源极)耦接至参考电压VSEN1。晶体管421的第二端(例如漏极)耦接至感测放大器420的输出端，以输出经放大信号(或参考电压VSEN1)至节点SEN1。晶体管421的控制端(例如栅极)受控于控制信号SENC1。晶体管422的第一端(例如源极)耦接至感测放大器420的输入端，以接收位线BLb的数据信号。晶体管422的第二端(例如漏极)耦接至晶体管421的第二端。晶体管422的控制端(例如栅极)受控于控制信号BLC1。图10所示感测放大器420、晶体管421与晶体管422可以参照图5所示感测放大器500、晶体管510与晶体管520的相关说明来类推，故不再赘述。
感测放大器430包括晶体管431～435。晶体管435的第一端与第二端(例如源极与漏极)分别耦接至位线BLa与BLb。晶体管435的控制端(例如栅极)受控于控制信号EQ。
晶体管431的第一端(例如源极)与晶体管432的第一端(例如源极)耦接至电压PCS。电压PCS的电平可以依照设计需求来决定。晶体管431的第二端(例如漏极)与晶体管432的控制端(例如栅极)耦接至感测放大器430的第一输出端，其中感测放大器430的所述第一输出端可以将经放大信号反馈给感测放大器410的输入端。晶体管431的控制端(例如栅极)与晶体管432的第二端(例如漏极)耦接至感测放大器430的第二输出端，其中感测放大器430的所述第二输出端可以将经放大信号反馈给感测放大器420的输入端。
晶体管433的第一端(例如源极)与晶体管434的第一端(例如源极)耦接至电压NCS。电压NCS的电平可以依照设计需求来决定。晶体管433的第二端(例如漏极)耦接至感测放大器430的第一输出端，其中感测放大器430的所述第一输出端可以将经放大信号反馈给感测放大器410的输入端。晶体管433的控制端(例如栅极)耦接至感测放大器430的第二输入端，以从节点SEN1接收经放大信号(或参考电压VSEN1)。晶体管434的第二端(例如漏极)耦接至感测放大器430的第二输出端，其中感测放大器430的所述第二输出端可以将经放大信号反馈给感测放大器420的输入端。晶体管434的控制端(例如栅极)耦接至感测放大器430的第一输入端，以从节点SEN0接收经放大信号(或参考电压VSEN0)。
图11是依照本发明的一实施例说明图10所示信号的时序示意图。在图11中，虚线的波形表示具有标示“0”的信号(例如SENC0、VSEN0、BLC0与SEN0)，实线表示具有标示“1”的信号(例如SENC1、VSEN1、BLC1与SEN1)。请参照图10与图11。在位线预充电期间PC，电压PCS与NCS被拉升(例如从0.3V拉升至0.5V)，参考电压VSEN0为高电平(例如1.3V)，参考电压VSEN1为低电平(例如0.5V)，控制信号SENC0与SENC1均为低电平(例如0V)，控制信号BLC0为高电平，控制信号BLC1为低电平(例如0V)。因此在位线预充电期间PC，晶体管412可以对位线BL0进行预充电(例如从0.3V预充电至0.5V)，晶体管411可以将节点SEN0设置为参考电压VSEN0的电平(例如1.3V)，而且晶体管421可以将节点SEN1设置为参考电压VSEN1的电平(例如0.5V)。
在位线预充电期间PC结束后，控制信号BLC0被拉降，因此晶体管412为截止。在晶体管412与422被截止后，字线WL开启欲读取的存储单元，致使欲读取的存储单元将数据输出至经预充电的位线BLa上。接下来，在字线致能期间WLE的初始化期间1101，控制信号SENC0与SENC1开启晶体管411与421，以及控制信号BLC0与BLC1截止晶体管412与422。晶体管411与421可以在初始化期间1101将节点SEN0与SEN1的电平设置为参考电压VSEN0与VSEN1的电平。
在初始化期间1101结束后，控制信号SENC0被拉升(例如从0V拉升至1.3V)以截止晶体管411。接着，在字线致能期间WLE的感测期间1102，控制信号SENC0为高电平(例如1.3V)而控制信号SENC1为低电平(例如0V)，致使当感测放大器410将对应于在位线BLa上的信号的经放大信号输出到节点SEN0时，晶体管421可以将节点SEN1设置为参考电压VSEN1的电平(例如0.5V)。在感测期间1102，控制信号BLC0再一次被拉升而控制信号BLC1维持低电平，因此晶体管422为截止而晶体管412可以感测位线BLa。在感测放大器410感测位线BLa的期间，控制信号SENC1开启晶体管421以及控制信号BLC1截止晶体管422。
图12是依照本发明的再一实施例说明图4的感测放大器410～430的电路示意图。图12的感测放大器430与晶体管431～435可以参照图10实施例的相关说明来类推，故不再赘述。图12所示参考电压VSEN0～VSEN1、控制信号SENC0～SENC1、控制信号PBLCS0～PBLCS1、控制信号NBLCS0～NBLCS1、电压PCS、电压NCS、参考电压VREF_BLC与控制信号EQ可以是由其他装置(未示出，例如控制器、参考电压产生电路等)来提供。
请参照图12，感测放大器410包括晶体管411～414。晶体管411的第一端(例如源极)耦接至参考电压VSEN0。晶体管411的第二端(例如漏极)耦接至感测放大器410的输出端，以输出经放大信号(或参考电压VSEN0)至节点SEN0。晶体管411的控制端(例如栅极)受控于控制信号SENC0。晶体管412的第一端(例如源极)耦接至感测放大器410的输入端，以接收位线BLa的数据信号。晶体管412的第二端(例如漏极)耦接至晶体管411的第二端。晶体管412的控制端(例如栅极)受控于控制信号BLC0。晶体管413的第一端(例如源极)接收控制信号PBLCS0。晶体管413的第二端(例如漏极)耦接至晶体管412的控制端，以提供控制信号BLC0。晶体管413的控制端(例如栅极)受控于参考电压VREF_BLC。晶体管414的第一端(例如源极)接收控制信号NBLCS0。晶体管414的第二端(例如漏极)耦接至晶体管413的第二端。晶体管414的控制端(例如栅极)耦接至位线BLa。图12的感测放大器410与晶体管411～414可以参照图7的感测放大器700、晶体管720、晶体管730、晶体管711与晶体管712的相关说明来类推，故不再赘述。
感测放大器420包括晶体管421～424。晶体管421的第一端(例如源极)耦接至参考电压VSEN1。晶体管421的第二端(例如漏极)耦接至感测放大器420的输出端，以输出经放大信号(或参考电压VSEN1)至节点SEN1。晶体管421的控制端(例如栅极)受控于控制信号SENC1。晶体管422的第一端(例如源极)耦接至感测放大器420的输入端，以接收位线BLb的数据信号。晶体管422的第二端(例如漏极)耦接至晶体管421的第二端。晶体管422的控制端(例如栅极)受控于控制信号BLC1。晶体管423的第一端(例如源极)接收控制信号PBLCS1。晶体管423的第二端(例如漏极)耦接至晶体管422的控制端，以提供控制信号BLC1。晶体管423的控制端(例如栅极)受控于参考电压VREF_BLC。晶体管424的第一端(例如源极)接收控制信号NBLCS1。晶体管424的第二端(例如漏极)耦接至晶体管423的第二端。晶体管424的控制端(例如栅极)耦接至位线BLb。图12的感测放大器420与晶体管421～424可以参照图7所示感测放大器700、晶体管720、晶体管730、晶体管711与晶体管712的相关说明来类推，故不再赘述。
图13是依照本发明的一实施例说明图12所示信号的时序示意图。在图13中，虚线的波形表示具有标示“0”的信号(例如SENC0、VSEN0、PBLCS0、BLC0与SEN0)，实线表示具有标示“1”的信号(例如SENC1、VSEN1、PBLCS、BLC1与SEN1)。请参照图12与图13。在位线预充电期间PC，电压PCS与NCS被拉升(例如从0.3V拉升至0.5V)，参考电压VSEN0为高电平(例如1.3V)，参考电压VSEN1为低电平(例如0.5V)，控制信号SENC0与SENC1均为低电平(例如0V)，控制信号PBLCS0为高电平(例如1.3V)，控制信号PBLCS1为低电平(例如0V)，控制信号NBLCS0与NBLCS1均为低电平。因此在位线预充电期间PC，控制信号BLC0被拉高使得晶体管412可以对位线BL0进行预充电(例如从0.3V预充电至0.5V)，而控制信号BLC1维持于低电平(例如0V)使得晶体管422为截止。在位线预充电期间PC，晶体管411可以将节点SEN0设置为参考电压VSEN0的电平(例如1.3V)，而且晶体管421可以将节点SEN1设置为参考电压VSEN1的电平(例如0.5V)。
在位线预充电期间PC结束后，控制信号BLC0被拉降，因此晶体管412为截止。在晶体管412与422被截止后，字线WL开启欲读取的存储单元，致使欲读取的存储单元将数据输出至经预充电的位线BLa上。接下来，在字线致能期间WLE的初始化期间1301，控制信号SENC0与SENC1开启晶体管411与421，以及控制信号BLC0与BLC1截止晶体管412与422。晶体管411与421可以在初始化期间1301将节点SEN0与SEN1的电平设置为参考电压VSEN0与VSEN1的电平。
在初始化期间1301结束后，控制信号SENC0被拉升(例如从0V拉升至1.3V)以截止晶体管411。接着，在字线致能期间WLE的感测期间1302，控制信号SENC0为高电平(例如1.3V)而控制信号SENC1为低电平(例如0V)，致使当感测放大器410将对应于在位线BLa上的信号的经放大信号输出到节点SEN0时，晶体管421可以将节点SEN1设置为参考电压VSEN1的电平(例如0.5V)。在感测期间1302，控制信号BLC0再一次被拉升而控制信号BLC1维持低电平，因此晶体管422为截止而晶体管412可以感测位线BLa。在感测放大器410感测位线BLa的期间，控制信号SENC1开启晶体管421以及控制信号BLC1截止晶体管422。
综上所述，本发明公开了两级的感测放大器(感测放大装置400)。在感测放大装置400中，位线BLa或BLb的小信号(数据信号)被第一级的感测放大器410或420放大，然后将经放大信号输出给第二级的感测放大器430。感测放大器430可以接收经放大差动信号，以及对所述经放大差动信号进行第二阶段放大操作。因此，感测放大装置400可以感测位线BLa与(或)BLb的数据。感测放大器430所接收到的差动信号的强度大于图1所示感测放大器150所接收到的差动信号的强度。尽管制程发生微缩，感测放大装置400仍可以实现足够的感测信号容限。因此，感测放大装置400可以不需要精确的位线电容匹配。边缘子阵列(例如图1所示子阵列110或140)可在两侧都配置感测放大装置400，并且边缘子阵列的所有存储单元都可以被使用。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (11)

1.一种感测放大装置，其特征在于，所述感测放大装置包括：
第一感测放大器，具有输入端耦接至第一位线；
第二感测放大器，具有输入端耦接至第二位线；以及
第三感测放大器，具有差动输入对与差动输出对，其中所述差动输入对的第一输入端耦接至所述第一感测放大器的输出端，所述差动输入对的第二输入端耦接至所述第二感测放大器的输出端，所述差动输出对的第一输出端耦接至所述第一感测放大器的所述输入端，以及所述差动输出对的第二输出端耦接至所述第二感测放大器的所述输入端。
2.根据权利要求1所述的感测放大装置，其特征在于，所述第一感测放大器与所述第二感测放大器的每一个为非差动信号放大器，以及所述第三感测放大器为差动信号放大器。
3.根据权利要求1所述的感测放大装置，其特征在于，所述第一感测放大器包括：
第一晶体管，具有第一端耦接至第一参考电压，其中所述第一晶体管的第二端耦接至所述第一感测放大器的所述输出端，以及所述第一晶体管的控制端受控于第一控制信号；以及
第二晶体管，具有第一端耦接至所述第一感测放大器的所述输入端，其中所述第二晶体管的第二端耦接至所述第一晶体管的所述第二端，以及所述第二晶体管的控制端受控于第二控制信号。
4.根据权利要求3所述的感测放大装置，其特征在于，所述第一晶体管包括PMOS晶体管，以及所述第二晶体管包括NMOS晶体管。
5.根据权利要求3所述的感测放大装置，其特征在于，
在字线致能期间前的位线预充电期间，所述第一控制信号开启所述第一晶体管以及所述第二控制信号驱动所述第二晶体管以预充电所述第一位线；
在所述字线致能期间的初始化期间，所述第一控制信号开启所述第一晶体管以及所述第二控制信号截止所述第二晶体管；以及
在所述初始化期间后的所述字线致能期间的感测期间，所述第一控制信号截止所述第一晶体管以及所述第二控制信号驱动所述第二晶体管以感测所述第一位线。
6.根据权利要求5所述的感测放大装置，其特征在于，
在所述感测期间且在所述第一位线的数据为第一逻辑态的情况下，所述第二晶体管为截止；以及
在所述感测期间且在所述第一位线的数据为第二逻辑态的情况下，所述第二晶体管为开启。
7.根据权利要求3所述的感测放大装置，其特征在于，
在所述第二感测放大器感测所述第二位线的期间，所述第一控制信号开启所述第一晶体管以及所述第二控制信号截止所述第二晶体管。
8.根据权利要求3所述的感测放大装置，其特征在于，所述第一感测放大器还包括：
控制电路，具有输入端耦接至所述第一感测放大器的所述输入端，用以产生所述第二控制信号给所述第二晶体管的所述控制端，其中所述控制电路依据所述第一感测放大器的所述输入端的电平而动态调整所述第二控制信号。
9.根据权利要求8所述的感测放大装置，其特征在于，所述控制电路包括：
第三晶体管，具有第一端接收第三控制信号，其中所述第三晶体管的第二端耦接至所述控制电路的输出端以产生所述第二控制信号给所述第二晶体管的所述控制端，以及所述第三晶体管的控制端受控于第二参考电压；以及
第四晶体管，具有第一端接收第四控制信号，其中所述第四晶体管的第二端耦接至所述第三晶体管的所述第二端，以及所述第四晶体管的控制端耦接至所述控制电路的所述输入端。
10.根据权利要求9所述的感测放大装置，其特征在于，所述第三晶体管包括PMOS晶体管，以及所述第四晶体管包括NMOS晶体管。
11.根据权利要求1所述的感测放大装置，其特征在于，所述第三感测放大器包括：
第一晶体管，具有第一端耦接至第一电压，其中所述第一晶体管的第二端耦接至所述第三感测放大器的所述第一输出端，以及所述第一晶体管的控制端耦接至所述第三感测放大器的所述第二输出端；
第二晶体管，具有第一端耦接至所述第一电压，其中所述第二晶体管的第二端耦接至所述第三感测放大器的所述第二输出端，以及所述第二晶体管的控制端耦接至所述第三感测放大器的所述第一输出端；
第三晶体管，具有第一端耦接至第二电压，其中所述第三晶体管的第二端耦接至所述第三感测放大器的所述第一输出端，以及所述第三晶体管的控制端耦接至所述第三感测放大器的所述第二输入端；以及
第四晶体管，具有第一端耦接至所述第二电压，其中所述第四晶体管的第二端耦接至所述第三感测放大器的所述第二输出端，以及所述第四晶体管的控制端耦接至所述第三感测放大器的所述第一输入端。
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