JPH11328979A - 強誘電体メモリ装置及びその読み出し方法 - Google Patents
強誘電体メモリ装置及びその読み出し方法Info
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- JPH11328979A JPH11328979A JP10377706A JP37770698A JPH11328979A JP H11328979 A JPH11328979 A JP H11328979A JP 10377706 A JP10377706 A JP 10377706A JP 37770698 A JP37770698 A JP 37770698A JP H11328979 A JPH11328979 A JP H11328979A
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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Abstract
(57)【要約】
【課題】 基準電圧生成のためのレファレンスセルを使
用せずに性能を向上した強誘電体メモリ装置を提供す
る。 【解決手段】 本発明は強誘電体記憶素子を使用する強
誘電体メモリ装置に関し、特にデータをセンシングする
ための基準電圧を生成するためのレファレンスセルが必
要ない装置に関するものであり、複数のワードライン及
び複数の正、負ビットラインが互いに交差されマトリッ
クス形態で構成され、一つのセル当一つ以上の強誘電体
キャパシタを含む強誘電体メモリアレイ、及び上記正ビ
ットライン及び上記負ビットラインの小信号を感知し増
幅する感知増幅器を備える強誘電体メモリ装置におい
て、上記感知増幅器の電源電圧より高い値を持つ電圧で
上記正ビットラインをプレ−チャージするプレ−チャー
ジ手段とを含んでなる強誘電体メモリ装置を提供する。
用せずに性能を向上した強誘電体メモリ装置を提供す
る。 【解決手段】 本発明は強誘電体記憶素子を使用する強
誘電体メモリ装置に関し、特にデータをセンシングする
ための基準電圧を生成するためのレファレンスセルが必
要ない装置に関するものであり、複数のワードライン及
び複数の正、負ビットラインが互いに交差されマトリッ
クス形態で構成され、一つのセル当一つ以上の強誘電体
キャパシタを含む強誘電体メモリアレイ、及び上記正ビ
ットライン及び上記負ビットラインの小信号を感知し増
幅する感知増幅器を備える強誘電体メモリ装置におい
て、上記感知増幅器の電源電圧より高い値を持つ電圧で
上記正ビットラインをプレ−チャージするプレ−チャー
ジ手段とを含んでなる強誘電体メモリ装置を提供する。
Description
【０００１】
【発明が属する技術分野】本発明は強誘電体記憶素子を
使用する強誘電体メモリ装置及びその読み出し方法に関
し、特にデータをセンシングするための基準電圧を生成
するためのレファレンスセルが必要ない強誘電体メモリ
装置及びその読み出し方法に関する。
使用する強誘電体メモリ装置及びその読み出し方法に関
し、特にデータをセンシングするための基準電圧を生成
するためのレファレンスセルが必要ない強誘電体メモリ
装置及びその読み出し方法に関する。
【０００２】
【従来技術】強誘電体キャパシタの特性をまず説明する
と、図１は強誘電体キャパシタの記号と強誘電体キャパ
シタ端子Ａ、Ｂ間の電圧による関係を図式化したこと
で、強誘電体物質を誘電体で使用するキャパシタの両端
の電圧と誘起された電荷量間にヒステリシス関係がある
ことを見せる。
と、図１は強誘電体キャパシタの記号と強誘電体キャパ
シタ端子Ａ、Ｂ間の電圧による関係を図式化したこと
で、強誘電体物質を誘電体で使用するキャパシタの両端
の電圧と誘起された電荷量間にヒステリシス関係がある
ことを見せる。
【０００３】強誘電体キャパシタは両端の電圧が０Ｖで
ある時誘起された電荷量がＰ１、Ｐ２の２種類の状態で
存在し電源の供給がなくても２進形態のデータを保存す
ることができる。
ある時誘起された電荷量がＰ１、Ｐ２の２種類の状態で
存在し電源の供給がなくても２進形態のデータを保存す
ることができる。
【０００４】このような特性を用いて強誘電体キャパシ
タは非揮発性メモリ素子の記憶手段で利用される。ま
た、強誘電体キャパシタの両端に印加される電圧の方向
と大きさによって強誘電体内の分極状態が変化するの
に、Ｐ１状態の分極を維持している強誘電体キャパシタ
に十分に大きい負電圧（Ｖ３）を印加すると図１のヒス
テリシス曲線に沿ってキャパシタが移動しながらＰ３方
向に分極状態が変化し該負電圧を除去しキャパシタ両端
の電圧を０ＶとするとＰ２状態に移動する。
タは非揮発性メモリ素子の記憶手段で利用される。ま
た、強誘電体キャパシタの両端に印加される電圧の方向
と大きさによって強誘電体内の分極状態が変化するの
に、Ｐ１状態の分極を維持している強誘電体キャパシタ
に十分に大きい負電圧（Ｖ３）を印加すると図１のヒス
テリシス曲線に沿ってキャパシタが移動しながらＰ３方
向に分極状態が変化し該負電圧を除去しキャパシタ両端
の電圧を０ＶとするとＰ２状態に移動する。
【０００５】すなわち、強誘電体キャパシタは電圧によ
って矢印方向に電荷量状態が変化し、強誘電体キャパシ
タに保存された情報はキャパシタの両端に電圧印加時に
誘起される電荷量の変化の程度を感知しデータ化する。
って矢印方向に電荷量状態が変化し、強誘電体キャパシ
タに保存された情報はキャパシタの両端に電圧印加時に
誘起される電荷量の変化の程度を感知しデータ化する。
【０００６】このような強誘電記憶素子に保存された情
報を読む過程で、ワードライン（ｗｏｒｄｌｉｎｅ、以
下ＷＬという）を開けてキャパシタの両端に電圧を印加
すると保存された情報（０または１）にしたがって正ビ
ットライン（ｂｉｔｌｉｎｅ、以下ＢＬという）は互い
に異なる電圧Ｖ０またはＶ１を持つようになる。
報を読む過程で、ワードライン（ｗｏｒｄｌｉｎｅ、以
下ＷＬという）を開けてキャパシタの両端に電圧を印加
すると保存された情報（０または１）にしたがって正ビ
ットライン（ｂｉｔｌｉｎｅ、以下ＢＬという）は互い
に異なる電圧Ｖ０またはＶ１を持つようになる。
【０００７】電圧Ｖ０、Ｖ１は小信号であるために感知
増幅器を利用して増幅させなければならない。該Ｖ０、
Ｖ１を増幅させるためにはＶ０とＶ１間の値である基準
電圧（ｒｅｆｅｒｅｎｃｅ ｖｏｌｔａｇｅ、以下Ｖｒ
ｅｆという）が負ビットライン（以下、／ＢＬという）
に印加されなければならない。
増幅器を利用して増幅させなければならない。該Ｖ０、
Ｖ１を増幅させるためにはＶ０とＶ１間の値である基準
電圧（ｒｅｆｅｒｅｎｃｅ ｖｏｌｔａｇｅ、以下Ｖｒ
ｅｆという）が負ビットライン（以下、／ＢＬという）
に印加されなければならない。
【０００８】すなわち、／ＢＬに印加されたＶｒｅｆに
比べＢＬの電圧（Ｖ０またはＶ１）が低いかまたは高い
かを感知増幅器で感知し増幅した後、セルに保存された
情報が０または１であるかを判読する。
比べＢＬの電圧（Ｖ０またはＶ１）が低いかまたは高い
かを感知増幅器で感知し増幅した後、セルに保存された
情報が０または１であるかを判読する。
【０００９】したがって、Ｖｒｅｆは常にＶ０とＶ１間
の値を持つようにしなければならない。Ｖ０とＶ１の電
圧差が大きいほど素子の情報を正確に読むことができ
る。主記憶セルのキャパシタ容量が大きいほどＶ０とＶ
１の間隔をひろめることができるが、この場合セルの面
積が増加される問題が発生する。
の値を持つようにしなければならない。Ｖ０とＶ１の電
圧差が大きいほど素子の情報を正確に読むことができ
る。主記憶セルのキャパシタ容量が大きいほどＶ０とＶ
１の間隔をひろめることができるが、この場合セルの面
積が増加される問題が発生する。
【００１０】また、従来にはＶ０とＶ１の中間値である
Ｖｒｅｆを／ＢＬに印加させるためにいろいろな形態の
レファレンスセルを使用した。（ ９４、Ｉｎｔ。Ｓｏ
ｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆ。ｐａ
ｐｅｒ ＦＡ１６。２、 ９６、Ｉｎｔ。Ｓｏｌｉｄ
Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆ。ｐａｐｅｒＳ
Ｐ２３。１、 ９６、Ｓｙｍｐ。ＶＬＳＩ Ｃｉｒｃｕ
ｉｔ、ｐａｐｅｒ５。２） しかし、このようなレファレンスセルらはＶ０とＶ１の
中間値である信頼性が不足し、レファレンスセル自体が
チップ面積を消耗し雑音の原因で作用でき、素子の動作
を複雑にするという問題点がある。
Ｖｒｅｆを／ＢＬに印加させるためにいろいろな形態の
レファレンスセルを使用した。（ ９４、Ｉｎｔ。Ｓｏ
ｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆ。ｐａ
ｐｅｒ ＦＡ１６。２、 ９６、Ｉｎｔ。Ｓｏｌｉｄ
Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆ。ｐａｐｅｒＳ
Ｐ２３。１、 ９６、Ｓｙｍｐ。ＶＬＳＩ Ｃｉｒｃｕ
ｉｔ、ｐａｐｅｒ５。２） しかし、このようなレファレンスセルらはＶ０とＶ１の
中間値である信頼性が不足し、レファレンスセル自体が
チップ面積を消耗し雑音の原因で作用でき、素子の動作
を複雑にするという問題点がある。
【００１１】
【発明が解決しようとする課題】本発明は上記のような
問題点を解決するために案出されたものであり、０を読
む時と１を読む時のビットラインの電圧差を増加させる
ことによって、センシングマージンを高めて素子の信頼
性を向上し、負ビットラインのプレ−チャージ電圧Ｖｃ
ｃを基準電圧で用いて基準電圧生成のための別途のレフ
ァレンスセルを使用しなくても素子の集積度や信頼性の
側面で性能を向上した強誘電体メモリ装置及びその読み
出し方法を提供することにその目的がある。
問題点を解決するために案出されたものであり、０を読
む時と１を読む時のビットラインの電圧差を増加させる
ことによって、センシングマージンを高めて素子の信頼
性を向上し、負ビットラインのプレ−チャージ電圧Ｖｃ
ｃを基準電圧で用いて基準電圧生成のための別途のレフ
ァレンスセルを使用しなくても素子の集積度や信頼性の
側面で性能を向上した強誘電体メモリ装置及びその読み
出し方法を提供することにその目的がある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
の本発明は、複数のワードライン及び複数の正、負ビッ
トラインが互いに交差されマトリックス形態で構成さ
れ、一つのセル当一つ以上の強誘電体キャパシタを含む
強誘電体メモリアレイ、及び上記正ビットライン及び上
記負ビットラインの小信号を感知し増幅する感知増幅器
を備える強誘電体メモリ装置において、上記感知増幅器
の電源電圧より高い値を持つ電圧で上記正ビットライン
をプレ−チャージするプレ−チャージ手段とを含んでな
る強誘電体メモリ装置を提供する。
の本発明は、複数のワードライン及び複数の正、負ビッ
トラインが互いに交差されマトリックス形態で構成さ
れ、一つのセル当一つ以上の強誘電体キャパシタを含む
強誘電体メモリアレイ、及び上記正ビットライン及び上
記負ビットラインの小信号を感知し増幅する感知増幅器
を備える強誘電体メモリ装置において、上記感知増幅器
の電源電圧より高い値を持つ電圧で上記正ビットライン
をプレ−チャージするプレ−チャージ手段とを含んでな
る強誘電体メモリ装置を提供する。
【００１３】また、複数のワードライン及び複数の正、
負ビットラインが互いに交差されマトリックス形態で構
成され、一つのセル当１以上の強誘電キャパシターを含
む体強誘電体メモリアレイ、及び上記正ビットライン及
び上記負ビットラインの小信号を感知し増幅する感知増
幅器を含む強誘電体メモリ装置の読む方法において、メ
モリセルに保存されたデータを読むために第１制御信号
に応答し、上記正ビットラインを上記感知増幅器の電源
電圧より高い値を持つ台１電圧でプレ−チャージし、上
記負ビットラインを上記第１電圧より低い第２電圧でプ
レーチャージする第１段階と、あるメモリセルを選択し
て上記メモリセルの強誘電体キャパシタの両端に電位差
を発生させ、２種類の状態中で一つの状態のデータを読
む場合上記正ビットラインは上記強誘電体キャパシタと
上記正ビットライン間の電荷共有により上記第１電圧と
上記第２電圧の間の一定電位を持つようにし、上記２種
類状態中残り一つの状態のデータを読む場合上記正ビッ
トラインは上記強誘電体キャパシタと上記正ビットライ
ンとの間の電荷共有により上記第２電圧より低い一定電
位となる第２段階と、上記正ビットラインに誘起された
データの感知のために、上記感知増幅器で上記負ビット
ラインの上記第２電圧を基準として２種類の状態中で一
つの状態のデータを読む場合接地電源にし、上記２種類
状態中残り一つの状態のデータを読む場合には上記感知
増幅器の電源電圧として各々互いに異なるデータを読む
第３段階とを含んでなる強誘電体半導体装置の読み出し
方法を提供する。
負ビットラインが互いに交差されマトリックス形態で構
成され、一つのセル当１以上の強誘電キャパシターを含
む体強誘電体メモリアレイ、及び上記正ビットライン及
び上記負ビットラインの小信号を感知し増幅する感知増
幅器を含む強誘電体メモリ装置の読む方法において、メ
モリセルに保存されたデータを読むために第１制御信号
に応答し、上記正ビットラインを上記感知増幅器の電源
電圧より高い値を持つ台１電圧でプレ−チャージし、上
記負ビットラインを上記第１電圧より低い第２電圧でプ
レーチャージする第１段階と、あるメモリセルを選択し
て上記メモリセルの強誘電体キャパシタの両端に電位差
を発生させ、２種類の状態中で一つの状態のデータを読
む場合上記正ビットラインは上記強誘電体キャパシタと
上記正ビットライン間の電荷共有により上記第１電圧と
上記第２電圧の間の一定電位を持つようにし、上記２種
類状態中残り一つの状態のデータを読む場合上記正ビッ
トラインは上記強誘電体キャパシタと上記正ビットライ
ンとの間の電荷共有により上記第２電圧より低い一定電
位となる第２段階と、上記正ビットラインに誘起された
データの感知のために、上記感知増幅器で上記負ビット
ラインの上記第２電圧を基準として２種類の状態中で一
つの状態のデータを読む場合接地電源にし、上記２種類
状態中残り一つの状態のデータを読む場合には上記感知
増幅器の電源電圧として各々互いに異なるデータを読む
第３段階とを含んでなる強誘電体半導体装置の読み出し
方法を提供する。
【００１４】以下、添付した図面を参照し本発明を詳細
に説明する。
に説明する。
【００１５】図２は強誘電体記憶素子の回路模式図で、
セルプレート（ｃｅｌｌ ｐｌａｔｅ）とノードＢ間に
接続された１個の強誘電キャパシタ（Ｃ１）及びノード
ＢとＢＬ間に接続された１個のスイチングトランジスタ
ー（Ｔ１）で構成された主記憶セル（２００）、ＢＬ及
び／ＢＬの微細な信号差を感知増幅する感知増幅器（２
１０）でなる。
セルプレート（ｃｅｌｌ ｐｌａｔｅ）とノードＢ間に
接続された１個の強誘電キャパシタ（Ｃ１）及びノード
ＢとＢＬ間に接続された１個のスイチングトランジスタ
ー（Ｔ１）で構成された主記憶セル（２００）、ＢＬ及
び／ＢＬの微細な信号差を感知増幅する感知増幅器（２
１０）でなる。
【００１６】強誘電前記憶素子でセルに保存された情報
を読むためには、主記憶セル（２００）の強誘電キャパ
シタ（Ｃ１）の両端に電圧差を印加しなければならな
い。このために従来には、初期状態で強誘電キャパシタ
（Ｃ１）の両端電圧を全部接地電源（０Ｖ、以下Ｖｓｓ
という）として維持し、次にＢＬをＶｓｓでプレ−チャ
ージしセルのスイチングトランジスター（Ｔ１）を開き
ながらセルプレート（ｃｅｌｌ ｐｌａｔｅ）電圧を電
源電圧（以下Ｖｃｃという）まで引き上げることによっ
て、強誘電キャパシタ（Ｃ１）の両端に電圧差を印加し
た。
を読むためには、主記憶セル（２００）の強誘電キャパ
シタ（Ｃ１）の両端に電圧差を印加しなければならな
い。このために従来には、初期状態で強誘電キャパシタ
（Ｃ１）の両端電圧を全部接地電源（０Ｖ、以下Ｖｓｓ
という）として維持し、次にＢＬをＶｓｓでプレ−チャ
ージしセルのスイチングトランジスター（Ｔ１）を開き
ながらセルプレート（ｃｅｌｌ ｐｌａｔｅ）電圧を電
源電圧（以下Ｖｃｃという）まで引き上げることによっ
て、強誘電キャパシタ（Ｃ１）の両端に電圧差を印加し
た。
【００１７】従来のまた別の方法は、初期状態では同様
に強誘電キャパシタ（Ｃ１）の両端電圧を全部接地電源
（０Ｖ、以下Ｖｓｓという）として維持し、セルプレー
ト電圧（ｃｅｌｌ ｐｌａｔｅ）をＶｓｓに維持した状
態で、ＢＬをＶｃｃまでプレーチャージしてワードライ
ンを開けることで強誘電キャパシタ（Ｃ１）の両端に電
圧差を印加した。
に強誘電キャパシタ（Ｃ１）の両端電圧を全部接地電源
（０Ｖ、以下Ｖｓｓという）として維持し、セルプレー
ト電圧（ｃｅｌｌ ｐｌａｔｅ）をＶｓｓに維持した状
態で、ＢＬをＶｃｃまでプレーチャージしてワードライ
ンを開けることで強誘電キャパシタ（Ｃ１）の両端に電
圧差を印加した。
【００１８】強誘電キャパシタ（Ｃ１）の側面で考慮す
る際、従来のこのような二方法は対称関係にあり、実質
的に同じ方法であるが、本発明では後者の場合のように
ＢＬの方をセルプレートより高い電圧でプレ−チャージ
した後スイチングトランジスター（Ｔ１）を開く方法に
ついて説明する。
る際、従来のこのような二方法は対称関係にあり、実質
的に同じ方法であるが、本発明では後者の場合のように
ＢＬの方をセルプレートより高い電圧でプレ−チャージ
した後スイチングトランジスター（Ｔ１）を開く方法に
ついて説明する。
【００１９】図３は強誘電キャパシタの電荷量（Ｑ）−
印加電圧（Ｖ）曲線に対するＢＬの電圧変化の様相を従
来と本発明の場合について示す。
印加電圧（Ｖ）曲線に対するＢＬの電圧変化の様相を従
来と本発明の場合について示す。
【００２０】初期状態にキャパシタ（Ｃ１）の両端にか
かる電圧がＶｓｓとして同一ならば二電極間に電圧差が
ないので強誘電キャパシタ（Ｃ１）は点０（０のデータ
が保存された場合）、または点１（１のデータが保存さ
れた場合）の位置にあるようになる。
かる電圧がＶｓｓとして同一ならば二電極間に電圧差が
ないので強誘電キャパシタ（Ｃ１）は点０（０のデータ
が保存された場合）、または点１（１のデータが保存さ
れた場合）の位置にあるようになる。
【００２１】従来のようにＢＬをＶｃｃでプレ−チャー
ジした場合には、ＢＬをＶｃｃでプレ−チャージした後
スイチングトランジスター（Ｔ１）を開けばトランジス
ターを通じて電荷が強誘電キャパシタに流入されノード
Ｂの電圧は増加し、ＢＬの電圧は減少し二電圧が一致す
るようになる時まで移動し、この時の最終電圧はＢＬの
キャパシタンスと強誘電キャパシタのＱ−Ｖ曲線に依存
する。
ジした場合には、ＢＬをＶｃｃでプレ−チャージした後
スイチングトランジスター（Ｔ１）を開けばトランジス
ターを通じて電荷が強誘電キャパシタに流入されノード
Ｂの電圧は増加し、ＢＬの電圧は減少し二電圧が一致す
るようになる時まで移動し、この時の最終電圧はＢＬの
キャパシタンスと強誘電キャパシタのＱ−Ｖ曲線に依存
する。
【００２２】もし初期に点０状態にあったら、スイチン
グトランジスター（Ｔ１）が開きながらＱ０の電荷量が
移動され強誘電キャパシタのノードＢ電圧は点０でＶ０
に移動し、ＢＬは初期Ｖｃｃ電圧を持つ点Ｖｃｃ０状態
から点Ｖ０に移動するようになる。この時、点Ｖｃｃ０
とＶ０を結ぶ線の傾きに対する絶対値はＢＬのキャパシ
タンスである。
グトランジスター（Ｔ１）が開きながらＱ０の電荷量が
移動され強誘電キャパシタのノードＢ電圧は点０でＶ０
に移動し、ＢＬは初期Ｖｃｃ電圧を持つ点Ｖｃｃ０状態
から点Ｖ０に移動するようになる。この時、点Ｖｃｃ０
とＶ０を結ぶ線の傾きに対する絶対値はＢＬのキャパシ
タンスである。
【００２３】もし初期に点１状態にあったら、スイチン
グトランジスター（Ｔ１）が開きながらＱ１の電荷量が
移動して強誘電キャパシタのノードＢ電圧は点１からＶ
１に移動し、ＢＬは点Ｖｃｃ１状態から点Ｖ１に移動す
るようになる。
グトランジスター（Ｔ１）が開きながらＱ１の電荷量が
移動して強誘電キャパシタのノードＢ電圧は点１からＶ
１に移動し、ＢＬは点Ｖｃｃ１状態から点Ｖ１に移動す
るようになる。
【００２４】ここで、強誘電キャパシタ（Ｃ１）の初期
状態に沿ってＱ−Ｖ曲線の傾きが異なるので、Ｑ０とＱ
１は互いに異なる値になり、したがってＶ０とＶ１も互
いに異なる値になる。結局、強誘電キャパシタ（Ｃ１）
の初期状態が０または１であるかによりＢＬの電圧もＶ
０またはＶ１になる。本発明ではＢＬをＶｃｃでプレ−
チャージしなくてそれより高い電圧Ｖｃｃ＋αでプレ−
チャージする。
状態に沿ってＱ−Ｖ曲線の傾きが異なるので、Ｑ０とＱ
１は互いに異なる値になり、したがってＶ０とＶ１も互
いに異なる値になる。結局、強誘電キャパシタ（Ｃ１）
の初期状態が０または１であるかによりＢＬの電圧もＶ
０またはＶ１になる。本発明ではＢＬをＶｃｃでプレ−
チャージしなくてそれより高い電圧Ｖｃｃ＋αでプレ−
チャージする。
【００２５】この場合を図３を参照し説明する。
【００２６】強誘電キャパシタ（Ｃ１）の初期状態が０
ならばスイチングトランジスターが開く時Ｑ０′の電荷
量が移動してノードＢの状態は点０から点Ｖ０′に移動
する。この時、Ｑ０よりＱ０′が大きい理由、すなわち
Ｖ０′電圧がＶ０より高い理由は、ＢＬのキャパシタン
スは一定であることに比べＢＬの初期電圧がより高いた
めである。
ならばスイチングトランジスターが開く時Ｑ０′の電荷
量が移動してノードＢの状態は点０から点Ｖ０′に移動
する。この時、Ｑ０よりＱ０′が大きい理由、すなわち
Ｖ０′電圧がＶ０より高い理由は、ＢＬのキャパシタン
スは一定であることに比べＢＬの初期電圧がより高いた
めである。
【００２７】もし、強誘電キャパシタ（Ｃ１）の初期状
態が１ならば、スイチングトランジスターが開く時Ｑ
１′の電荷量が移動してノードＢの状態は点１から点Ｖ
１′に移動する。
態が１ならば、スイチングトランジスターが開く時Ｑ
１′の電荷量が移動してノードＢの状態は点１から点Ｖ
１′に移動する。
【００２８】この時Ｖ１′電圧がＶ１より高い。ここ
で、Ｖ１とＶ０の電圧差（Ｖ１−Ｖ０）よりＶ１′とＶ
０′の電圧差（Ｖ１′−Ｖ０′）がより大きいというこ
とが分かるのに、その理由は強誘電キャパシタのＱ−Ｖ
曲線の特性上直線Ｖ０−Ｖ０′の傾きは直線Ｖ１−Ｖ
１′の傾きより常に大きいためにＶ０がＶ０ に変化す
る幅がＶ１がＶ１′に変化する幅より常に小さいし、結
果的にＶ１′−Ｖ０′はＶ１−Ｖ０より常に大きかなけ
ればならない。
で、Ｖ１とＶ０の電圧差（Ｖ１−Ｖ０）よりＶ１′とＶ
０′の電圧差（Ｖ１′−Ｖ０′）がより大きいというこ
とが分かるのに、その理由は強誘電キャパシタのＱ−Ｖ
曲線の特性上直線Ｖ０−Ｖ０′の傾きは直線Ｖ１−Ｖ
１′の傾きより常に大きいためにＶ０がＶ０ に変化す
る幅がＶ１がＶ１′に変化する幅より常に小さいし、結
果的にＶ１′−Ｖ０′はＶ１−Ｖ０より常に大きかなけ
ればならない。
【００２９】上記した通り本発明ではＢＬのプレ−チャ
ージ電圧を増加させて０を読む時と１を読む時のＢＬの
電圧差を増加させることによって、センシングマージン
（ｓｅｎｓｉｎｇ ｍａｒｇｉｎ）を高めてそれにとも
なう素子の信頼性を向上する。
ージ電圧を増加させて０を読む時と１を読む時のＢＬの
電圧差を増加させることによって、センシングマージン
（ｓｅｎｓｉｎｇ ｍａｒｇｉｎ）を高めてそれにとも
なう素子の信頼性を向上する。
【００３０】また、ＢＬをＶｃｃより高い電圧Ｖｃｃ＋
αでプレ−チャージする時、α値を適切に調節して図３
に図示されたようにＶｃｃがＶ０′とＶ１′の中間に位
置するようにすることができる。このようにＢＬをＶｃ
ｃ＋αで、／ＢＬをＶｃｃでプレ−チャージさせれば、
／ＢＬが基準電圧の役割をするので基準電圧生成のため
の別途のレファレンスセルなくても感知増幅器がＢＬと
／ＢＬの電圧差を増幅するようにすることによってデー
タの読み出し動作を遂行することができる。
αでプレ−チャージする時、α値を適切に調節して図３
に図示されたようにＶｃｃがＶ０′とＶ１′の中間に位
置するようにすることができる。このようにＢＬをＶｃ
ｃ＋αで、／ＢＬをＶｃｃでプレ−チャージさせれば、
／ＢＬが基準電圧の役割をするので基準電圧生成のため
の別途のレファレンスセルなくても感知増幅器がＢＬと
／ＢＬの電圧差を増幅するようにすることによってデー
タの読み出し動作を遂行することができる。
【００３１】図４及び図５は従来技術及び本発明に基づ
いた強誘電記憶素子の読み出し方法に対するＢＬ及び／
ＢＬ電圧のタイミングダイヤグラムを図示したのであ
る。
いた強誘電記憶素子の読み出し方法に対するＢＬ及び／
ＢＬ電圧のタイミングダイヤグラムを図示したのであ
る。
【００３２】まず、図４はＢＬ及び／ＢＬをＶｃｃでプ
レ−チャージする従来のタイミング図で、プレ−チャー
ジした後スイチングトランジスター（Ｔ１）がオンされ
る。保存されたデータ１を読む場合に、ＢＬ及び／ＢＬ
の電圧は夫々メモリセルおよびレファランスセルとは電
荷の共有により夫々Ｖ１とＶｒｅｆに減少し、この時感
知増幅器（２１０）が動作しレファレンスセルから生成
されたＶｒｅｆを基準電圧としてＢＬはＶｃｃで、／Ｂ
ＬはＶｓｓで感知増幅する。
レ−チャージする従来のタイミング図で、プレ−チャー
ジした後スイチングトランジスター（Ｔ１）がオンされ
る。保存されたデータ１を読む場合に、ＢＬ及び／ＢＬ
の電圧は夫々メモリセルおよびレファランスセルとは電
荷の共有により夫々Ｖ１とＶｒｅｆに減少し、この時感
知増幅器（２１０）が動作しレファレンスセルから生成
されたＶｒｅｆを基準電圧としてＢＬはＶｃｃで、／Ｂ
ＬはＶｓｓで感知増幅する。
【００３３】図５はレファランスセルがなく、ＢＬをＶ
ｃｃ＋αでプレ−チャージする本発明のタイミング図
で、ＢＬはＶｃｃ＋αで、／ＢＬはＶｃｃでプレ−チャ
ージした後スイチングトランジスター（Ｔ１）がオンさ
れる。保存されたデータ１を読む場合に、ＢＬの電圧は
Ｖｃｃより高い電位に減少し、／ＢＬの電圧はＶｃｃそ
のまま維持したまま感知増幅器が動作し／ＢＬのＶｃｃ
を基準電圧としてＢＬはＶｃｃで、／ＢＬはＶｓｓで感
知増幅する。
ｃｃ＋αでプレ−チャージする本発明のタイミング図
で、ＢＬはＶｃｃ＋αで、／ＢＬはＶｃｃでプレ−チャ
ージした後スイチングトランジスター（Ｔ１）がオンさ
れる。保存されたデータ１を読む場合に、ＢＬの電圧は
Ｖｃｃより高い電位に減少し、／ＢＬの電圧はＶｃｃそ
のまま維持したまま感知増幅器が動作し／ＢＬのＶｃｃ
を基準電圧としてＢＬはＶｃｃで、／ＢＬはＶｓｓで感
知増幅する。
【００３４】保存されたデータ０を読む場合に、ＢＬの
電圧はＶｃｃ以下に減少し／ＢＬの電圧はＶｃｃそのま
ま維持した後感知増幅器が動作して／ＢＬのＶｃｃを基
準電圧としてＢＬはＶｓｓで、／ＢＬはＶｃｃで感知増
幅する。
電圧はＶｃｃ以下に減少し／ＢＬの電圧はＶｃｃそのま
ま維持した後感知増幅器が動作して／ＢＬのＶｃｃを基
準電圧としてＢＬはＶｓｓで、／ＢＬはＶｃｃで感知増
幅する。
【００３５】図６はＢＬをＶｃｃ＋αで、／ＢＬをＶｃ
ｃでプレ−チャージし、別途のレファレンスセルがなく
ても強誘電記憶素子に保存されたデータを読むことが出
来るように構成した本発明の回路図で、一つのメモリセ
ルが１個のスイチングトランジスターと１個の強誘電体
キャパシタで構成され、複数のワードライン及び複数の
ビットラインが互いに交差されてマトリックス形態で構
成された強誘電体メモリアレイ（５００）、ＢＬ及び／
ＢＬの信号を感知し増幅する感知増幅器（５１０）、外
部から入力される駆動しようとするセルの行アドレスを
保存し出力する行アドレスバッファー（５４０）、行ア
ドレスを入力されてワードライン（ｗｌ）を駆動させる
ワードライン（ｗｏｒｄｌｉｎｅ）駆動回路（５５
０）、電圧損失なしＶｃｃ＋α、Ｖｃｃをプレ−チャー
ジ部（５６０）に伝送するためにワードライン駆動回路
（５５０）から出力されるブートストラップされた行ア
ドレスの最下位ビット（ＬＳＢ）に応答しＶｃｃ＋α及
びＶｃｃをＢＬ及び／ＢＬで選択して送るプレ−チャー
ジ電圧選択部（５２０）、プレ−チャージ電圧選択部
（５２０）から入力されるＶｃｃ＋α及びＶｃｃでＢＬ
及び／ＢＬをプレ−チャージするプレ−チャージ部（５
６０）、及びＢＬをプレ−チャージさせるためのＶｃｃ
＋αを生成するＶｃｃ＋α生成部（５３０）で構成され
る。
ｃでプレ−チャージし、別途のレファレンスセルがなく
ても強誘電記憶素子に保存されたデータを読むことが出
来るように構成した本発明の回路図で、一つのメモリセ
ルが１個のスイチングトランジスターと１個の強誘電体
キャパシタで構成され、複数のワードライン及び複数の
ビットラインが互いに交差されてマトリックス形態で構
成された強誘電体メモリアレイ（５００）、ＢＬ及び／
ＢＬの信号を感知し増幅する感知増幅器（５１０）、外
部から入力される駆動しようとするセルの行アドレスを
保存し出力する行アドレスバッファー（５４０）、行ア
ドレスを入力されてワードライン（ｗｌ）を駆動させる
ワードライン（ｗｏｒｄｌｉｎｅ）駆動回路（５５
０）、電圧損失なしＶｃｃ＋α、Ｖｃｃをプレ−チャー
ジ部（５６０）に伝送するためにワードライン駆動回路
（５５０）から出力されるブートストラップされた行ア
ドレスの最下位ビット（ＬＳＢ）に応答しＶｃｃ＋α及
びＶｃｃをＢＬ及び／ＢＬで選択して送るプレ−チャー
ジ電圧選択部（５２０）、プレ−チャージ電圧選択部
（５２０）から入力されるＶｃｃ＋α及びＶｃｃでＢＬ
及び／ＢＬをプレ−チャージするプレ−チャージ部（５
６０）、及びＢＬをプレ−チャージさせるためのＶｃｃ
＋αを生成するＶｃｃ＋α生成部（５３０）で構成され
る。
【００３６】図７はプレ−チャージ電圧選択部（５２
０）の内部回路図で、ＢＬをプレ−チャージするための
電圧を選択すると共に、ブートストラップされたＬＳＢ
を各々ゲート入力とし、Ｖｃｃ＋α及びＶｃｃ間に直列
で連結されたＰＭＯＳトランジスター（Ｐ３６１）及び
ＮＭＯＳトランジスター（Ｎ３８６）で構成される第１
ブロック（５２１）、損失のないＶｃｃで／ＢＬをプレ
−チャージさせるためにブートストラップされたＬＳＢ
を各々ゲート入力とし、高電源電圧（Ｖｐｐ）及びＶｓ
ｓ間に直列で連結したＰＭＯＳトランジスター（Ｐ３８
４）及びＮＭＯＳトランジスター（Ｎ３８２）で構成さ
れた第２ブロック（５２３）及び／ＢＬをプレ−チャー
ジするための電圧を選択すると共に、第２ブロック（５
２３）の出力信号を各々ゲート入力とし、Ｖｃｃ＋α及
びＶｃｃ間に直列で連結したＰＭＯＳトランジスター
（Ｐ３７７）及びＮＭＯＳトランジスター（Ｎ３８７）
で構成される第３ブロック（５２２）で構成される。
０）の内部回路図で、ＢＬをプレ−チャージするための
電圧を選択すると共に、ブートストラップされたＬＳＢ
を各々ゲート入力とし、Ｖｃｃ＋α及びＶｃｃ間に直列
で連結されたＰＭＯＳトランジスター（Ｐ３６１）及び
ＮＭＯＳトランジスター（Ｎ３８６）で構成される第１
ブロック（５２１）、損失のないＶｃｃで／ＢＬをプレ
−チャージさせるためにブートストラップされたＬＳＢ
を各々ゲート入力とし、高電源電圧（Ｖｐｐ）及びＶｓ
ｓ間に直列で連結したＰＭＯＳトランジスター（Ｐ３８
４）及びＮＭＯＳトランジスター（Ｎ３８２）で構成さ
れた第２ブロック（５２３）及び／ＢＬをプレ−チャー
ジするための電圧を選択すると共に、第２ブロック（５
２３）の出力信号を各々ゲート入力とし、Ｖｃｃ＋α及
びＶｃｃ間に直列で連結したＰＭＯＳトランジスター
（Ｐ３７７）及びＮＭＯＳトランジスター（Ｎ３８７）
で構成される第３ブロック（５２２）で構成される。
【００３７】図６及び図７を参照して本発明の動作を詳
細に説明する。
細に説明する。
【００３８】まず、行アドレスバッファー（５４０）か
ら入力されるＬＳＢがロー（ｌｏｗ）の場合のＢＬ及び
／ＢＬのプレ−チャージ動作を説明する。入力されたロ
ーのＬＳＢがワードライン駆動回路（５５０）を通じて
プレ−チャージ電圧選択部（５２０）に入力され、プレ
−チャージ電圧選択部（５２０）で該ロー値をゲート入
力としてＢＬにはＶｃｃ＋α生成部（５３０）から生成
されたＶｃｃ＋αが、／ＢＬにはＶｃｃが選択されプレ
−チャージ部（５６０）でビットラインプレ−チャージ
信号（ｈｐｂ）に応答して偶数のワードライン（ｗｌ０
−ｗｌｎ−１）とＮＭＯＳトランジスターに連結されて
いるＢＬ（ＢＬ０−Ｂｌｎ）はＶｃｃ＋αがプレ−チャ
ージされ、／ＢＬ（／ＢＬ０−／ＢＬｎ）はＶｃｃがプ
レ−チャージされる。
ら入力されるＬＳＢがロー（ｌｏｗ）の場合のＢＬ及び
／ＢＬのプレ−チャージ動作を説明する。入力されたロ
ーのＬＳＢがワードライン駆動回路（５５０）を通じて
プレ−チャージ電圧選択部（５２０）に入力され、プレ
−チャージ電圧選択部（５２０）で該ロー値をゲート入
力としてＢＬにはＶｃｃ＋α生成部（５３０）から生成
されたＶｃｃ＋αが、／ＢＬにはＶｃｃが選択されプレ
−チャージ部（５６０）でビットラインプレ−チャージ
信号（ｈｐｂ）に応答して偶数のワードライン（ｗｌ０
−ｗｌｎ−１）とＮＭＯＳトランジスターに連結されて
いるＢＬ（ＢＬ０−Ｂｌｎ）はＶｃｃ＋αがプレ−チャ
ージされ、／ＢＬ（／ＢＬ０−／ＢＬｎ）はＶｃｃがプ
レ−チャージされる。
【００３９】次に、ＬＳＢがハイ（ｈｉｇｈ）の場合の
ＢＬ及び／ＢＬのプレ−チャージ動作を説明する。入力
されたハイのＬＳＢがワードライン駆動回路（５５０）
を通じて高電圧に上昇された後プレ−チャージ電圧選択
部（５２０）に入力され、プレ−チャージ電圧選択部
（５２０）でハイ値をゲート入力として／ＢＬにはＶｃ
ｃ＋α生成部（５３０）から生成されたＶｃｃ＋αが、
ＢＬにはＶｃｃが選択されてプレ−チャージ部（５６
０）でビットラインプレ−チャージ信号（ｈｐｂ）に応
答して奇数のワードライン（ｗｌ１−ｗｌｎ）とＮＭＯ
Ｓトランジスターに連結されているＢＬ（／ＢＬ０−／
ＢＬｎ）はＶｃｃ＋αがプレ−チャージされ、／ＢＬ
（ＢＬ０−ＢＬｎ）はＶｃｃがプレ−チャージされる。
ＢＬ及び／ＢＬのプレ−チャージ動作を説明する。入力
されたハイのＬＳＢがワードライン駆動回路（５５０）
を通じて高電圧に上昇された後プレ−チャージ電圧選択
部（５２０）に入力され、プレ−チャージ電圧選択部
（５２０）でハイ値をゲート入力として／ＢＬにはＶｃ
ｃ＋α生成部（５３０）から生成されたＶｃｃ＋αが、
ＢＬにはＶｃｃが選択されてプレ−チャージ部（５６
０）でビットラインプレ−チャージ信号（ｈｐｂ）に応
答して奇数のワードライン（ｗｌ１−ｗｌｎ）とＮＭＯ
Ｓトランジスターに連結されているＢＬ（／ＢＬ０−／
ＢＬｎ）はＶｃｃ＋αがプレ−チャージされ、／ＢＬ
（ＢＬ０−ＢＬｎ）はＶｃｃがプレ−チャージされる。
【００４０】このようにそれぞれのＢＬにプレ−チャー
ジされたＶｃｃ＋αの電圧は選択されたワードラインが
駆動されて各セルに保存されているデータが０または１
なのかによって／ＢＬのＶｃｃより低い電圧または高い
電圧になる。この時感知増幅器（５１０）の駆動信号ｓ
ａｐ及びｓａｎを駆動してＢＬの電圧を増幅してデータ
が０または１なのかを判別するようになる。このような
動作に対する信号波形図が図８に図示されている。
ジされたＶｃｃ＋αの電圧は選択されたワードラインが
駆動されて各セルに保存されているデータが０または１
なのかによって／ＢＬのＶｃｃより低い電圧または高い
電圧になる。この時感知増幅器（５１０）の駆動信号ｓ
ａｐ及びｓａｎを駆動してＢＬの電圧を増幅してデータ
が０または１なのかを判別するようになる。このような
動作に対する信号波形図が図８に図示されている。
【００４１】図６ないし図８を参照してデータを強誘電
体キャパシタ（Ｃ１）に保存された０または１のデータ
を読む動作を説明する。
体キャパシタ（Ｃ１）に保存された０または１のデータ
を読む動作を説明する。
【００４２】まず、待機状態ではビットラインプレ−チ
ャージ信号（ＰＢＬ）がハイで入力されＢＬと／ＢＬを
接地電源（以下Ｖｓｓという）でプレ−チャージし、Ａ
区間で保存されたデータを読むためにハイビットライン
プレ−チャージ信号（ｈｐｂ）をローとし、ＢＬはＶｃ
ｃ＋αで、／ＢＬはＶｃｃでチャージさせる。
ャージ信号（ＰＢＬ）がハイで入力されＢＬと／ＢＬを
接地電源（以下Ｖｓｓという）でプレ−チャージし、Ａ
区間で保存されたデータを読むためにハイビットライン
プレ−チャージ信号（ｈｐｂ）をローとし、ＢＬはＶｃ
ｃ＋αで、／ＢＬはＶｃｃでチャージさせる。
【００４３】次にＢ区間で、ＷＬ信号がハイになれば強
誘電体キャパシタの両端に大きい量の電圧が印加される
ので、Ｑ−Ｖ曲線で０のデータを読む場合にはａからｂ
点に、１のデータを読む場合にはｇ点からｈ点に移され
る。またＢＬとの電荷共有によりＢＬは１を読む場合
に、元来チャージされたＶｃｃ＋αよりは低いがＶｃｃ
よりは高い一定電位（７００）で、０を読む場合にＶｃ
ｃより低い一定電位（７１０）である。この時、供給さ
れるプレート電圧（ｐｌａｔｅ）はＶｓｓで、／ＢＬは
はじめにチャージされたＶｃｃそのままの電位を維持す
る。
誘電体キャパシタの両端に大きい量の電圧が印加される
ので、Ｑ−Ｖ曲線で０のデータを読む場合にはａからｂ
点に、１のデータを読む場合にはｇ点からｈ点に移され
る。またＢＬとの電荷共有によりＢＬは１を読む場合
に、元来チャージされたＶｃｃ＋αよりは低いがＶｃｃ
よりは高い一定電位（７００）で、０を読む場合にＶｃ
ｃより低い一定電位（７１０）である。この時、供給さ
れるプレート電圧（ｐｌａｔｅ）はＶｓｓで、／ＢＬは
はじめにチャージされたＶｃｃそのままの電位を維持す
る。
【００４４】次にＣ区間で、感知増幅器を駆動して／Ｂ
ＬのＶｃｃを基準としてＢＬの信号を感知増幅した後０
のデータを読む場合にはＶｓｓ、１のデータを読む場合
にはＶｃｃになり各々０または１のデータを読む。この
時、Ｑ−Ｖ曲線で０のデータを読む場合にはｂ点からｃ
点に、１のデータを読む場合にはｈ点からｉ点に移され
る。
ＬのＶｃｃを基準としてＢＬの信号を感知増幅した後０
のデータを読む場合にはＶｓｓ、１のデータを読む場合
にはＶｃｃになり各々０または１のデータを読む。この
時、Ｑ−Ｖ曲線で０のデータを読む場合にはｂ点からｃ
点に、１のデータを読む場合にはｈ点からｉ点に移され
る。
【００４５】そして、それぞれの情報を読んだ後または
読む前の情報を維持するためにリストア段階のＤ、Ｅ、
Ｆ区間の動作を遂行する。
読む前の情報を維持するためにリストア段階のＤ、Ｅ、
Ｆ区間の動作を遂行する。
【００４６】
【発明の効果】上記のような本発明はビットラインのプ
レ−チャージ電圧を増加させて０を読む時と１を読む時
のビットラインの電圧差を増加させることによって、セ
ンシングマージンを高めてそれにともなう素子の信頼性
を向上する。
レ−チャージ電圧を増加させて０を読む時と１を読む時
のビットラインの電圧差を増加させることによって、セ
ンシングマージンを高めてそれにともなう素子の信頼性
を向上する。
【００４７】また、正ビットラインをＶｃｃより高い電
圧Ｖｃｃ＋αでプレ−チャージし、負ビットラインをＶ
ｃｃでプレ−チャージし、負ビットラインのＶｃｃがＶ
０′とＶ１′の中間に位置するようにして負ビットライ
ンを基準電圧として感知増幅して保存されたデータを読
むことによって、基準電圧生成のための別途のレファレ
ンスセルが必要なくなり全体チップ面積を減少させるこ
とができ、これによる経費節減の効果もある。
圧Ｖｃｃ＋αでプレ−チャージし、負ビットラインをＶ
ｃｃでプレ−チャージし、負ビットラインのＶｃｃがＶ
０′とＶ１′の中間に位置するようにして負ビットライ
ンを基準電圧として感知増幅して保存されたデータを読
むことによって、基準電圧生成のための別途のレファレ
ンスセルが必要なくなり全体チップ面積を減少させるこ
とができ、これによる経費節減の効果もある。
【図１】強誘電体キャパシタの記号と強誘電体キャパシ
タ端子Ａ、Ｂ間の電圧にともなう関係を図示した図であ
る。
タ端子Ａ、Ｂ間の電圧にともなう関係を図示した図であ
る。
【図２】強誘電体記憶素子の回路模式図である。
【図３】強誘電キャパシタの電荷量（Ｑ）−印加電圧
（Ｖ）曲線に対するＢＬの電圧変化様相を従来と本発明
の場合について図示した図である。
（Ｖ）曲線に対するＢＬの電圧変化様相を従来と本発明
の場合について図示した図である。
【図４】従来技術に基づいた強誘電記憶素子の読み出し
方法に対するＢＬおよび／ＢＬ電圧タイミングダイヤグ
ラム図である。
方法に対するＢＬおよび／ＢＬ電圧タイミングダイヤグ
ラム図である。
【図５】本発明に基づいた強誘電記憶素子の読み出し方
法に対するＢＬおよび／ＢＬ電圧タイミングダイヤグラ
ム図である。
法に対するＢＬおよび／ＢＬ電圧タイミングダイヤグラ
ム図である。
【図６】本発明の回路図である。
【図７】プレ−チャージ電圧選択部の内部回路図であ
る。
る。
【図８】図６の回路を駆動するための信号波形図及び各
区間別強誘電体キャパシタのＱ−Ｖ曲線を図示した図で
ある。
区間別強誘電体キャパシタのＱ−Ｖ曲線を図示した図で
ある。
５００ 強誘電体メモリアレイ ５１０ 感知増幅器 ５２０ プレ−チャージ電圧選択部 ５３０ Ｖｃｃ＋α電圧生成部 ５４０ 行アドレスバッファー ５５０ ワードライン駆動回路 ５６０ プレ−チャージ部
Claims (12)
- 【請求項１】 複数のワードライン及び複数の正、負ビ
ットラインが互いに交差されマトリックス形態で構成さ
れ、一つのセル当一つ以上の強誘電体キャパシタを含む
強誘電体メモリアレイ、及び上記正ビットライン及び上
記負ビットラインの小信号を感知し増幅する感知増幅器
を備える強誘電体メモリ装置において、 上記感知増幅器の電源電圧より高い値を持つ電圧で上記
正ビットラインをプレ−チャージするプレ−チャージ手
段とを含んでなる強誘電体メモリ装置。 - 【請求項２】 複数のワードライン及び多数の正、負ビ
ットラインが互いに交差されてマトリックス形態で構成
されて一つのセル当たり一つ以上の強誘電体キャパシタ
を含む強誘電体メモリアレイを具備する強誘電体メモリ
装置において、 ワードライン駆動回路から出力されて入力される行アド
レスの最下位ビットに応答し、上記感知増幅器の電源電
圧より高い値を持つ第１電圧で上記正ビットラインをプ
レーチャージする手段と、 上記ワードライン駆動回路から出力されて入力される行
アドレスの最下位ビットに応答し、上記第１電圧より低
い第２電圧で上記負ビットラインをプレーチャージする
手段と、 読み出し駆動の際上記負ビットラインの上記第２電圧を
基準電圧にして上記正ビットラインの電圧レベルを感知
増幅する感知増幅手段とを含んでなる強誘電体メモリ装
置。 - 【請求項３】 上記感知増幅器の電源電圧を上記第２電
圧で使用する請求項２記載の強誘電体メモリ装置。 - 【請求項４】 上記第１電圧及び上記第２電圧の各電圧
レベルを調節する手段をさらに含んでなる請求項２記載
の強誘電体メモリ装置。 - 【請求項５】 多数のワードライン及び多数の正、負ビ
ットラインが互いに交差されてマトリックス形態で構成
されて一つのセル当たり一つ以上の強誘電体キャパシタ
を含む強誘電体メモリアレイ、及び上記正ビットライン
及び上記負ビットラインの小信号を感知して増幅する感
知増幅器を含んでなる強誘電体メモリ装置において、 ポジティブポンピングされた電源電圧を生成する電圧生
成手段と、 ワードライン駆動回路から出力されて入力される行アド
レスの最下位ビットに応答し、上記ポジティブポンピン
グされた電源電圧を上記正ビットラインのプレーチャー
ジ電圧で、電源電圧を上記負ビットラインのプレーチャ
ージ電圧で各々選択するプレーチャージ電圧選択手段
と、 上記プレーチャージ電圧選択手段からの上記ポジティブ
ポンピングされた電源電圧及び上記電源電圧で上記正ビ
ットライン及び上記負ビットラインを各々プレーチャー
ジするプレーチャージ手段とをさらに含んでなり、上記
電源電圧を上記感知増幅器の基準電圧で使用する強誘電
体メモリ装置。 - 【請求項６】 上記ポジティブポンピングされた電源電
圧レベルを調節できる手段をさらに含んでなる請求項５
記載の強誘電体メモリ装置。 - 【請求項７】 上記プレ−チャージ電圧選択手段は、 上記最下位ビットに応答し、上記ポンピングされた電源
電圧を上記正ビットラインのプレ−チャージ電圧で出力
する第１回路と、 上記最下位ビットを反転する反転手段と、 上記反転手段からの出力信号に応答し、上記電源電圧を
上記負ビットラインのプレ−チャージ電圧で出力する第
２回路とを含む請求項５記載の強誘電体メモリ装置。 - 【請求項８】 上記第１回路は、 上記最下位ビットをそれぞれのゲート入力とし、上記ポ
ンピングされた電源電圧及び上記電源電圧との間に直列
で連結された第１ＰＭＯＳトランジスター及び第１ＮＭ
ＯＳトランジスターでなる請求項７記載の強誘電体メモ
リ装置。 - 【請求項９】 上記反転手段は、 損失ない電源電圧を上記負ビットラインのプレ−チャー
ジ電圧で出力するために、 上記最下位ビットをそれぞれのゲート入力とし、上記ポ
ンピングされた電源電圧より大きいかもしくは同じ値の
高電源電圧及び接地電源との間に直列で連結された第２
ＰＭＯＳトランジスター及び第２ＮＭＯＳトランジスタ
ーでなる請求項７記載の強誘電体メモリ装置。 - 【請求項１０】 上記第２回路は、 上記反転手段からの出力信号をそれぞれのゲート入力と
し、上記ポンピングされた電源電圧及び上記電源電圧と
の間に直列で連結された第３ＰＭＯＳトランジスター及
び第３ＮＭＯＳトランジスターでなる請求項７記載の強
誘電体メモリ装置。 - 【請求項１１】 上記プレ−チャージ手段は、 第１制御信号をゲート入力とし、上記プレ−チャージ電
圧選択手段からの上記ポジティブポンピングされた電源
電圧及び上記正ビットライン間に接続された第４ＰＭＯ
Ｓトランジスターと、 上記第１制御信号をゲート入力とし、上記プレ−チャー
ジ電圧選択手段からの上記電源電圧及び上記負ビットラ
インとの間に接続された第５ＰＭＯＳトランジスターと
を含む請求項５記載の強誘電体メモリ装置。 - 【請求項１２】 複数のワードライン及び複数の正、負
ビットラインが互いに交差されマトリックス形態で構成
され、一つのセル当１以上の強誘電キャパシターを含む
体強誘電体メモリアレイ、及び上記正ビットライン及び
上記負ビットラインの小信号を感知し増幅する感知増幅
器を含む強誘電体メモリ装置の読む方法において、 メモリセルに保存されたデータを読むために第１制御信
号に応答し、上記正ビットラインを上記感知増幅器の電
源電圧より高い値を持つ台１電圧でプレ−チャージし、
上記負ビットラインを上記第１電圧より低い第２電圧で
プレーチャージする第１段階と、 あるメモリセルを選択して上記メモリセルの強誘電体キ
ャパシタの両端に電位差を発生させ、２種類の状態中で
一つの状態のデータを読む場合上記正ビットラインは上
記強誘電体キャパシタと上記正ビットライン間の電荷共
有により上記第１電圧と上記第２電圧の間の一定電位を
持つようにし、上記２種類状態中残り一つの状態のデー
タを読む場合上記正ビットラインは上記強誘電体キャパ
シタと上記正ビットラインとの間の電荷共有により上記
第２電圧より低い一定電位となる第２段階と、 上記正ビットラインに誘起されたデータの感知のため
に、上記感知増幅器で上記負ビットラインの上記第２電
圧を基準として２種類の状態中で一つの状態のデータを
読む場合接地電源にし、上記２種類状態中残り一つの状
態のデータを読む場合には上記感知増幅器の電源電圧と
して各々互いに異なるデータを読む第３段階とを含んで
なる強誘電体メモリ装置の読み出し方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997-77876 | 1997-12-30 | ||
| KR1019970077876A KR100275107B1 (ko) | 1997-12-30 | 1997-12-30 | 강유전체메모리장치및그구동방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11328979A true JPH11328979A (ja) | 1999-11-30 |
| JP3488651B2 JP3488651B2 (ja) | 2004-01-19 |
Family
ID=19529691
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