JPH0785661A

JPH0785661A - 半導体記憶装置

Info

Publication number: JPH0785661A
Application number: JP5228369A
Authority: JP
Inventors: Takashi Yamada; 敬山田; Tomoharu Tanaka; 智晴田中; Takehiro Hasegawa; 武裕長谷川; Tsuneaki Fuse; 常明布施
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-09-14
Filing date: 1993-09-14
Publication date: 1995-03-31

Abstract

(57)【要約】【目的】２端子スイッチング素子を用いたＤＲＡＭに
おいてリソグラフィ的な加工限界があっても、メモリ容
量のさらなる大容量化をはかり得る半導体記憶装置を提
供すること。【構成】第１の電極Ｅ１と第２の電極Ｅ２でキャパシ
タ絶縁膜を挟み、電荷の蓄積に供されるキャパシタＣ
と、第１の電極Ｅ１と該電極Ｅ１に電位障壁を介して対
向する第３の電極Ｅ３によって形成される２端子素子か
らなるスイッチング素子Ｓと、からメモリセルを構成
し、第２の電極Ｅ２と第３の電極Ｅ３との間に印加され
る電位差によって電位障壁間に電流を流し、キャパシタ
Ｃを充放電することによりデータの書き込み及び読み出
しを行う半導体記憶装置において、キャパシタＣに蓄積
する電荷の量の違いにより３値以上のデータを読み書き
するようにしたことを特徴する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に電位障壁を有する２端子素子からなるスイッチ
ング素子とキャパシタによりメモリセルを構成した半導
体記憶装置に関する。

【０００２】

【従来の技術】現在、実用化されている半導体記憶装置
のうち、最も高集積化が進んでいるのは、１個のＭＯＳ
トランジスタと１個のキャパシタによりメモリセルを構
成したＤＲＡＭである。このＤＲＡＭの場合、情報を蓄
えるキャパシタへのアクセスを制御するスイッチング素
子としてのＭＯＳトランジスタが、ソース・ドレイン，
ゲート及び基板からなる４端子素子である。

【０００３】近年、スイッチング素子の端子数を削減し
て、より高集積化を可能にする新しい原理による半導体
記憶装置が提案されている（特開平4-348068号公報）。
これは、スイッチング素子として２つの電極間に電位障
壁を有する２端子素子を用いたものであり、端子数が少
ないことからＭＯＳトランジスタを用いた場合よりも集
積度の向上をはかることができ、メモリ容量の増大をは
かることができる。

【０００４】しかしながら、この種の装置にあっては次
のような問題があった。即ち、２端子素子を用いても高
集積化には限界があり、１つのメモリセルで１ビットの
情報を記憶する限りメモリ容量の大容量化をはかること
は困難であった。

【０００５】

【発明が解決しようとする課題】このように従来、スイ
ッチング素子として２端子素子を用いたメモリセルを構
成しても、リソグラフィの限界からメモリ容量のさらな
る大容量化をはかることは困難となっている。

【０００６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、２端子スイッチング素
子を用いたＤＲＡＭにおいてリソグラフィ的な加工限界
があっても、メモリ容量のさらなる大容量化をはかり得
る半導体記憶装置を提供することにある。

【０００７】

【課題を解決するための手段】本発明の骨子は、スイッ
チング素子として２端子素子を用いたメモリセルを、１
つのメモリセルに２値よりも多くの情報を蓄える、いわ
ゆる多値セルとして用いることにある。

【０００８】即ち本発明は、第１の電極と第２の電極で
キャパシタ絶縁膜を挟み、電荷の蓄積に供されるキャパ
シタと、第１電極と該電極に電位障壁を介して対向する
第３の電極によって形成される２端子素子からなるスイ
ッチング素子と、からメモリセルを構成し、第２の電極
と第３の電極との間に印加される電位差によって電位障
壁間に電流を流し、キャパシタを充放電することにより
データの書き込み及び読み出しを行う半導体記憶装置に
おいて、キャパシタに蓄積する電荷の量の違いにより３
値以上のデータを読み書きするようにしたことを特徴す
る。

【０００９】また、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第２の電極又は第３の電極をその配列の一方向に沿
って共通接続する複数のワード線と、第３の電極又は第
２の電極をワード線と交差する方向に沿って共通接続す
る複数のビット線と、メモリセルの多値情報を一時記憶
するための一時記憶用メモリセルとを備えたこと。 (2) ワード線の電位を第１の電位から第２の電位に立ち
上げることにより、フローティング状態のビット線にメ
モリセルのキャパシタ間電圧に応じた電位変化を生じさ
せた後、このビット線電位と参照ビット線電位との間の
大小関係を検知して増加し、これを一時記憶用メモリセ
ルに書き込むという読み出し動作をｎ値の情報に対して
少なくともｎ−１回行い、かつｎが増す毎に第２の電位
を上昇させていくことにより、多値情報を読み出して一
時記憶させ、その後、一時記憶用メモリセルの情報をビ
ット線に“Ｈ”か“Ｌ”かで読み出し、ワード線の電位
を第１の電位から第３の電位に立ち上げることにより、
ビット線電位の“Ｈ”か“Ｌ”かの違いをキャパシタに
蓄え、再度書き込むという動作をｎ値の情報に対して少
なくともｎ−１回行い、かつｎが増す毎に第３の電位を
下降させていくことにより、多値情報を再書き込みさせ
るようにしたこと。 (3) 多値情報をメモリセルに書き込む又は読み出すため
に、多値レベルに変動するワード線駆動手段を備えたこ
と。 (4) 多値情報をメモリセルに書き込むために、多値情報
に対応するレベルがワード線に出力された時にのみ、ビ
ット線電位をワード線との電位差が電位障壁を越えるよ
うな第１のビット線書き込み電位にして、多値情報に対
応しないレベルがワード線に出力された時はビット線の
電位をワード線との電位差が電位障壁を越えないような
第２のビット線書き込み電位にして、キャパシタに多値
レベル電荷を蓄積する書き込み手段を備えたこと。 (5) 多値情報をメモリセルから読み出すために、多値情
報に対応するレベルを段階的に出力し、ｉ番目のレベル
がワード線に出力された時ビット線電位が変動した場合
にメモリセルの情報をｉ番目のレベルの情報として検知
する読み出し手段を備えたこと。 (6) 書き込み手段は、ワード線レベルを段階的に出力し
ながら、多値情報に対応するレベルが出力された時の
み、ビット線電位を第１のビット線書き込み電位にする
こと。 (7) 書き込みのとき、ワード線を段階的に下げながら又
は上げながら書き込むこと。 (8) 読み出しのとき、ワード線を段階的に下げながら又
は上げながら読み出すこと。

【００１０】

【作用】本発明によれば、スイッチング素子として２端
子素子を用いたこと、さらにメモリセルを多値セルにし
ていることから、リソグラフィ的な加工限界があっても
更なる高集積化を実現できる。

【００１１】メモリセルを多値セルとした場合、従来の
多値セルと同様に、ワード線を選択したときに１度に出
てくる情報を多値に振り分けるような読み出し方法の他
に、選択ワード線の電位を段階的に変化させ、どの段階
で情報が出てきたかによって多値情報を振り分けるよう
な読み出し方法がある。特に後者の場合、ワード線動作
が複雑になりスピードも遅くなるが、センス方法等は従
来のＤＲＡＭと同様でよくなるという、２端子スイッチ
ング素子を用いたＤＲＡＭ特有のメリットがある。

【００１２】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、２端子スイッチング素子（Ｓ11〜Ｓ22）
を用いたＤＲＡＭのメモリセルアレイの等価回路の一例
を示している。この場合、２端子スイッチング素子とし
ては、ダイオードを２つ組み合わせた等価回路で示され
る、ｎ−ｐ−ｎ拡散層からなる例を示している。

【００１３】具体的には、第１の電極（Ｅ１）と第２の
電極（Ｅ２）でキャパシタ絶縁膜を挟み、電荷の蓄積に
供されるキャパシタ（Ｃ）と、第１の電極（Ｅ１）と該
電極（Ｅ１）に電位障壁を介して対向する第３の電極
（Ｅ３）によって形成される２端子素子からなるスイッ
チング素子（Ｓ）と、からメモリセルが構成されてい
る。このメモリセルは、第２の電極（Ｅ２）と第３の電
極（Ｅ３）との間に印加される電位差によって電位障壁
間に電流を流し、キャパシタ（Ｃ）を充放電することに
よりデータの書き込み及び読み出しを行うものである。
そして、メモリセルの一端側（Ｅ２）はワード線ＷＬに
接続され、他端側（Ｅ３）はビット線ＢＬに接続されて
いる。

【００１４】２端子スイッチング素子Ｓは、図２（ａ）
に示すように電圧を印加した時に、図２（ｂ）に示すよ
うに電流が流れる。いずれにしても、スイッチング特性
は図２に示されるように、双方向に絶対値の等しいしき
い値Ｖp を持つ特性が望ましい。なお、このメモリセル
アレイの基本的な動作は、特開平4-348068号公報と同様
である。

【００１５】図３は、本発明の一実施例に係わる半導体
記憶装置のメモリセルアレイ部の主要構成を示す図であ
る。但し、ここではワード線４本分、ビット線２対分に
ついてのみ示してある。図で、Ｍ11〜Ｍ42はメモリセル
であり、それぞれ１個の２端子スイッチング素子（Ｓ）
及びキャパシタ（Ｃ）により構成されている。ＳＮは、
両者を直列接続した中間リードで、情報記憶端子とな
る。

【００１６】このメモリセルのキャパシタ側端子を行方
向に共通接続しワード線（ＷＬ）を、またスイッチング
素子側端子を列方向に共通接続しビット線（ＢＬ）をそ
れぞれ形成する。ビット線の構成としては、ここでは現
在通常のＤＲＡＭで用いられている折返し型ビット線方
式を採っている。これは、開放型ビット線方式でもかま
わない。

【００１７】各ビット線対（ＢＬ，／ＢＬ）には通常の
ＤＲＡＭと同様に、それぞれセンスアンプ１０２，ビッ
ト線プリチャージ回路１０３，ダミーセル１０４，及び
列選択用スイッチング回路１０５が付加されている。ま
た、本実施例では１つのメモリセルに４種類のデータを
読み書きする。これらの振り分けのため１度のアクセス
で３回の読み書きを行う方式をとるために、各ビット線
対（ＢＬ，／ＢＬ）毎に、それぞれ３つの一時記憶用セ
ル１０１を付加している。

【００１８】次に、本実施例の動作を図４〜図６により
説明する。図４は、メモリセルに書き込まれた情報
“１”（ＳＮ（１））の読み出し、及び再書き込み動作
を示している。本方式では待機状態においては、全ての
ビット線対（ＢＬ，／ＢＬ）をビット線プリチャージ回
路１０３により、電位Ｖ_BLにプリチャージする。さら
に、全てのワード線（ＷＬ）及びダミーワード線（ＤＷ
Ｌ）、一時記憶用セルのワード線（ＴＷＬ）もＶ_BLに設
定しておく。このとき、メモリセルの情報記憶ノードの
電位は、情報ＳＮ（１），ＳＮ（２），ＳＮ（３），Ｓ
Ｎ（４）に対応して、例えばＳＮ（１）＝Ｖ_BL＋（１／２）Ｖp ＳＮ（２）＝Ｖ_BL＋（１／４）Ｖp ＳＮ（３）＝Ｖ_BL ＳＮ（４）＝Ｖ_BL−（１／４）Ｖp になっている。このような電位関係に設定することによ
り、非選択のメモリセルに着目した場合、たとえ他のメ
モリセルの読み出し動作により、ビット線の電位がＶ
_BLL ＝Ｖ_BL-(1/2)Ｖp ，或いはＶ_BLH ＝Ｖ_BL+(1/2)Ｖp
まで変動したとしても、セルのスイッチング素子にその
電位障壁を越える電圧が加わることがないため、その記
憶情報が破壊されることはない。

【００１９】ダミーセル１０４の記憶ノード（ＳＮ）に
は、トランジスタＱ10，Ｑ11を介して参照レベルＶ_DCを
書き込んでおく。このＶ_DCは例えばＶ_BLとする。次に、
記憶情報の読み出し，再書き込み動作を説明する。図４
において読み出し動作が開始されると、ＥＱＬを立下げ
（１）、ビット線をフローティングにする。

【００２０】そして、次に選択された１本のワード線
と、それに対応するダミーワード線を立上げる（２，
３）。図では例えばＷＬ1 或いはＷＬ3 が選択された場
合は／ＤＷＬを、ＷＬ2 或いはＷＬ4 が選択された場合
は、ＤＷＬをそれぞれ立上げる。このワード線の立上げ
により、それに接続された１行分のメモリセルの記憶ノ
ード（ＳＮ（１））の電位も容量カップリングで持ち上
げられる（４）。

【００２１】この読み出し動作におけるワード線の昇圧
レベルは、例えばＶ_WLH1＝Ｖ_BL＋（３／４）Ｖp Ｖ_WLH2＝Ｖ_BL＋Ｖp Ｖ_WLH3＝Ｖ_BL＋（５／４）Ｖp とする。また、ダミーワード線の昇圧レベルは、例えばＶ_BL＋（９／８）Ｖp とする。

【００２２】まず、ワード線のレベルをＶ_WLH1へ、ダミ
ーワード線のレベルを上記昇圧レベルへと上げる。 (1/
2)Ｖp が書き込まれたメモリセルでは、ワード線のレベ
ルがＶ_BL+(1/2)Ｖp 以上となると、ＳＮの電位はＶ_BL＋
Ｖp 以上となり、ＳＮからＢＬに電荷が注入され、ＢＬ
の電位は上昇する（５）。

【００２３】これに対して、ＯＶが書き込まれているダ
ミーセルでは、ダミーワード線のレベルがＶ_BL＋Ｖp 以
上となったところで、ＳＮから／ＢＬに電荷が注入さ
れ、その電位は上昇する（６）。但し、このときメモリ
セルとダミーセルとで、同一のセルを用いているため、
用いているセルのキャパシタの容量をＣo とすると、そ
れぞれビット線に注入される電荷量は、メモリセルからはＱ＝ＣＶ＝Ｃo ・（1/4)Ｖp ＝（1/
4)Ｃo Ｖp ダミーセルからはＱ＝ＣＶ＝Ｃo ・（1/8)Ｖp ＝（1/
8)Ｃo Ｖp で、メモリセルからの注入量の方が多いため、図のよう
にＢＬの電位上昇の方が／ＢＬのそれよりも大きくな
る。

【００２４】次に、ワード線，ダミーワード線を立下げ
る。これは次のセンス動作により、ＢＬの電位がＶ_BLH
或いはＶ_BLL になったとき、特にＶ_BLL になると、それ
に伴ってメモリセルの情報が消えてしまうのを妨ぐため
である。

【００２５】次に、ビット線対に生じた電位差をセンス
アンプ１０２により増幅する。ここでは、例えばｎＭＯ
Ｓ（Ｑ1 ，Ｑ2 ）とｐＭＯＳ（Ｑ3 ，Ｑ4 ）で構成した
フリップフロップ型のセンスアンプを用いる。それぞれ
の共通ソースノード／ＳＡＮ（ＳＡＰ）は、それぞれＶ
_BLL （Ｖ_BLH ）に立下げ（立上げ）られる（７）。この
センス動作により、ビット線電位はＢＬがＶ_BLH に、／
ＢＬがＶ_BLL になる。ＢＬ，／ＢＬの電位が安定したと
ころで、第１の一時記憶用セルＴＭn1に、ＢＬの“Ｈ”
レベル、／ＢＬの“Ｌ”レベルを書き込んでおくために
ＴＷＬ1 の電位を一度立上げ、次にＶ_BLより低い電位ま
で立下げて戻す（８）。このときの動作は、例えばそれ
ぞれＶ_BL＋Ｖp ，Ｖ_BL−Ｖp とするとＢＬ側の一時記憶
用セルには (1/2)Ｖp が、／ＢＬ側の一時記憶用セルに
は-(1/2)Ｖp がそれぞれ書き込まれる。

【００２６】この後、再びプリチャージ動作（９）を行
い、第２のワード線昇圧レベル（Ｖ_WLH2）での読み出し
（10）を同様に行い、そのデータを第２の一時記憶用セ
ルＴＭn2にそれぞれ書き込む（11）。そして、さらに第
３のワード線昇圧レベル（Ｖ_WLH3）での読み出し（12）
を行い、そのデータを第３の一時記憶用セルＴＭn3に書
き込む（13）。こうして３回の読み出し動作によってＳ
Ｎ（１）のデータが書き込まれた場合のメモリセルで
は、３つの一時記憶用セルに“Ｈ”−“Ｈ”−“Ｈ”の
データがそれぞれ書き込まれることになる。

【００２７】読み出し情報を外部に出力する場合は、セ
ンスアンプ動作後、選択された列のＣＳＬを立上げ、ビ
ット線の電位差をＩ／Ｏ線に転送することにより行うこ
とができる。但し、情報は４値で２ビット分であるの
で、３回のＩ／Ｏ出力情報を、２ビットのデータに変換
することが必要となる。

【００２８】続いて、再書き込み動作に入る。再書き込
みは、一時記憶用セルに書かれたデータを、読み出し動
作時に最後に書き込んだ一時記憶用セルから順に読み出
し、そのデータを再び、メモリセルに戻していくことに
より行う。ここでは、一時記憶用セルとしても、メモリ
セルと同じものを用いている。

【００２９】即ち、ＴＭn3のデータを読み出すためにＴ
_WL3 （／Ｔ_WL3 ）と／ＤＷＬ（ＤＷＬ）の電位を立上げ
る（14）。Ｔ_WL3 のレベルは、例えばＶ_BL＋Ｖp とする
ことにより、ＴＭn3のデータが“Ｈ”だとＱ＝ (1/2)Ｃ
o Ｖp の電荷量がＢＬに注入され、“Ｌ”だと何も注入
されないため、ダミーセルからの注入量 (1/8)Ｃo Ｖp
との差が生じるため（15）、これによるＢＬの電位差を
センス動作により“Ｈ”であればＶ_BLH ，“Ｌ”であれ
ばＶ_BLL に増幅する。そして、この電位をメモリセルに
書き込むために、ワード線電位をＶ_WLL1｛＝Ｖ_BL-(1/2)
Ｖp ｝レベルまで立下げる（16）。このワード線の立下
げにより、メモリセルのＳＮの電位もカップリングによ
り引下げられる。この場合、Ｖ_WLL1＝Ｖ_BL-(1/2)Ｖp ま
で下がるため、ＳＮは、一旦、Ｖ_BL-(1/2)Ｖp -(1/4)Ｖ
p ＝Ｖ_BL-(3/4)Ｖp （読み出し動作終了後の時点で、Ｓ
Ｎは-(1/4)Ｖp が書き込まれている）にまで下がろうと
するが、スイッチング素子がＯＮするため、ＢＬのレベ
ルＶ_BLH ＝Ｖ_BL+(1/2)Ｖpから、Ｖp だけ低い、Ｖ_BL-(1
/2)Ｖp にクランプされる（16）。

【００３０】こうしてＳＮに書かれていたＳＮ（４）に
相等した電位-(1/4)Ｖp は、ＳＮ（３）に相当した電位
０に書き込まれる。この後、さらにＴＭn2のデータを同
様にして読み出し（17）、これをメモリセルのワード線
をＶ_WLL2｛＝Ｖ_BL-(3/4)Ｖp｝に立下げることにより（1
8）、ＳＮ（２）に相当する電位 (1/4)Ｖp に書き込
む。そして、さらにＴＭn1のデータを、メモリセルのワ
ード線をＶ_WLL3（＝Ｖ_BL−Ｖp ）に立下げることにより
（19）、ＳＮ（１）に相当する電位 (1/2)Ｖp を書き込
む。こうして再書き込み動作が終了する。

【００３１】図５の（ａ）〜（ｃ）は、それぞれ、ＳＮ
（２），ＳＮ（３），ＳＮ（４）のデータが記憶された
メモリセルの読み出し，再書き込み動作を示している。
図５（ａ）では第１の読み出し動作では、メモリセルか
らＢＬに電荷の注入が起こらないため、ＢＬは“Ｌ”側
へと増幅され、従ってＴＭn1には“Ｌ”が書かれる。従
って、再書き込み時にも、第３の再書き込み動作では、
“Ｌ”であるためＳＮへの電界の注入が起こらず、ＳＮ
の電位は、ＳＮ（１）のレベルまで上がらず、ＳＮ
（２）のレベル止まりとなる。

【００３２】図５（ｂ）（ｃ）も同様にして、ＳＮ
（３），ＳＮ（４）のデータが読み出し再書き込みされ
る。図６は書き込み動作を示している。この場合は、Ｓ
Ｎ（１）が書き込まれているメモリセルをＳＮ（４）に
書き替える例を示している。基本的には読み出し動作と
同様であるが、図に（書き込み↑）と示してあるように
ビット線をセンスした後、Ｉ／Ｏ線からビット線電位を
強制的に書き込むことにより行う。この場合は３回とも
“Ｈ”から“Ｌ”に反転させている。こうして強制的に
書き込んだ情報を、読み出し動作と同様に一時記憶セル
に保存し、再書き込み動作を行うことにより、メモリセ
ルに書きかえたデータが再書き込みされることになる。

【００３３】以上説明したように本実施例では読み出
し、書き込みの如何に拘らず、ワード線及びセンスアン
プ等の制御回路の動作は常に同一でよい。また、多値デ
ータのアクセスであるため、読み出し，書き込みに、そ
れぞれ３回のステップを要するが、ワード線のレベルが
異なるだけで、基本的には同一の動作の繰り返しで済む
ことになる。

【００３４】図７は、ダミーセルに関する他の実施例で
ある。ここではダミーセルも、メモリセルと同様に、２
端子スイッチング素子（Ｓ）とキャパシタ（Ｃ）のみで
構成し、図３のＱ10，Ｑ11のような書き込みトランジス
タは用いない。この場合のダミーセル動作を図８に示
す。図ではダミーワード線の動作に加え（ＤＷＬ）、ダ
ミーセルの蓄積ノード（ＤＳＮ）、メモリセルの読み出
し情報が“Ｌ”（“０”）か“Ｈ”（“１”）の場合に
ついての参照ビット線（／ＢＬ）の動作波形を合わせて
示してある。ＤＳＮはプリチャージ状態ではＶ_BLにあ
り、ＤＷＬの立上げ、更にビット線センスまでは図に示
したように、図４の実施例と同様に変化する。但し、こ
の例では、センス後ビット線対のレベルを、Ｖ_BLにした
ところでＤＷＬをＶ_BL−Ｖp まで下げることによって、
読み出し時に-(1/8)Ｖp 書き込まれた情報を０まで戻し
ている。こうしてＤＷＬを再度Ｖ_BLに戻すことにより、
ＤＳＮもＶ_BLのレベルに戻っていることになる。

【００３５】本実施例では、ダミーセル部に特別な書き
込みトランジスタを必要としないため、メモリセルと全
く同一構造のデバイスを用いることができ、その構成が
簡単になる。

【００３６】図９は一時記憶用セルの読み出し動作を変
形した他の実施例についての説明図で、（ａ）（ｂ）は
図４の実施例中で示した再書き込み時の、一時記憶用セ
ルの読み出し動作（１４）を、（ｃ）（ｄ）は変形した
他の実施例の動作を、それぞれワード線，蓄積ノード，
ビット線（ＢＬ，／ＢＬ）の電位に関して、蓄積ノード
の情報が“Ｈ”の場合（（ａ）（ｃ））と“Ｌ”の場合
とで（（ｂ）（ｃ））示している。

【００３７】図で分かるように、図４の例ではワード線
の電位をＶ_TWLH＝Ｖ_BL＋Ｖp に立上げることにより、
“Ｈ”の場合（ａ）、ビット線に (1/2)Ｃo Ｖp の電荷
を注入してＢＬ電位を上げ、ダミーセルからの (1/8)Ｃ
o Ｖp の注入による僅かなＢＬ電位の上昇との差をセン
スしている。また、“Ｌ”の場合（ｂ）、一時記憶セル
から注入がないため、ＢＬの電位の上昇はない。よっ
て、僅かに上昇するＢＬとの差をセンスしている。

【００３８】これに対して変形例では、ワード線をＶp
+(1/2)Ｖp に立上げたのち、例えばＶp -(1/2)Ｖp に立
下げることによって、“Ｌ”の場合（ｄ）に、ＢＬから
一時記憶セルへと電荷を注入させてＢＬの電位をマイナ
ス側に下降させている。これによって、特に“Ｌ”の場
合のセンス・マージンを大きくしている。

【００３９】この一時記憶セルの動作は、多値ではない
通常の２値のメモリセル動作にも用いることができる。
これを図１０に示した。（ａ）は“Ｈ”の読み出し，再
書き込み、（ｂ）は“Ｌ”の読み出し，再書き込み、
（ｃ）は“Ｈ”から“Ｌ”の書き替え、（ｄ）は“Ｌ”
から“Ｈ”の書き替えをそれぞれ示している。（ｂ）で
示すように“Ｌ”読み時のＢＬ，／ＢＬの電位差が増大
しており、センス・マージンを上げることができる。こ
うすることで、ダミーセルも不要とすることもできる。

【００４０】図１１は、メモリセルとワード線をビット
線の接続関係を逆にした構成のセルアレイを示してい
る。この接続においても、ワード線及びセンスアンプの
動作は同様でよい。この場合の読み出し動作例を図１２
及び図１３に示すが、ストレージ・ノード電極に蓄積さ
れた電位関係とビット線の電位関係とが、前の実施例と
は逆になっている。

【００４１】以上の実施例では４値の多値情報を読み書
きするのに、それぞれ３つのワード線レベルによる読み
出し，書き込みサイクルを行い、各々を３つの一時記憶
セルを介して行っているが、この限りではない。例えば
一時記憶セルは用いずに、各ビット線に対して２ビット
の情報を保持するカウンタを設ける。例えばこのカウン
タは待機時に０に初期化され、３回の読み出し動作のう
ち何回目でＢＬに“Ｈ”が現れたかのみを記憶させてお
く。そして、再書き込み時は、カウンタに対応した時の
みＢＬの電位を“Ｈ”の書き込み電位にする。例えば、
図４のＳＮ(1)の場合、第１の読み出しでＢＬに“Ｈ”
データが現れるので、カウンタは１を記憶する。その
後、再書き込み時は３回の再書き込み動作のうち、最後
の時のみＢＬを“Ｈ”にするような論理を持つような回
路構成とする。

【００４２】同様に、図５（ａ）のＳＮ(2) の場合は、
カウンタは２となり、最後から２番目の再書き込みの時
のみＢＬを“Ｈ”とする。ＳＮ(3) の時は、カウンタは
３となり、最後から３番目（初めの）再書き込み時のみ
ＢＬを“Ｈ”とする。ＳＮ(4) の場合は、カウンタは０
のままで、いずれの再書き込みの時もＢＬは“Ｌ”レベ
ルでよい。

【００４３】以上のようにすると、例えば図４の時は３
回の再書き込み共にＢＬに“Ｈ”データを書いている
が、本方法だと第１の再書き込み時のみ“Ｈ”にすれば
よい。従来のＤＲＡＭでは段階的に書き込む場合、図４
に示したように第１の再書き込み時に、書き込みたいと
きは第２，第３の再書き込みの時も必ず書き込まなけれ
ば、第２，第３の再書き込み動作により情報が消えてし
まうが、本セルでは問題ない。

【００４４】以上のような、スタティック的な書き込み
方法は本ＤＲＡＭ特有のものである。このように必要な
とき以外にはＢＬを駆動しなくてよいと言うことは、例
えば回路構成の簡略化、消費電力の低減などにつなが
る。

【００４５】また、以上の実施例では、書き込みの時に
はワード線を段階的に下げていき、読み出しのときは段
階的に上げているが、この逆でも構わない。この場合、
読み出しのためにＷＬの電位を下げたとき、蓄積電極に
より低い電位が蓄えられているセルのＢＬでスイッチが
オンし、このときＢＬの電位は下げられることになる。
このように極性が逆になるだけで基本的にはこれまでの
実施例と同様である。また、このときも従来のＤＲＡＭ
では実現できないことで、本セルに特有の動作方法であ
る。なお、本発明は上述した実施例に限定されるもので
はなく、その要旨を逸脱しない範囲で、種々変形して実
施することができる。

【００４６】

【発明の効果】以上詳述したように本発明によれば、ス
イッチング素子として２端子素子を用いたメモリセル
を、１つのメモリセルに２値よりも多くの情報を蓄え
る、いわゆる多値セルとして用いることにより、２端子
スイッチング素子を用いたＤＲＡＭにおいてリソグラフ
ィ的な加工限界があっても、メモリ容量のさらなる大容
量化をはかり得る半導体記憶装置を実現することが可能
となる。

【図面の簡単な説明】

【図１】２端子スイッチング素子を用いたＤＲＡＭのメ
モリセルアレイの等価回路の一例を示す図。

【図２】スイッチング素子の動作特性を示す図。

【図３】本発明の一実施例に係わる半導体記憶装置のメ
モリセルアレイ部の主要構成を示す図。

【図４】実施例の動作を説明するためのタイミングチャ
ート。

【図５】実施例の動作を説明するためのタイミングチャ
ート。

【図６】実施例の動作を説明するためのタイミングチャ
ート。

【図７】ダミーセルに関する他の実施例を示す図。

【図８】ダミーセルの動作を説明するためのタイミング
チャート。

【図９】一時記憶用セルの読み出し動作を変形した他の
実施例の動作を説明するためのタイミングチャート。

【図１０】一時記憶用セルの動作を通常の２値のメモリ
セル動作に適用した例を示すタイミングチャート。

【図１１】メモリセルとワード線をビット線の接続関係
を逆にした構成のセルアレイを示す図。

【図１２】図１１の動作を説明するためのタイミングチ
ャート。

【図１３】図１１の動作を説明するためのタイミングチ
ャート。

【符号の説明】

１０１…一時記憶用セル１０２…センスアンプ１０３…ビット線プリチャージ回路１０４…ダミーセル１０５…列選択用スイッチング回路Ｅ１…第１の電極Ｅ２…第２の電極Ｅ３…第３の電極Ｓ…２端子スイッチング素子Ｃ…キャパシタＭ…メモリセルＢＬ…ビット線ＷＬ…ワード線ＤＷＬ…ダミーワード線ＴＷＬ…一時記憶用セルのワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者布施常明神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】第１の電極と第２の電極でキャパシタ絶縁
膜を挟み、電荷の蓄積に供されるキャパシタと、第１の
電極と該電極に電位障壁を介して対向する第３の電極に
よって形成される２端子素子からなるスイッチング素子
と、からメモリセルを構成し、第２の電極と第３の電極
との間に印加される電位差によって電位障壁間に電流を
流し、キャパシタを充放電することによりデータの書き
込み及び読み出しを行う半導体記憶装置において、前記キャパシタに蓄積する電荷の量の違いにより３値以
上のデータを読み書きするようにしたことを特徴する半
導体記憶装置。
【請求項２】第１の電極と第２の電極でキャパシタ絶縁
膜を挟み、電荷の蓄積状態の相違を３値以上の情報に対
応させて記憶するキャパシタと、第１の電極と該電極に
電位障壁を介して対向する第３の電極によって形成され
る２端子素子からなるスイッチング素子と、からメモリ
セルを構成し該メモリセルをマトリックス配置してなる
セルアレイと、第２の電極又は第３の電極を、その配列の一方向に沿っ
て共通接続する複数のワード線と、第３の電極又は第２の電極を、前記ワード線と交差する
方向に沿って共通接続する複数のビット線と、前記メモリセルの多値情報を一時記憶するための一時記
憶用メモリセルと、を備えたことを特徴とする半導体記
憶装置。
【請求項３】前記ワード線の電位を第１の電位から第２
の電位に立ち上げることにより、フローティング状態の
ビット線に前記メモリセルのキャパシタ間電圧に応じた
電位変化を生じさせた後、このビット線電位と参照ビッ
ト線電位との間の大小関係を検知して増加し、これを前
記一時記憶用メモリセルに書き込むという読み出し動作
をｎ値の情報に対して少なくともｎ−１回行い、かつｎ
が増す毎に第２の電位を上昇させていくことにより、多
値情報を読み出して一時記憶させ、前記一時記憶用メモリセルの情報をビット線に“Ｈ”か
“Ｌ”かで読み出し、前記ワード線の電位を第１の電位
から第３の電位に立ち下げることにより、前記ビット線
電位の“Ｈ”か“Ｌ”かの違いを前記キャパシタに蓄
え、再度書き込むという動作をｎ値の情報に対して少な
くともｎ−１回行い、かつｎが増す毎に第３の電位を下
降させていくことにより、多値情報を再書き込みさせる
ようにしたことを特徴とする請求項２記載の半導体記憶
装置。