JPH06223572A - Ｄｒａｍ構造 - Google Patents

Ｄｒａｍ構造

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JPH06223572A
JPH06223572A JP5248067A JP24806793A JPH06223572A JP H06223572 A JPH06223572 A JP H06223572A JP 5248067 A JP5248067 A JP 5248067A JP 24806793 A JP24806793 A JP 24806793A JP H06223572 A JPH06223572 A JP H06223572A
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外志昭 桐畑
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Toshio Sunanaga
登志男 砂永
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洋一 平
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    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Abstract

(57)【要約】 （修正有） 【目的】 ビット線電力散逸量が少なく、ビット線プリ
チャージ電圧がＲＡＳサイクルごとに変化する、ＤＲＡ
Ｍ用の検知手段を、又、単一ビット線電圧スイングをも
つ可変プリチャージ電圧を用いる検知方法を提供する。 【構成】 ＤＲＡＭセルまたはＤＲＡＭセルのアレイ中
に単一のビット線スイングをもつ可変プリチャージ電圧
の検知を使用することによって、電力散逸量を削減す
る。ビット線プリチャージ電圧は、アクセスされるセル
中のデータのレベルに応じて、ＲＡＳサイクルごとに変
化する。このような構成により、プリチャージ電圧が各
ＲＡＳサイクルごとに異なるので、基準電圧発生器が不
要にする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）構造に関し、さらに
詳細には、単一ビット線電圧スイングおよび可変ビット
線プリチャージ電圧を使用するＤＲＡＭ構造用の検知方
法に関する。
【０００２】
【従来の技術】米国特許第４６６９０６５号は、フリッ
プフロップ型のセンス増幅器に接続された１対のビット
線にそれぞれ接続された２組の直列接続されたＭＯＳト
ランジスタおよびコンデンサを備えるダミー・セルと、
該ダミー・セルの該ＭＯＳトランジスタと該コンデンサ
の接合点の間にそのソースおよびドレインが接続された
第３のＭＯＳトランジスタとを有するメモリ装置を開示
している。コンデンサはそれぞれ、ビット線のハイ・レ
ベル電位およびロー・レベル電位で充電された後、第３
のＭＯＳトランジスタを介して相互に短絡されて、中間
電位レベルの共通電位を持つようになる。この中間レベ
ルの電位は、フリップフロップ型センス増幅器の１対の
入力端子に基準電位信号として供給することができる。
したがって、メモリ装置の基板の電位の変化の影響を受
けない、センス増幅器による安定な検知動作を保証する
ことが可能である。
【０００３】米国特許第４７９２９２８号は、それぞれ
ビット線に接続された複数のメモリ・セルと、前記ビッ
ト線と共にビット線対を構成するビット線に接続された
少なくとも１つのダミー・セルと、前記２本のビット線
に接続されたセンス増幅器と、前記２本のビット線の電
圧を平衡にするための少なくとも１つのＦＥＴと、ダミ
ー・セルの制御とそれ以後のＦＥＴの動作を可能にす
る、ダミー・ワード線の選択の終了を検出するための平
衡制御回路とを備える、複数のメモリ・セル列を含む半
導体メモリ回路を記載している。
【０００４】米国特許第４８１６７０６号は、集積回路
メモリ用のセンス増幅器および減結合デバイス構造を開
示している。この特許において、交差結合センス増幅器
の一実施例は、２つのＰＭＯＳデバイスを含んでおり、
該デバイスのゲートは接地されて、メモリ・ビット線の
下方電圧スイングを、センス増幅器中の接地ゲートＰＭ
ＯＳデバイスのしきい電圧（ＶＴＰ）の絶対値に固定し
ている。このように電圧スイングを制限しても、記憶コ
ンデンサの電荷蓄積は影響を受けない。なぜなら、セル
移送ゲート・デバイスのしきい値（ＶＴ）の絶対値の方
が大きいからである。ビット線の事前充電は、最初にそ
れぞれＶDDおよび｜ＶＴＰ｜に充電された２本のビット
線を等化することによって行われる。センス増幅器の１
つのノードは完全ＶDDスイングを保持し、便宜的にＤＡ
ＴＡバスに接続される。センス増幅器のビット線スイン
グは、ＶDD−｜ＶＴＰ｜のスイングに制限され、電荷蓄
積および事前充電レベルに悪影響を及ぼさずに電力を節
約する。
【０００５】米国特許第４６６９０６５号は、ＣＭＯＳ
ＤＲＡＭ用のダミー・セルを製作する方法を開示して
いる。
【０００６】米国特許第４８１６７０６号は、ビット線
スイングを制限した２／３ＶDD検知を開示している。
【０００７】米国特許第４７９２９２８号は、ＲＡＳサ
イクルの終りにビット線を事前充電するための方法を開
示している。ダミー・セルを持つ基準ワード線を監視し
て、ビット線の事前充電が開始される。
【０００８】米国特許第５０３６４９２号は、ビット線
の等化および事前充電が電流ブリーディング・デバイス
なしで行われる、ＳＲＡＭ用のプリチャージ回路を開示
している。
【０００９】米国特許第４９９８２２２号は、内部ＲＡ
Ｓゲート・クロックによって制御されるビット線プリチ
ャージ回路を開示している。
【００１０】米国特許第４９４３９６０号は、自己リフ
レッシュ・モードを検出する検出回路と、ビット線を事
前充電する電圧発生器を開示している。
【００１１】米国特許第４９４３９５２号は、容量性電
荷共有の概念に基づくビット線プリチャージ回路を開示
している。
【００１２】米国特許第４９２６３８１号は、検知時
に、絶縁体によってセンス増幅器をビット線から完全に
絶縁する検知方法を開示している。
【００１３】米国特許第４９１６６６７号は、センス増
幅器を２つのメモリ・アレイが共有する検知方法を開示
している。
【００１４】米国特許第４８５２０６４号は、事前充電
を２段階で行う、ＳＲＡＭ用のプリチャージ回路を開示
している。
【００１５】米国特許第４８３３６５４号は、ブロック
に区分されたＤＲＡＭ中でスタガ復元タイミング信号を
生成する方法を開示している。
【００１６】米国特許第４７９４５７１号は、ワード線
の電圧とＭＯＳトランジスタのドレインの電圧の間の電
圧にビット線をバイアスすることによって漏れを削減し
たＤＲＡＭを開示している。
【００１７】
【発明が解決しようとする課題】本発明の一目的は、ビ
ット線電力散逸量が少ないＤＲＡＭ用の検知手段を提供
することである。
【００１８】本発明の他の目的は、単一ビット線電圧ス
イングをもつ可変プリチャージ電圧を用いる検知方法を
提供することである。
【００１９】本発明の他の目的は、ビット線プリチャー
ジ電圧がＲＡＳサイクルごとに変化する、ＤＲＡＭ用の
検知手段を提供することである。
【００２０】本発明のその他の目的は、添付の図面と併
せて以下の説明を読むとさらに明らかになろう。
【００２１】最近、ＤＲＡＭ回路の密度が高くなってき
たので、非揮発性を得るためのバッテリ・バックアップ
を備えた超大規模半導体メモリ・システムに関心が寄せ
られるようになった。特にＤＲＡＭの電力をバッテリか
ら得ている間の、リフレッシュ・サイクル中のＤＲＡＭ
電力消費量の削減は、これらの応用分野にとって最大の
問題である。従来のＤＲＡＭでは、まずセルの状態をセ
ンス増幅器に読み込み、センス増幅器をセットしてか
ら、セルに状態を書き戻すことによって、セルがリフレ
ッシュされる。たとえば、ＶDD／２検知方法を使用する
場合、ビット線対の両方のビット線をＶDD／２に事前充
電し、セルが検知されて再書込みされるとき、この対の
一方のビット線が接地電圧への電圧スイングを受け、他
方のビット線がＶDDへのスイングを受ける。ビット線は
次に、事前充電時にＶDD／２に復元される。このシーケ
ンスでは、両方のビット線が交流エネルギーを散逸す
る。すなわち、両方のビット線が電圧スイングを受ける
タイプのＤＲＡＭメモリ・セルをリフレッシュすると、
どちらのビット線でもエネルギー散逸が発生する。
【００２２】メモリ回路ＤＲＡＭの別のバージョンは、
センス増幅器のラッチングが行われ、次に１つのセルに
再書込みが行われる間にビット線対の基準ビット線をビ
ット線プリチャージ電圧に保持することによってリフレ
ッシュ・エネルギーが削減される、単一ビット線スイン
グ検知方式を提供する。セルの検知／再書込み動作およ
び書込み動作は影響を受けない。なぜなら、基準ビット
線は、検知／再書込み動作および書込み動作では電圧ス
イングを受ける必要がないからである。したがって、従
来のリフレッシュ動作、読取り動作、および書込み動作
で基準ビット線上の電圧スイングによって散逸される交
流エネルギーがなくなる。単一ビット線スイングＤＲＡ
Ｍメモリ回路は、１９９１年７月２１日に出願され本出
願人に譲渡された"POWER SAVING SENSING CIRCUITS FOR
DYNAMIC RANDOM ACCESS MEMORY"と題する同時係属の米
国特許出願第０７／７２９１２０号に記載されている。
【００２３】
【課題を解決するための手段】本発明は、単一ビット線
スイングをもつ浮動検知電圧を用いる、新規の検知方式
を提供する。この方式のビット線電力散逸量は、最悪ケ
ースのパターンの場合でも１／２ＶDD検知方法のビット
線電力散逸量の３分の２に過ぎない。この新規の検知方
式では、ビット線プリチャージ電圧が、直前のＲＡＳサ
イクルのプリチャージ電圧と、アクセスされるセル中の
データの極性とに応じて、行アドレス記憶（ＲＡＳ）サ
イクルごとに変化する。また、本発明では、事前充電を
固定電位で行わないので、基準電圧発生器を備える必要
がない。
【００２４】
【実施例】図１に、新規の検知方式を簡略化した形で示
す。図１では、本発明の原理を単一ビット線の対だけに
関連して示している。前掲の関連特許出願第０７／７２
９１２０号と同様に、この検知／再書込み構造は、記憶
された情報をセルに書き戻すために、セルに蓄積された
高電圧レベルまたはセルに蓄積された低電圧レベルへの
スイングを受ける、アクセスされたセルに接続されたビ
ット線の電圧しか要しない。ビット線対の補ビット線
は、そのような電圧スイングを受けない。セルは、"１"
の場合はＶDDを蓄積し、"０"の場合は接地電圧または接
地電圧に近い低電圧レベルを蓄積するものと仮定する。
【００２５】その基本概念は、活動ビット線（アクセス
されるセルに接続されたビット線）と（基準セルに接続
された）補ビット線を短絡させることによって、サイク
ルの終りのビット線プリチャージ電圧を決定させるとい
うものである。したがって、ビット線プリチャージ電圧
は、ビット線対上で直前に検知された一連のデータ・ビ
ットによって決まる。ビット線プリチャージ電圧は、一
連のハイ・レベルを読み取る場合はＶDDに漸近的に近づ
き、一連のロー・レベルを読み取る場合はセルのロー・
レベルに漸近的に近づく。"１"レベルと"０"レベルが混
じったシーケンスでは、ＶDDとロー・レベルの間を動
く。
【００２６】検知用の基準電圧は、セルに蓄積できるハ
イ・レベルとロー・レベルの中間の値に最初に事前充電
される基準セルによって決定されるので、どんな事前充
電レベルでもセルを検知することができる。ビット線キ
ャパシタンスＣBLとセル蓄積キャパシタンスＣSの間で
完全な電荷移動が行われるものと仮定すると、セルにア
クセスした後のビット線上の最終電圧ＶFは、次式で与
えられる。
【数１】
【００２７】上式で、 ＣS＝セル蓄積キャパシタンス ＣBL＝ビット線キャパシタンス ＶS＝セル・キャパシタンスＣS上に蓄積された電圧 ＶPRE＝検知サイクルの始めにビット線が事前充電され
る電圧である。
【００２８】セルに完全な供給レベル（ＶDDおよびグラ
ウンド）が書き込まれる場合、セルに蓄積される電圧Ｖ
Sは次のようになる。 ＶS＝ＶDD（"１"が記憶されている場合） ＶS＝０Ｖ（"０"が記憶されている場合）
【００２９】基準セルについては次式が成立する。
【数２】
【００３０】"１"または"０"が記憶されたアクセスされ
たセルに接続されたビット線と、ＶDD／２を含むアクセ
スされた基準セルに接続されたビット線との間の検知用
差分信号は、次式で表される。
【数３】
【００３１】上式で、（＋）はセルにＶDDが蓄積されて
いることを表し、（−）はセルに０Ｖが蓄積されている
ことを表す。△ＶSENSEは、プリチャージ電圧ＶPREとは
無関係である。
【００３２】この新規の検知方式の実施態様は、図４に
示す波形の例に従って説明することができる。ビット線
１０、１２は、ｔ＝０のとき所与の電圧に事前充電され
る。この電圧は最初１．８Ｖまたは１／２ＶDDであるも
のとする。ただし、図４ではＶDD＝３．６Ｖである。基
準セル・キャパシタンス７２はＶDD／２に充電される。
ワード線１４が活動化され、基準セル・ワード線４４も
活動化される。
【００３３】ワード線１４が活動化されると、セル・キ
ャパシタンスＣS８８とビット線キャパシタンスＣBL８
９の間で電荷が移動する。同時に、基準セル・ワード線
４４がアクセスされ、ビット線キャパシタンスＣBL９１
と基準セル・キャパシタンス７２の間で電荷が共有され
る。その結果、上述のように、ビット線１０とビット線
１２の間の差分信号が生成される。この差分電圧は、デ
バイス３４および３６を介して、センス増幅器１６のノ
ード３３およびノード３５に印加される。すると、デバ
イス３４および３６がオフになって、センス増幅器１６
のノードを分離し、センス増幅器１６は、従来の方式
で、ノード２４をＶDDに、ノード２６を接地電圧にパル
スすることにより設定される。セル・キャパシタンスが
電圧ＶDDを蓄積したと仮定すると、センス増幅器１６が
設定されると、ノード３５がＶDDになり、ノード３３は
接地電圧になる。次に、デバイス３６が線４０上のパル
スによってオンに戻り、ビット線１２がＶDDになって、
セル記憶キャパシタンス８８にＶDDが再書込みされる。
すると、ワード線１４および基準セル・ワード線４４が
選択解除され、デバイス９０およびデバイス５０がオフ
になり、センス増幅器のパルス線２４および２６が初期
レベルに戻って、ＲＡＳサイクルが完了する。センス増
幅器１６が設定された後は補ビット線１０はセンス増幅
器１６に接続されず、サイクルの始めのプリチャージ電
圧に近い値を維持する。様々な線上の信号の詳細な波形
を図３に示す。
【００３４】ＲＡＳサイクルの終りに、ビット線１０と
その補ビット線１２が相互に短絡され、かつ線３２を介
して等化デバイス１８、２０、２２によってＶeqに短絡
され、次のＲＡＳサイクルのビット線プリチャージ電圧
となる電圧で平衡する。このプリチャージ電圧は、前の
サイクルのプリチャージ電圧よりも高い。アクセスされ
たメモリ・セルのキャパシタンス８８が０Ｖを記憶して
いた場合、ビット線プリチャージ電圧は前のＲＡＳサイ
クルのビット線プリチャージ電圧よりも低くなる。各後
続サイクルでワード線１４に接続されたアクセスされた
セルのセル・キャパシタンスに高レベルが記憶されてい
る場合、以後のＲＡＳサイクルで同じシーケンスが繰り
返され、各サイクルごとにビット線プリチャージ電圧が
増加する。
【００３５】ビット線対電圧をプリチャージ電圧と平衡
させるためにＤＲＡＭ電源からビット線電力が引き出さ
れることはない。この際には、ビット線間の電荷の再分
配だけが行われる。ビット線がプリチャージ電圧から低
セル・レベルになる（すなわち、"０"が検知される）と
き、電源からビット線電力が引き出されることはない。
電源からビット線に電流が流れるのは、ハイ・レベルす
なわち"１"が検知されたときだけである。個々のサイク
ルでは、この電力が、やはり単一ビット線スイングを使
用するＶDD／２検知方法の場合よりも大きくなることが
あるが、一連のサイクルを通してみると、０（低レベ
ル）と１（高レベル）が交互に繰り返されるデータ・パ
ターン（１０１０１０１０，，，）が読み出されるとき
に、この新規の可変プリチャージ電圧検知方式で最高の
平均電力散逸が発生する。１と０が交互に繰り返される
パターンの場合、記憶された"１"がＶDDであり、記憶さ
れた"０"が０Ｖであるならば、プリチャージ電圧は、交
互のサイクルで２／３ＶDDおよび１／３ＶDDに漸近的に
近づいていく。この場合、電力散逸量は１／３ＶDDに比
例する。従来のＶDD／２検知設計の場合、電力散逸量は
１／２ＶDDに比例する。この新規の方法で散逸される電
力は、最悪のケースでも従来のＶDD／２検知方法の場合
の３分の２である。記憶された"１"がＶDDであり、記憶
された"０"が０Ｖであるとすると、従来のＶDD／２検知
方法は、任意の固定ビット線プリチャージ電圧手法で最
低の最悪ケースのビット線電力を散逸する。
【００３６】本発明によるメモリ・アレイの好ましい実
施例を図２に示し、それに対応する波形を図３ないし図
６に示す。アレイ３１は、従来のメモリ・セルの２次元
アレイであり、セルは、ｘ方向に走るワード線とＹ方向
に走るビット線とに接続され、ビット線は、当業者には
周知の従来の折返しビット線配列で対として編成されて
いる。Ｖeq線３２は、アレイ中のすべてのビット線対に
共通である。このため、図１に示した実施例に関連して
説明した場合と異なり、プリチャージ電圧の変化によっ
て、単一の記憶ビットのデータだけでなく、アレイ中の
すべてのアクセスされたセルに記憶されたすべてのデー
タの効果が平均化される。プリチャージ電圧はサイクル
ごとに変化するので、図１に示すように差分によってビ
ット線信号を検知するために、各バイト線ごとに基準セ
ルを設けなければならない。基準セルの好ましいレベル
は、セルに蓄積される高電圧レベルと低電圧レベルの中
間である。この要件は従来のＤＲＡＭと似ているが、基
準セル中で中間レベルを達成する方法は異なる。という
のは、単一ビット線スイングであり、かつビット線プリ
チャージ電圧が、セルに蓄積されたハイ・レベルとロー
・レベルの間の任意のレベルになることができるからで
ある。
【００３７】ＲＡＳサイクルの終り近くに、等化デバイ
ス１８、２０、２２がオンになることによって、図１に
示すビット線対１０および１２が線３２上のプリチャー
ジ電圧Ｖeqに等化される。等化デバイス１８、２０、２
２を制御する、リード線２５上の信号はハイ・レベルで
ある。アレイ中のすべてのビット線対は、線３２に接続
されたそれぞれの等化デバイスを介して同一の電圧に事
前充電される。各ビット線対は、線３２を介して、関連
するＶeqと結合する必要がある。複数のビット線対を同
一の線３２に結合することができ、線３２を複数のビッ
ト線対のそれぞれと関連付ける必要がある。アレイ中の
すべてのビット線対を同一の線３２に結合することが好
ましい。リード線２４および２６はプリチャージ電圧と
同じ電圧であり、ＳＡセット・クロック３０への入力リ
ード線２８は従来の検知方法と同様にロー・レベルであ
り、リード線２４および２６は各ビット線対用のそれぞ
れのセンス増幅器のそれぞれの入力に接続される。図２
のアレイ中のすべてのビット線対と、リード線２４およ
び２６上に同一の電圧を維持すると、各ビット線対用の
すべてのセンス増幅器１６がこの動作段階でオフにな
る。デバイス３４および３６はオンであり、線３８およ
び線４０はハイ・レベルである。すべてのワード線およ
び基準ワード線はハイ・レベルであり、すべてのＰＭＯ
Ｓセル・アクセス・トランジスタがオフになる。
【００３８】上述の条件が満たされると、次のように、
中間レベルが基準セルに復元される。トランジスタ５６
をオンにし、ＣＨＡＲＧＥＨＩＧＨリード線５８上の信
号がロー・レベルになることによって、リード線５４の
電圧がＶDDになる。リード線６０上の信号がロー・レベ
ルになり、デバイス６２がオンになって、基準セル記憶
コンデンサ６４がＶDDに充電される。リード線６０がハ
イ・レベルに戻り、デバイス６２がオフになる。デバイ
ス６６をオンにし、トランジスタ５６をオフにすること
によって、リード線５４がロー・レベルになる。リード
線７０上の信号をロー・レベルにすることによってデバ
イス６８がオンになると、基準セル記憶コンデンサ７２
は記憶コンデンサのロー・レベルに充電される。次に、
デバイス６６をオンにすることによってリード線５４が
浮動し、デバイス６８および６２をオンにすることによ
って基準セル記憶コンデンサ７２およびコンデンサ６４
が中間レベルの電圧に等化される。リード線５４がアレ
イ全体に共通であり、そのキャパシタンスが全基準セル
記憶キャパシタンスよりもはるかに小さいので、基準セ
ル記憶コンデンサ６４および７２が、セル・コンデンサ
に記憶されたハイ・レベルとロー・レベルの間のほぼ中
間の電圧レベルに等化されることに留意されたい。等化
後、デバイス６８および６２はオフになる。
【００３９】ＲＡＳサイクルが起動する前に、リード線
２５上の信号を強制的にロー・レベルにすることによっ
て等化デバイス１８、２０、２２がオフになる。１４な
どのワード線が選択され、対応する基準セル・ワード線
４４も選択されて、両方ともロー・レベルになる。ビッ
ト線対と、センス増幅器の内部ノード３３および３５上
で信号が発生した後、リード線３８および４０をロー・
レベルにし、デバイス７４、７６と、７８、８０とを備
えるセンス増幅器１６をビット線対から絶縁することに
よって、デバイス３４および３６がオフになる。
【００４０】センス増幅器１６は、図２に示すセンス増
幅器セット・クロック３０によって通常の方式で生成さ
れる、センス増幅器パルス線２４および２６上のクロッ
ク信号によってセットされる。センス増幅器１６のセッ
ト後、入出力活動はビット切替えデバイス対７９および
８１によって実行される。センス増幅器１６の設定後、
デバイス３６をオンにし線４０上の信号がハイ・レベル
になることによって、アクセスされるセルを持つビット
線、この場合はビット線１２だけが、データに応じてハ
イ・レベルまたはロー・レベルに変化する。その結果、
セル・キャパシタンス８８に蓄積された電圧レベルが、
センス増幅器ノード３５上の電圧に従って設定される。
電圧レベルをセル・キャパシタンス８８の電圧レベルに
設定した後、ワード線１４および基準セル・ワード線４
４がハイ・レベルになり、アクセスされるセルおよび基
準セルのアクセス・トランジスタがオフになる。次に、
リード線２４と２６を共にＶeqに短絡する、図示しない
デバイスを介してリード線２４および２６を接続するこ
とにより、ＳＡセット・クロック３０への線２８上のト
リガ信号をロー・レベルに戻した後、リード線２４およ
び線２６上の信号が非活動状態に復元される。残りのデ
バイス３４と等化デバイス１８、２０、２２がオンにな
り、新しいビット線プリチャージ電圧を生成する。
【００４１】図４は"１"を３回連続して読み取る場合の
ビット線波形を示し、図５は"０"を３回連続して読み取
る場合のビット線波形を示す。図６は、"１"を読み取る
際のセルおよび基準セルのコンデンサのノード波形を示
す。
【００４２】以上、本発明の好ましい実施例を説明し図
示したが、当業者には、本発明の広範囲の教示および趣
旨から逸脱せずに修正および変更を加えられることが明
らかであろう。本発明の教示および趣旨は、頭記の特許
請求の範囲によってのみ限定される。
【図面の簡単な説明】
【図１】本発明によるビット線対の一部分の回路実施例
の概略図である。
【図２】本発明によるメモリ・アレイの実施例の概略図
である。
【図３】図１の回路実施例に関連する信号の波形を示す
図である。
【図４】回路動作時に図１のビット線上に存在する電圧
波形を示す図である。
【図５】回路動作時に図１のビット線上に存在する電圧
波形を示す図である。
【図６】回路動作時に図１のセルおよび基準セルのコン
デンサのノード波形を示す図である。
【符号の説明】
１０ ビット線 １４ ワード線 １６ センス増幅器 １８ 等化デバイス ２４ センス増幅器パルス線 ２６ センス増幅器パルス線 ３０ ＳＡセット・クロック ３１ メモリ・アレイ ３４ デバイス ３６ デバイス ４４ 基準セル・ワード線 ５４ リード線 ５６ トランジスタ ７２ 基準セル・キャパシタンス ７９ ビット切替えデバイス ８８ セル・キャパシタンス ８９ ビット線キャパシタンス
フロントページの続き (72)発明者 桐畑 外志昭 アメリカ合衆国05403、バーモント州サウ ス・バーリントン、アパート16、ハイネス バーグ・ロード 75 (72)発明者 ヒュン・ジョン・シン アメリカ合衆国10541、ニューヨーク州マ ホパック、ウィリアムズバーグ・ドライブ 303 (72)発明者 砂永 登志男 滋賀県草津市若草４−８−４ (72)発明者 平 洋一 東京都世田谷区上祖師谷６−８−８ (72)発明者 ルイス・マディソン・テルマン アメリカ合衆国10590、ニューヨーク州サ ウス・セイラム、ツイン・レーク・ロード （番地なし)

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】第１のビット線を含むメモリ・セルと、 前記第１のビット線と共にビット線対を形成する第２の
    ビット線を含む基準セルと、 前記基準セルを所定の電圧にプリチャージする手段と、 前記１対のビット線をプリチャージ電圧に設定し、各Ｒ
    ＡＳサイクル中に前記メモリ・セル中の検知されたデー
    タのレベルに応じて、前記プリチャージ電圧を変化させ
    る手段と、 前記１対のビット線に結合された、前記１対のビット線
    上の信号の相対レベルを検知するためのセンス増幅器手
    段とを備えることを特徴とする、可変プリチャージ電圧
    検知技術を使用したＤＲＡＭ構造。
  2. 【請求項２】前記所定の電圧が約ＶDD／２であることを
    特徴とする、請求項１に記載のＤＲＡＭ構造。
  3. 【請求項３】前記プリチャージ電圧を設定し変化させる
    前記手段が、前記センス増幅器手段を前記１対のビット
    線から絶縁する手段と、前記１対のビット線を共に短絡
    させる手段とを含むことを特徴とする、請求項１に記載
    のＤＲＡＭ構造。
  4. 【請求項４】それぞれ関連するビット線を有する複数の
    メモリ・セルを備えるメモリ・セルのアレイと、 各基準セルがそれぞれ複数のメモリ・セルと関連し、第
    １の複数のメモリ・セルに関連するビット線と第２の複
    数のメモリ・セルに関連するビット線が１対のビット線
    を形成する、基準セルのアレイと、 前記アレイ中の各基準セルを所定の電圧に事前充電する
    手段と、 前記１対のビット線の各々をプリチャージ電圧に設定
    し、各ＲＡＳサイクル中に関連する複数のメモリ・セル
    中の検知されたデータのレベルに応じて、前記プリチャ
    ージ電圧を変化させる手段と、 関連する１対のビット線にそれぞれ結合された、関連す
    る各１対のビット線上の信号の相対レベルを検知するた
    めの、センス増幅器手段のアレイとを備えることを特徴
    とする、可変プリチャージ電圧検知技術を使用したＤＲ
    ＡＭセル・アレイ。
  5. 【請求項５】前記所定の電圧が約ＶDD／２であることを
    特徴とする、請求項４に記載のＤＲＡＭ構造。
  6. 【請求項６】前記設定および変化手段が、各センス増幅
    器手段を関連する１対のビット線から絶縁する手段と、
    複数対のビット線を共に短絡させる手段とを備えること
    を特徴とする、請求項４に記載のＤＲＡＭ構造。
  7. 【請求項７】可変プリチャージ電圧検知技術を使用し
    て、第１のビット線と、第２のビット線を含む基準セル
    とを含み、第１のビット線と第２のビット線が１対のビ
    ット線を形成するＤＲＡＭセルにおいて検知を行う方法
    であって、 前記基準セルを所定の電圧に事前充電する段階と、 前記１対のビット線をプリチャージ電圧に設定する段階
    と、 各ＲＡＳサイクル中に前記セル中の検知されたデータの
    レベルに応じて、前記プリチャージ電圧を変化させる段
    階と、 前記１対のビット線上の信号の相対レベルを検知する段
    階とを含むことを特徴とする、ＤＲＡＭセルにおける検
    知方法。
  8. 【請求項８】前記所定の電圧が約ＶDD／２であることを
    特徴とする、請求項８に記載の、ＤＲＡＭセルにおける
    検知方法。
  9. 【請求項９】可変プリチャージ電圧検知技術を使用し
    て、それぞれ関連するビット線を有する複数のメモリ・
    セルと、それぞれ複数のメモリ・セルのそれぞれと関連
    する基準セルのアレイとを含み、第１の複数のメモリ・
    セルに関連するビット線と第２の複数のメモリ・セルに
    関連するビット線が１対のビット線を形成するＤＲＡＭ
    セルのアレイにおいて検知を行う方法であって、 前記アレイ中の各基準セルを所定の電圧に事前充電する
    段階と、 前記アレイ中の各対のビット線をプリチャージ電圧に設
    定する段階と、 各ＲＡＳサイクル中に関連する複数のメモリ・セル中の
    検知されたデータのレベルに応じて、各対のビット線の
    前記プリチャージ電圧を変化させる段階と、 各対のビット線上の信号の相対レベルを検知する段階と
    を含むことを特徴とする、ＤＲＡＭセルのアレイにおけ
    る検知方法。
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