JPH07107798B2 - ダイナミックランダムアクセスメモリにおけるセンスアンプ駆動装置およびセンスアンプ駆動方法 - Google Patents
ダイナミックランダムアクセスメモリにおけるセンスアンプ駆動装置およびセンスアンプ駆動方法Info
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- JPH07107798B2 JPH07107798B2 JP62292721A JP29272187A JPH07107798B2 JP H07107798 B2 JPH07107798 B2 JP H07107798B2 JP 62292721 A JP62292721 A JP 62292721A JP 29272187 A JP29272187 A JP 29272187A JP H07107798 B2 JPH07107798 B2 JP H07107798B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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-
- G—PHYSICS
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- G11C—STATIC STORES
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はダイナミックランダムアクセスメモリ等にお
いて用いられるセンスアンプ回路を駆動するための装置
および方法に関し、特にセンスアンプ回路の増幅度の改
良に関する。
いて用いられるセンスアンプ回路を駆動するための装置
および方法に関し、特にセンスアンプ回路の増幅度の改
良に関する。
［従来の技術］ 第９図は従来から用いられ、かつこの発明が適用される
ダイナミックランダムアクセスメモリの読出部の全体の
概略構成を示す図である。第９図において、ダイナミッ
クランダムアクセスメモリは、情報を記憶するためのメ
モリセルが複数個行および列状に配列されたメモリセル
アレイMAと、外部から与えられる外部アドレスを受けて
内部アドレスを発生するアドレスバッファABと、アドレ
スバッファABからの内部アドレス信号をデコードして対
応するメモリセルアレイの行を選択するＸデコーダADX
と、アドレスバッファABからの内部列アドレスをデコー
ドしてメモリセルアレイの対応する列を選択するための
ＹデコーダADYと、メモリセルアレイMAの選択されたメ
モリセルの有する情報を検知かつ増幅し、ＹデコーダAD
Yからの信号に応答し出力バッファOBへ伝達するための
（センスアンプ＋I/O）SIと、（センスアンプ＋I/O）SI
からの読出データを受けて外部へ出力データDoutを伝達
するための出力バッファOBとを備える。またダイナミッ
クランダムアクセスメモリの各種動作のタイミングを制
御するための制御信号を発生するための制御信号発生系
CGが周辺回路として設けられる。制御信号発生系CGが発
生する各制御信号の詳細について後述する。
ダイナミックランダムアクセスメモリの読出部の全体の
概略構成を示す図である。第９図において、ダイナミッ
クランダムアクセスメモリは、情報を記憶するためのメ
モリセルが複数個行および列状に配列されたメモリセル
アレイMAと、外部から与えられる外部アドレスを受けて
内部アドレスを発生するアドレスバッファABと、アドレ
スバッファABからの内部アドレス信号をデコードして対
応するメモリセルアレイの行を選択するＸデコーダADX
と、アドレスバッファABからの内部列アドレスをデコー
ドしてメモリセルアレイの対応する列を選択するための
ＹデコーダADYと、メモリセルアレイMAの選択されたメ
モリセルの有する情報を検知かつ増幅し、ＹデコーダAD
Yからの信号に応答し出力バッファOBへ伝達するための
（センスアンプ＋I/O）SIと、（センスアンプ＋I/O）SI
からの読出データを受けて外部へ出力データDoutを伝達
するための出力バッファOBとを備える。またダイナミッ
クランダムアクセスメモリの各種動作のタイミングを制
御するための制御信号を発生するための制御信号発生系
CGが周辺回路として設けられる。制御信号発生系CGが発
生する各制御信号の詳細について後述する。
第10図は第９図に示されるメモリセルアレイ部の構成の
概略を示す図である。第10図において、メモリセルアレ
イMAは、複数のワード線WL1,WL2,…WLnおよび複数のビ
ット線BL0,▲▼,BL1,▲▼，…BLm,▲
▼を含む。ワード線WL1,…WLnの各々にはメモリセル
の１行が接続される。ビット線は折返しビット線を構成
し、２本のビット線が１対のビット線対を構成する。す
なわち、ビット線BL0,▲▼が１対のビット線対を
構成しBL1,▲▼が１対のビット線を構成し、以下
同様にしてビット線BLm,▲▼がビット線対を構成
する。各ビット線BL0,▲▼，…BLm,▲▼に
は１本おきのワード線との交点にメモリセル１が接続さ
れる。すなわち、各ビット線対においては、１本のワー
ド線と１対のビット線のいずれかのビット線との交点に
メモリセルが接続される構成となる。各ビット線対には
各ビット線対電位を平衡化しかつ所定の電位VBにプリチ
ャージするためのプリチャージ／イコライズ回路150が
設けられる。また各ビット線対には、信号線14,17上に
伝達される信号φA，φBに応答して活性化され、該ビッ
ト線対の電位差を検知し差動的に増幅するセンスアンプ
50が設けられる。各ビット線は、ＹデコーダADYからの
アドレスデコード信号に応答して選択的にデータ入出力
バスI/O,▲▼に接続される。すなわち、ビット線
BL0,▲▼はそれぞれトランスファゲートT0,T0′
を介してデータ入出力バスI/O,▲▼に接続され
る。同様にして、ビット線BL1,▲▼はそれぞれト
ランスファゲートT1,T1′を介してデータ入出力バスI/
O,▲▼に接続され、ビット線BLm,▲▼はそ
れぞれトランスファゲートTm,Tm′を介してデータ入出
力バスI/O,▲▼に接続される。各トランスファゲ
ートT0,T0′，…Tm,Tm′のゲートにはＹデコーダADYか
らのアドレスデコード信号が伝達される。これにより１
対のビット線がデータ入出力バスI/O,▲▼に接続
されることになる。
概略を示す図である。第10図において、メモリセルアレ
イMAは、複数のワード線WL1,WL2,…WLnおよび複数のビ
ット線BL0,▲▼,BL1,▲▼，…BLm,▲
▼を含む。ワード線WL1,…WLnの各々にはメモリセル
の１行が接続される。ビット線は折返しビット線を構成
し、２本のビット線が１対のビット線対を構成する。す
なわち、ビット線BL0,▲▼が１対のビット線対を
構成しBL1,▲▼が１対のビット線を構成し、以下
同様にしてビット線BLm,▲▼がビット線対を構成
する。各ビット線BL0,▲▼，…BLm,▲▼に
は１本おきのワード線との交点にメモリセル１が接続さ
れる。すなわち、各ビット線対においては、１本のワー
ド線と１対のビット線のいずれかのビット線との交点に
メモリセルが接続される構成となる。各ビット線対には
各ビット線対電位を平衡化しかつ所定の電位VBにプリチ
ャージするためのプリチャージ／イコライズ回路150が
設けられる。また各ビット線対には、信号線14,17上に
伝達される信号φA，φBに応答して活性化され、該ビッ
ト線対の電位差を検知し差動的に増幅するセンスアンプ
50が設けられる。各ビット線は、ＹデコーダADYからの
アドレスデコード信号に応答して選択的にデータ入出力
バスI/O,▲▼に接続される。すなわち、ビット線
BL0,▲▼はそれぞれトランスファゲートT0,T0′
を介してデータ入出力バスI/O,▲▼に接続され
る。同様にして、ビット線BL1,▲▼はそれぞれト
ランスファゲートT1,T1′を介してデータ入出力バスI/
O,▲▼に接続され、ビット線BLm,▲▼はそ
れぞれトランスファゲートTm,Tm′を介してデータ入出
力バスI/O,▲▼に接続される。各トランスファゲ
ートT0,T0′，…Tm,Tm′のゲートにはＹデコーダADYか
らのアドレスデコード信号が伝達される。これにより１
対のビット線がデータ入出力バスI/O,▲▼に接続
されることになる。
第11図は第10図に示されるビット線対のうち１対のビッ
ト線およびセンスアンプ制御回路の詳細な構成を示す図
である。但し第11図においては図面の煩雑化を避けるた
めに１本のワード線のみが示される。
ト線およびセンスアンプ制御回路の詳細な構成を示す図
である。但し第11図においては図面の煩雑化を避けるた
めに１本のワード線のみが示される。
１対のビット線2,7を、メモリのスタンバイ時に所定電
位VBにプリチャージしかつビット線2,7電位を所定電位
にイコライズするためのプリチャージ／イコライズ回路
150は、プリチャージ信号φpに応答してビット線2,7へ
それぞれ所定のプリチャージ電位VBを伝達するｎチャネ
ル絶縁ゲート電界効果トランジスタ（以下、単にMOSト
ランジスタと称す）と、信号線13を介して与えられるイ
コライズ信号φEに応答してビット線2,7を電気的に接続
し、それによりビット線2,7電位をイコライズするｎチ
ャネルMOSトランジスタ12とから構成される。プリチャ
ージ用のｎチャネルMOSトランジスタ9,10はともに信号
線11を介して与えられるプリチャージ信号φPに応答し
てオン状態となり、信号線８上に伝達されているプリチ
ャージ電位VBをそれぞれビット線2,7上へ伝達する。
位VBにプリチャージしかつビット線2,7電位を所定電位
にイコライズするためのプリチャージ／イコライズ回路
150は、プリチャージ信号φpに応答してビット線2,7へ
それぞれ所定のプリチャージ電位VBを伝達するｎチャネ
ル絶縁ゲート電界効果トランジスタ（以下、単にMOSト
ランジスタと称す）と、信号線13を介して与えられるイ
コライズ信号φEに応答してビット線2,7を電気的に接続
し、それによりビット線2,7電位をイコライズするｎチ
ャネルMOSトランジスタ12とから構成される。プリチャ
ージ用のｎチャネルMOSトランジスタ9,10はともに信号
線11を介して与えられるプリチャージ信号φPに応答し
てオン状態となり、信号線８上に伝達されているプリチ
ャージ電位VBをそれぞれビット線2,7上へ伝達する。
ビット線2,7の信号を差動的に増幅するセンスアンプ50
は、ゲートとその一方電極が交差接続されてビット線2,
7へそれぞれ接続される１対のｐチャネルMOSトランジス
タ15,16と、その一方電極とゲート電極とが交差接続さ
れてビット線2,7へそれぞれ接続される１対のｎチャネ
ルMOSトランジスタ18,19とから構成される。ｐチャネル
MOSトランジスタ15,16の他方電極はともに信号線14に接
続され、信号φAを受ける。ｎチャネルMOSトランジスタ
18,19の他方電極は信号線17に接続され、信号線17上の
信号φBを受ける。
は、ゲートとその一方電極が交差接続されてビット線2,
7へそれぞれ接続される１対のｐチャネルMOSトランジス
タ15,16と、その一方電極とゲート電極とが交差接続さ
れてビット線2,7へそれぞれ接続される１対のｎチャネ
ルMOSトランジスタ18,19とから構成される。ｐチャネル
MOSトランジスタ15,16の他方電極はともに信号線14に接
続され、信号φAを受ける。ｎチャネルMOSトランジスタ
18,19の他方電極は信号線17に接続され、信号線17上の
信号φBを受ける。
第１のセンスアンプ駆動信号線14には、センスアンプ活
性化のタイミングを与える制御信号φRに応答してオン
状態となり電源電位Vccを第１のセンスアンプ駆動信号
線14上に伝達するｐチャネルMOSトランジスタ24と、ビ
ット線プリチャージ期間中第１のセンスアンプ駆動信号
線14を所定電位に保つためのｎチャネルMOSトランジス
タ30と定電圧発生回路100とが設けられる。
性化のタイミングを与える制御信号φRに応答してオン
状態となり電源電位Vccを第１のセンスアンプ駆動信号
線14上に伝達するｐチャネルMOSトランジスタ24と、ビ
ット線プリチャージ期間中第１のセンスアンプ駆動信号
線14を所定電位に保つためのｎチャネルMOSトランジス
タ30と定電圧発生回路100とが設けられる。
第２のセンスアンプ駆動信号線17には、センスアンプ活
性化のタイミングを与える第２の制御信号φSに応答し
て第２のセンスアンプ駆動信号線17を接地電位に接続す
るためのｎチャネルMOSトランジスタ27が設けられる。
性化のタイミングを与える第２の制御信号φSに応答し
て第２のセンスアンプ駆動信号線17を接地電位に接続す
るためのｎチャネルMOSトランジスタ27が設けられる。
第１のセンスアンプ駆動信号線14を電源電位Vccに充電
するためのｐチャネルMOSトランジスタ24は、センスア
ンプ活性化信号φRを信号線25を介してゲートに受け、
電源電位Vccを信号線26を介して受ける。第２のセンス
アンプ駆動信号線17を接地電位に放電するためのｎチャ
ネルMOSトランジスタ27は第２のセンスアンプ活性化信
号φSを信号線28を介してゲートに受ける。
するためのｐチャネルMOSトランジスタ24は、センスア
ンプ活性化信号φRを信号線25を介してゲートに受け、
電源電位Vccを信号線26を介して受ける。第２のセンス
アンプ駆動信号線17を接地電位に放電するためのｎチャ
ネルMOSトランジスタ27は第２のセンスアンプ活性化信
号φSを信号線28を介してゲートに受ける。
定電圧発生回路100は、電源電位Vccに信号線26を介して
その一方端子が接続される抵抗33と、抵抗33にノード32
を介して接続されるダイオード接続されたｎチャネルMO
Sトランジスタ35と、ｎチャネルMOSトランジスタ35と直
列にノード34を介して接続されるダイオード接続された
ｐチャネルMOSトランジスタ36と、ノード32上の電位を
ゲートに受け、電源電位Vccを信号線26を介して受け、
ノード29へ所定電位を伝達するｎチャネルMOSトランジ
スタ31とを備える。ｎチャネルMOSトランジスタ30は、
プリチャージ信号φPに応答してオン状態となり、ノー
ド29上の電位を第１のセンスアンプ駆動信号線14上へ伝
達する。
その一方端子が接続される抵抗33と、抵抗33にノード32
を介して接続されるダイオード接続されたｎチャネルMO
Sトランジスタ35と、ｎチャネルMOSトランジスタ35と直
列にノード34を介して接続されるダイオード接続された
ｐチャネルMOSトランジスタ36と、ノード32上の電位を
ゲートに受け、電源電位Vccを信号線26を介して受け、
ノード29へ所定電位を伝達するｎチャネルMOSトランジ
スタ31とを備える。ｎチャネルMOSトランジスタ30は、
プリチャージ信号φPに応答してオン状態となり、ノー
ド29上の電位を第１のセンスアンプ駆動信号線14上へ伝
達する。
ｎチャネルMOSトランジスタ35はそのゲートおよびドレ
インがノード32に接続され、ノード32の電位をノード34
の電位よりそのしきい値電圧VTNだけ高くする。ｐチャ
ネルMOSトランジスタ36はそのゲートとドレインとが接
続され、かつ信号線８を介してプリチャージ電位VBに接
続される。したがってノード34にはプリチャージ電位VB
よりそのしきい値電圧VTPの絶対値だけ高い電圧が与え
られる。抵抗33はノード32に電圧のみを供給するために
設けられ、数Ｍ〜数10MΩの大きな抵抗値を有する。こ
の構成によりノード32の電位はVB＋｜VTP｜＋VTNとな
る。ｎチャネルMOSトランジスタ31はしきい値電圧VTNを
有し、したがってノード29へVB＋｜VTP｜の電位を伝達
する。
インがノード32に接続され、ノード32の電位をノード34
の電位よりそのしきい値電圧VTNだけ高くする。ｐチャ
ネルMOSトランジスタ36はそのゲートとドレインとが接
続され、かつ信号線８を介してプリチャージ電位VBに接
続される。したがってノード34にはプリチャージ電位VB
よりそのしきい値電圧VTPの絶対値だけ高い電圧が与え
られる。抵抗33はノード32に電圧のみを供給するために
設けられ、数Ｍ〜数10MΩの大きな抵抗値を有する。こ
の構成によりノード32の電位はVB＋｜VTP｜＋VTNとな
る。ｎチャネルMOSトランジスタ31はしきい値電圧VTNを
有し、したがってノード29へVB＋｜VTP｜の電位を伝達
する。
メモリセル１はそのゲートがワード線３に接続され、そ
のソースがビット線２に接続されるトランスファゲート
５と、トランスファゲート５のドレインにノード４を介
して接続される容量６とを備える。ノード４にメモリセ
ル１のデータが記憶される。すなわちノード４はいわゆ
るストレージノードである。
のソースがビット線２に接続されるトランスファゲート
５と、トランスファゲート５のドレインにノード４を介
して接続される容量６とを備える。ノード４にメモリセ
ル１のデータが記憶される。すなわちノード４はいわゆ
るストレージノードである。
ワード線３の選択時にはワード線駆動信号Rnが伝達さ
れ、これによりｎチャネル絶縁ゲート電界効果トランジ
スタからなるトランスファゲート５がオン状態となり、
メモリセル１が有する情報がビット線２上に伝達され
る。ビット線７に接続されるメモリセルは示していない
が、ワード線３とビット線７との交点にはメモリセルは
設けられず、したがって第11図の構成によりメモリセル
１が選択された場合、ビット線２に対する基準電位をビ
ット線７が与えることになる。
れ、これによりｎチャネル絶縁ゲート電界効果トランジ
スタからなるトランスファゲート５がオン状態となり、
メモリセル１が有する情報がビット線２上に伝達され
る。ビット線７に接続されるメモリセルは示していない
が、ワード線３とビット線７との交点にはメモリセルは
設けられず、したがって第11図の構成によりメモリセル
１が選択された場合、ビット線２に対する基準電位をビ
ット線７が与えることになる。
ビット線2,7はそれぞれ寄生容量20,21を有し、第１のセ
ンスアンプ駆動信号線14,17はそれぞれ寄生容量22,23を
有する。
ンスアンプ駆動信号線14,17はそれぞれ寄生容量22,23を
有する。
第12図は第11図に示される回路構成の動作を説明するた
めの波形図であり、第12図においては、メモリセル１に
論理“1"のデータが記憶されており、このメモリセル１
が記憶する情報“1"を読出す場合の動作が示される。こ
こでメモリセル１からのデータ読出動作を説明するため
には、前のサイクルからの動作を説明する必要があるた
め、第12図には前のサイクルにおける動作波形図も併せ
て示される。
めの波形図であり、第12図においては、メモリセル１に
論理“1"のデータが記憶されており、このメモリセル１
が記憶する情報“1"を読出す場合の動作が示される。こ
こでメモリセル１からのデータ読出動作を説明するため
には、前のサイクルからの動作を説明する必要があるた
め、第12図には前のサイクルにおける動作波形図も併せ
て示される。
以下、第11図および第12図を参照してメモリセル１の有
する論理“1"のデータを読出す場合の動作について説明
する。
する論理“1"のデータを読出す場合の動作について説明
する。
前サイクルにおいて、ビット線２またはビット線７に接
続されたメモリセルからデータを読出したことにより、
今ビット線２の電位が0V、ビット線７の電位がVccの状
態になっているとする。もちろんこの状態は限定された
ものではなく、前サイクルで読出されたメモリセルのデ
ータによっては逆の状態もあり得る。前サイクルでメモ
リセルを選択したワード線（図示せず）のレベルが0Vに
なった後、時刻t0においてセンスアンプ駆動信号φS，
φRがそれぞれ下降、上昇し始め、MOSトランジスタ27,2
4がともに非導通状態となり、センスアンプ50が非活性
化される。
続されたメモリセルからデータを読出したことにより、
今ビット線２の電位が0V、ビット線７の電位がVccの状
態になっているとする。もちろんこの状態は限定された
ものではなく、前サイクルで読出されたメモリセルのデ
ータによっては逆の状態もあり得る。前サイクルでメモ
リセルを選択したワード線（図示せず）のレベルが0Vに
なった後、時刻t0においてセンスアンプ駆動信号φS，
φRがそれぞれ下降、上昇し始め、MOSトランジスタ27,2
4がともに非導通状態となり、センスアンプ50が非活性
化される。
次に時刻t1においてビット線の平衡化信号φEが上昇し
始めると、イコライズ用のMOSトランジスタ12が導通す
る。この結果、電位の高いビット線７側から電位の低い
ビット線２側へ電荷が移動し、ビット線2,7の電位はと
もにVcc/2に平衡化される。各ビット線2,7の電位がVcc/
2になるまでに、センスアンプ駆動信号線14,17の間が、
センスアンプ50に含まれるMOSトランジスタにより導通
し、電位の高いセンスアンプ駆動信号線14から電位の低
いセンスアンプ駆動信号線17側へ電荷が移動する。すな
わち、センスアンプ駆動信号線14の電位は、ビット線の
イコライズ電位Vcc/2よりMOSトランジスタ15,16のしき
い値電圧VTPの絶対値分だけ高いVcc/2＋｜VTP｜とな
り、一方、センスアンプ駆動信号線17の電位はビット線
のイコライズ電位Vcc/2よりMOSトランジスタ18,19のし
きい値電圧VTNだけ低い電位Vcc/2−VTNになる。
始めると、イコライズ用のMOSトランジスタ12が導通す
る。この結果、電位の高いビット線７側から電位の低い
ビット線２側へ電荷が移動し、ビット線2,7の電位はと
もにVcc/2に平衡化される。各ビット線2,7の電位がVcc/
2になるまでに、センスアンプ駆動信号線14,17の間が、
センスアンプ50に含まれるMOSトランジスタにより導通
し、電位の高いセンスアンプ駆動信号線14から電位の低
いセンスアンプ駆動信号線17側へ電荷が移動する。すな
わち、センスアンプ駆動信号線14の電位は、ビット線の
イコライズ電位Vcc/2よりMOSトランジスタ15,16のしき
い値電圧VTPの絶対値分だけ高いVcc/2＋｜VTP｜とな
り、一方、センスアンプ駆動信号線17の電位はビット線
のイコライズ電位Vcc/2よりMOSトランジスタ18,19のし
きい値電圧VTNだけ低い電位Vcc/2−VTNになる。
次に時刻t2において、ビット線2,7の電位をVcc/2レベル
に安定化するために、プリチャージ用のクロック信号φ
Pが０ボルトから上昇し、これによりプリチャージ用のM
OSトランジスタ9,10が導通状態となり、Vcc/2の電位を
有する電源線８がビット線2,7と接続される。ここでプ
リチャージ電位VBは動作電源電位Vccの半分すなわちVcc
/2に設定されている。
に安定化するために、プリチャージ用のクロック信号φ
Pが０ボルトから上昇し、これによりプリチャージ用のM
OSトランジスタ9,10が導通状態となり、Vcc/2の電位を
有する電源線８がビット線2,7と接続される。ここでプ
リチャージ電位VBは動作電源電位Vccの半分すなわちVcc
/2に設定されている。
時刻t3において、プリチャージ用のクロック信号φPの
上昇が終了して前のサイクル動作が終了する。
上昇が終了して前のサイクル動作が終了する。
次に時刻t4において、ビット線2,7の平衡化と充電とを
終了して現サイクルを開始するため、ビット線イコライ
ズ用信号φEとプリチャージ用クロック信号φPがともに
下降を始め、これによりMOSトランジスタ9,10,12が非導
通状態となる。
終了して現サイクルを開始するため、ビット線イコライ
ズ用信号φEとプリチャージ用クロック信号φPがともに
下降を始め、これによりMOSトランジスタ9,10,12が非導
通状態となる。
時刻t5において、Ｘデコーダからの行アドレスデコード
信号に応答してワード線３が選択されるとワード線選択
信号Rnがワード線３上に伝達されワード線３電位が上昇
する。この結果、MOSトランジスタ５が導通し容量６も
蓄積されていた電荷がビット線２側へ移動し、ビット線
２の電位が上昇を始める。このビット線２の電位変化は
センスアンプ50に含まれるMOSトランジスタ19を導通さ
せ、この結果ビット線７、センスアンプ駆動信号線14,1
7の電位がそれぞれ応じて変化する。このビット線７、
センスアンプ駆動信号線14,17の電位変化の詳細は後述
する。このビット線２の電位変化は微小（数100mV）で
ありかつ一般に数10nSの立上がり時定数を有している。
信号に応答してワード線３が選択されるとワード線選択
信号Rnがワード線３上に伝達されワード線３電位が上昇
する。この結果、MOSトランジスタ５が導通し容量６も
蓄積されていた電荷がビット線２側へ移動し、ビット線
２の電位が上昇を始める。このビット線２の電位変化は
センスアンプ50に含まれるMOSトランジスタ19を導通さ
せ、この結果ビット線７、センスアンプ駆動信号線14,1
7の電位がそれぞれ応じて変化する。このビット線７、
センスアンプ駆動信号線14,17の電位変化の詳細は後述
する。このビット線２の電位変化は微小（数100mV）で
ありかつ一般に数10nSの立上がり時定数を有している。
時刻t6において、センスアンプ駆動信号φSが上昇しこ
のビット線2,7間の微小な信号差をセンスアンプ50を駆
動して増幅する。このときセンスアンプ50を安定に動作
させるためにはできるだけその入力信号、すなわちビッ
ト線2,7の電位差が大きい方が好ましい。このビット線
2,7の電位差を大きくするには時刻t5と時刻t6との時間
間隔を大きくする必要があるが、メモリセルのデータ読
出速度を早くするために、一般に時刻t5から時刻t6の間
は15〜25nSに設定されている。
のビット線2,7間の微小な信号差をセンスアンプ50を駆
動して増幅する。このときセンスアンプ50を安定に動作
させるためにはできるだけその入力信号、すなわちビッ
ト線2,7の電位差が大きい方が好ましい。このビット線
2,7の電位差を大きくするには時刻t5と時刻t6との時間
間隔を大きくする必要があるが、メモリセルのデータ読
出速度を早くするために、一般に時刻t5から時刻t6の間
は15〜25nSに設定されている。
時刻t7において、センスアンプ50による信号電位差の増
幅が終了しビット線７の電位が接地電位になり、電位差
がさらに大きくされる。
幅が終了しビット線７の電位が接地電位になり、電位差
がさらに大きくされる。
次に時刻t7において同様にビット線充電信号φRが下降
すると、充電用のMOSトランジスタ24がオン状態とな
り、センスアンプ駆動信号線14の電位が電源電位Vccに
上昇する。この結果、センスアンプ50のMOSトランジス
タ15を介してビット線２の電位も電源電位Vccレベルに
まで充電される。これによりセンスアンプ50によるセン
ス動作が完了する。ここで信号φSがトリガする動作を
センス動作、信号φRがトリガする動作をリストア動作
と区別する場合もあるが、以下の説明では両者を含めて
センス動作と規定する。
すると、充電用のMOSトランジスタ24がオン状態とな
り、センスアンプ駆動信号線14の電位が電源電位Vccに
上昇する。この結果、センスアンプ50のMOSトランジス
タ15を介してビット線２の電位も電源電位Vccレベルに
まで充電される。これによりセンスアンプ50によるセン
ス動作が完了する。ここで信号φSがトリガする動作を
センス動作、信号φRがトリガする動作をリストア動作
と区別する場合もあるが、以下の説明では両者を含めて
センス動作と規定する。
ビット線2,7の電位がそれぞれ電源電位Vcc、接地電位0V
に確定した後に、Ｙデコーダ出力によりビット線2,7が
それぞれデータ入出力バスI/O,▲▼に接続され、
データの読出しが行なわれる。
に確定した後に、Ｙデコーダ出力によりビット線2,7が
それぞれデータ入出力バスI/O,▲▼に接続され、
データの読出しが行なわれる。
［発明が解決しようとする問題点］ 次ビット線のデータ読出時における微小電位変化につい
て第13図および第14図を用いて詳しく説明する。
て第13図および第14図を用いて詳しく説明する。
第13図はセンスアンプを介したセンスアンプ駆動信号線
とビット線との間の電荷の移動および各信号線における
電位変化後の電位を示す図である。
とビット線との間の電荷の移動および各信号線における
電位変化後の電位を示す図である。
第14図はメモリセルデータ読出時における各信号線にお
ける電位変化を示す図である。以下、第13図および第14
図を参照してメモリセルデータ読出時におけるビット線
上の微小電位変化について詳しく説明する。
ける電位変化を示す図である。以下、第13図および第14
図を参照してメモリセルデータ読出時におけるビット線
上の微小電位変化について詳しく説明する。
今メモリセル１から論理“1"のデータを読出す場合を考
える。この場合、ワード線３に与えられるワード線駆動
信号Rnが立上がり、その電位レベルがVcc/2＋VTNを超え
ると、メモリセル１のMOSトランジスタ５が導通を始
め、ビット線２とノード４とが接続され、これによりノ
ード４からビット線２に向かって電荷が移動してビット
線２の電位が上昇する。このビット線２の電位上昇によ
り、MOSトランジスタ19が導通を始め、ビット線７から
センスアンプ駆動信号線17に向かって電荷が移動する。
これによりセンスアンプ駆動信号線17の電位が上昇する
とともにビット線７の電位が低下する。このビット線７
の電位が低下することによりMOSトランジスタ15が導通
し、センスアンプ駆動信号線14からビット線２に向かっ
て電荷が移動し、ビット線２の電位が上昇する。この上
述の現象が繰返されるとビット線２の電位が次第に大き
くなっていくように考えられるが、実際にはセンスアン
プ駆動信号線17の寄生容量21の容量値がビット線７の寄
生容量28の容量値に比べて小さいため、センスアンプ駆
動信号線17の電位がビット線７の電位低下よりも早く上
昇し、これによりMOSトランジスタ19が導通しにくくな
り、ビット線２の電位上昇が比較的小さな値で留まる。
このビット線２の電位上昇をさらに大きくするために
は、センスアンプ駆動信号線17に容量を付加することが
考えられるが。この方法ではビット線７からの放電経路
の放電の時定数が大きくなり、却ってビット線７の電位
低下が小さくなる場合も生じる。
える。この場合、ワード線３に与えられるワード線駆動
信号Rnが立上がり、その電位レベルがVcc/2＋VTNを超え
ると、メモリセル１のMOSトランジスタ５が導通を始
め、ビット線２とノード４とが接続され、これによりノ
ード４からビット線２に向かって電荷が移動してビット
線２の電位が上昇する。このビット線２の電位上昇によ
り、MOSトランジスタ19が導通を始め、ビット線７から
センスアンプ駆動信号線17に向かって電荷が移動する。
これによりセンスアンプ駆動信号線17の電位が上昇する
とともにビット線７の電位が低下する。このビット線７
の電位が低下することによりMOSトランジスタ15が導通
し、センスアンプ駆動信号線14からビット線２に向かっ
て電荷が移動し、ビット線２の電位が上昇する。この上
述の現象が繰返されるとビット線２の電位が次第に大き
くなっていくように考えられるが、実際にはセンスアン
プ駆動信号線17の寄生容量21の容量値がビット線７の寄
生容量28の容量値に比べて小さいため、センスアンプ駆
動信号線17の電位がビット線７の電位低下よりも早く上
昇し、これによりMOSトランジスタ19が導通しにくくな
り、ビット線２の電位上昇が比較的小さな値で留まる。
このビット線２の電位上昇をさらに大きくするために
は、センスアンプ駆動信号線17に容量を付加することが
考えられるが。この方法ではビット線７からの放電経路
の放電の時定数が大きくなり、却ってビット線７の電位
低下が小さくなる場合も生じる。
上述のビット線2,7における電位変化の現象は過渡現象
であり、その詳細は過渡現象の計算が必要であるが、こ
こでは後述の本発明の構成と大まかに比較する目的のた
めに、電荷の移動が停止した最終状態について第13図を
用いて説明する。
であり、その詳細は過渡現象の計算が必要であるが、こ
こでは後述の本発明の構成と大まかに比較する目的のた
めに、電荷の移動が停止した最終状態について第13図を
用いて説明する。
今第13図に示されるように、電荷移動後のビット線2,
7、センスアンプ駆動信号線14,17の電位変化をそれぞれ
ΔＶ＋ΔV2、ΔV7、ΔV14、ΔV17とする。ここでΔＶは
メモリセル１からの論理“1"データを読出したことによ
り生じた電位変化量である。また寄生容量20,21,27,28
の容量値をそれぞれC20,C21,C27,C28とする。
7、センスアンプ駆動信号線14,17の電位変化をそれぞれ
ΔＶ＋ΔV2、ΔV7、ΔV14、ΔV17とする。ここでΔＶは
メモリセル１からの論理“1"データを読出したことによ
り生じた電位変化量である。また寄生容量20,21,27,28
の容量値をそれぞれC20,C21,C27,C28とする。
まずビット線２とセンスアンプ駆動信号線14との間の電
荷の移動を考える。この場合、電荷の保存則により、 （Vcc/2＋ΔＶ）・C27＋（Vcc/2＋｜VTP｜）・C20＝（V
cc/2＋ΔＶ＋ΔV2）・C27＋（Vcc/2＋｜VTP｜−ΔV14）
・C20, すなわち、 C27・ΔV2＝C20・ΔV14 …（１） 同様にビット線７とセンスアンプ駆動信号線17との間で
の電荷の保存則を考えることにより、 C28・ΔV7＝C21・ΔV17 …（２） が得られる。またMOSトランジスタ19が非導通状態とな
り、センスアンプ駆動信号線17への電荷の移動が停止す
るということから、 Vcc/2＋ΔＶ＋ΔV2−VTN＝Vcc/2−VTN＋ΔV17 すなわち、 ΔＶ＋ΔV2＝ΔV17 …（３） 同様に、MOSトランジスタ15が非導通状態となり、ビッ
ト線２への電荷の移動が停止するということから、 Vcc/2−ΔV7＋｜VTP｜＝Vcc/2＋VTP−ΔV14 すなわち、 ΔV7＝ΔV14 …（４） が得られる。上式（４）を上式（２）へ代入することに
より、 C28・ΔV14＝C21・ΔV17 …（５） が得られる。
荷の移動を考える。この場合、電荷の保存則により、 （Vcc/2＋ΔＶ）・C27＋（Vcc/2＋｜VTP｜）・C20＝（V
cc/2＋ΔＶ＋ΔV2）・C27＋（Vcc/2＋｜VTP｜−ΔV14）
・C20, すなわち、 C27・ΔV2＝C20・ΔV14 …（１） 同様にビット線７とセンスアンプ駆動信号線17との間で
の電荷の保存則を考えることにより、 C28・ΔV7＝C21・ΔV17 …（２） が得られる。またMOSトランジスタ19が非導通状態とな
り、センスアンプ駆動信号線17への電荷の移動が停止す
るということから、 Vcc/2＋ΔＶ＋ΔV2−VTN＝Vcc/2−VTN＋ΔV17 すなわち、 ΔＶ＋ΔV2＝ΔV17 …（３） 同様に、MOSトランジスタ15が非導通状態となり、ビッ
ト線２への電荷の移動が停止するということから、 Vcc/2−ΔV7＋｜VTP｜＝Vcc/2＋VTP−ΔV14 すなわち、 ΔV7＝ΔV14 …（４） が得られる。上式（４）を上式（２）へ代入することに
より、 C28・ΔV14＝C21・ΔV17 …（５） が得られる。
一方、上式（１）より、 ΔV14＝（C27/C20）・ΔV2 …（６） となる。この式（６）を式（５）へ代入すると、 （C27・C28/C20）・ΔV2＝C21・ΔV17 すなわち、 ΔV17＝（C27・C28/C20・C21）・ΔV2 …（７） 式（７）を式（３）へ代入すると、 ΔＶ＝｛（C27・C28/C20・C21）−１｝・ΔV2 すなわち、 ΔV2＝ΔV/｛（C27・C28/C20・C21）−１｝ …（８） 同様にして、 ΔV7＝ΔV14＝ΔV/｛（C28/C21）−（C20/C27）｝ …
（９） ΔV17＝（C28/C21）・ΔV14＝ΔV/｛１−（C20・C21/C2
27・C28）｝ …（10） 今ここで、（C27＝C28）：（C20＝C21）10:1,かつΔ
Ｖ〜200mVとすると、 ΔV2＝200/99≒2mV、 ΔV7＝ΔV14＝1.1×200＝220mV、 ΔV17＝100・200/99＝202mV、となる値が得られる。上
述の値を用いると、センスアンプ50へ与えられる入力電
位差Vsは、 Vs＝V2−V7 …（11） ＝Vcc/2＋ΔＶ＋ΔV2−（Vcc/2−ΔV7）＝ΔＶ＋ΔV2＋
ΔV7＝200＋２＋220＝422mV となる。この値は、時刻t5と時刻t6の間を無限大にした
場合の値であり、この値は、実際にはメモリセルデータ
の高速読出しのために、比較的短い有限の時間（たとえ
ば15〜25ns）に設定する必要がある。
（９） ΔV17＝（C28/C21）・ΔV14＝ΔV/｛１−（C20・C21/C2
27・C28）｝ …（10） 今ここで、（C27＝C28）：（C20＝C21）10:1,かつΔ
Ｖ〜200mVとすると、 ΔV2＝200/99≒2mV、 ΔV7＝ΔV14＝1.1×200＝220mV、 ΔV17＝100・200/99＝202mV、となる値が得られる。上
述の値を用いると、センスアンプ50へ与えられる入力電
位差Vsは、 Vs＝V2−V7 …（11） ＝Vcc/2＋ΔＶ＋ΔV2−（Vcc/2−ΔV7）＝ΔＶ＋ΔV2＋
ΔV7＝200＋２＋220＝422mV となる。この値は、時刻t5と時刻t6の間を無限大にした
場合の値であり、この値は、実際にはメモリセルデータ
の高速読出しのために、比較的短い有限の時間（たとえ
ば15〜25ns）に設定する必要がある。
また、一方において、隣接ビット線間の容量結合による
電圧ノイズ、またさらに実際のメモリデバイス製造時に
おいて付随的に生じるビット線間の電気的非平衡により
ビット線間の電位は上述の値の1/3〜1/4程度の大きさと
なり、センスアンプ回路の動作余裕度が小さくなるとい
う問題が生じる。すなわち、センスアンプが正確に動作
するためには入力信号の電位差が大きいほとよいが、上
述のようにセンスアンプへの入力信号電位差が小さくな
り、センスアンプ回路の動作余裕度が小さくなり確実な
センス動作ができない場合が生じるという問題があっ
た。
電圧ノイズ、またさらに実際のメモリデバイス製造時に
おいて付随的に生じるビット線間の電気的非平衡により
ビット線間の電位は上述の値の1/3〜1/4程度の大きさと
なり、センスアンプ回路の動作余裕度が小さくなるとい
う問題が生じる。すなわち、センスアンプが正確に動作
するためには入力信号の電位差が大きいほとよいが、上
述のようにセンスアンプへの入力信号電位差が小さくな
り、センスアンプ回路の動作余裕度が小さくなり確実な
センス動作ができない場合が生じるという問題があっ
た。
それゆえこの発明の目的は上述のような従来のダイナミ
ックランダムアクセスメモリにおけるセンスアンプへの
入力電位差が小さくなるという欠点を除去し、ビット線
対間のデータ読出し時の電位差を大きくしこれによりセ
ンスアンプの動作を安定および／または高速にすること
が可能となるセンスアンプの駆動装置および方法を提供
することである。
ックランダムアクセスメモリにおけるセンスアンプへの
入力電位差が小さくなるという欠点を除去し、ビット線
対間のデータ読出し時の電位差を大きくしこれによりセ
ンスアンプの動作を安定および／または高速にすること
が可能となるセンスアンプの駆動装置および方法を提供
することである。
［問題点を解決するための手段］ この発明に係るランダムアクセスメモリにおけるセンス
アンプ駆動装置および方法は、センスアンプを駆動する
１対のセンスアンプ駆動信号が伝達される第１および第
２の節点の間に一方の節点の電位変化を他方の節点に伝
達するようにしたものである。
アンプ駆動装置および方法は、センスアンプを駆動する
１対のセンスアンプ駆動信号が伝達される第１および第
２の節点の間に一方の節点の電位変化を他方の節点に伝
達するようにしたものである。
この電位変化伝達手段はセンスアンプの動作時の前に非
能動化される。好ましくは電位変化伝達手段は結合容量
手段により構成される。
能動化される。好ましくは電位変化伝達手段は結合容量
手段により構成される。
この発明に係るセンスアンプの駆動方法は、１対のセン
スアンプ駆動信号が伝達される第１および第２の節点を
容量結合し、メモリセルデータを読出し、１対のセンス
アンプ駆動信号が伝達される第１および第２の節点を電
気的に分離し、次にセンスアンプを能動化するステップ
を備える。
スアンプ駆動信号が伝達される第１および第２の節点を
容量結合し、メモリセルデータを読出し、１対のセンス
アンプ駆動信号が伝達される第１および第２の節点を電
気的に分離し、次にセンスアンプを能動化するステップ
を備える。
［作用］ この発明に係るセンスアンプの駆動装置および方法に従
えば、メモリセルデータ読出時において生じる一方のビ
ット線の電位変化は、一方の節点から電位変化伝達手段
を介して他方の節点へ伝達され、さらにセンスアンプに
含まれるトランジスタを介して他方のビット線へ伝達さ
れる。これによりメモリセルデータ読出時におけるビッ
ト線対間の電位差を大きくすることができ、センスアン
プの動作マージンを拡大することができる。
えば、メモリセルデータ読出時において生じる一方のビ
ット線の電位変化は、一方の節点から電位変化伝達手段
を介して他方の節点へ伝達され、さらにセンスアンプに
含まれるトランジスタを介して他方のビット線へ伝達さ
れる。これによりメモリセルデータ読出時におけるビッ
ト線対間の電位差を大きくすることができ、センスアン
プの動作マージンを拡大することができる。
［発明の実施例］ 以下、この発明の一実施例について第１図を参照して説
明する。
明する。
第１図はこの発明の一実施例であるセンスアンプ駆動装
置を示す図であり、第11図に示される従来のセンスアン
プシステムの部分に対応する部分には同一の参照番号が
付されている。
置を示す図であり、第11図に示される従来のセンスアン
プシステムの部分に対応する部分には同一の参照番号が
付されている。
第１図に示される装置構成と第11図に示される従来の装
置構成とを比較すれば明らかなように、この発明の一実
施例においては、第１のセンスアンプ駆動信号線14と第
２のセンスアンプ駆動信号線17との間に、一方のセンス
アンプ駆動信号線に生じる電位変化を他方のセンスアン
プ駆動信号線へ伝達するための電位変化伝達回路44が設
けられる。
置構成とを比較すれば明らかなように、この発明の一実
施例においては、第１のセンスアンプ駆動信号線14と第
２のセンスアンプ駆動信号線17との間に、一方のセンス
アンプ駆動信号線に生じる電位変化を他方のセンスアン
プ駆動信号線へ伝達するための電位変化伝達回路44が設
けられる。
電位変化伝達回路44は、その一方導通端子が第１のセン
スアンプ駆動信号線14に接続され、その他方導通端子が
ノード37に接続され、そのゲートがクロック信号▲
▼に結合されるｐチャネルMOSトランジスタ38と、ノー
ド37とノード40との間に設けられる容量41と、その一方
の導通端子がノード40に接続され、その他方導通端子が
第２のセンスアンプ駆動信号線17に接続され、そのゲー
トが信号線43を介してクロック信号φTに結合されるｎ
チャネルMOSトランジスタ42とから構成される。この電
位変化伝達回路44は、第２のセンスアンプ駆動信号線17
に生じた電位変化を容量結合により第１のセンスアンプ
駆動信号線14上へ伝達し、これによりセンスアンプに含
まれるトランジスタを介して一方のビット線から他方の
ビット線へ電荷を転送する機能を有している。
スアンプ駆動信号線14に接続され、その他方導通端子が
ノード37に接続され、そのゲートがクロック信号▲
▼に結合されるｐチャネルMOSトランジスタ38と、ノー
ド37とノード40との間に設けられる容量41と、その一方
の導通端子がノード40に接続され、その他方導通端子が
第２のセンスアンプ駆動信号線17に接続され、そのゲー
トが信号線43を介してクロック信号φTに結合されるｎ
チャネルMOSトランジスタ42とから構成される。この電
位変化伝達回路44は、第２のセンスアンプ駆動信号線17
に生じた電位変化を容量結合により第１のセンスアンプ
駆動信号線14上へ伝達し、これによりセンスアンプに含
まれるトランジスタを介して一方のビット線から他方の
ビット線へ電荷を転送する機能を有している。
第２図は第１図に示されるセンスアンプ駆動装置を用い
た際の動作を示す波形図であり、メモリセルデータ読出
時における各信号線の電位変化を示す図である。なお第
２図の動作波形図において、センスアンプ駆動信号
φR，φS、プリチャージ信号φP、イコライズ信号φE、
およびワード線駆動信号Rnの動作タイミングは従来と同
様である。なお以下の説明において各ビット線をプリチ
ャージする電位VBは動作電源電位Vccの半分すなわちVcc
/2であるとして説明する。以下、第１図および第２図を
参照してこの発明の一実施例であるセンスアンプ駆動装
置の動作について説明する。
た際の動作を示す波形図であり、メモリセルデータ読出
時における各信号線の電位変化を示す図である。なお第
２図の動作波形図において、センスアンプ駆動信号
φR，φS、プリチャージ信号φP、イコライズ信号φE、
およびワード線駆動信号Rnの動作タイミングは従来と同
様である。なお以下の説明において各ビット線をプリチ
ャージする電位VBは動作電源電位Vccの半分すなわちVcc
/2であるとして説明する。以下、第１図および第２図を
参照してこの発明の一実施例であるセンスアンプ駆動装
置の動作について説明する。
従来と同様にして、行アドレスデコード信号に応答して
ワード線３が選択され、ワード線３上へメモリセルの情
報読出タイミング規定制御信号としてのワード線駆動信
号Rnが伝達され、ワード線駆動信号Rnが上昇し始める。
そして時刻tAにおいてワード線駆動信号RnがVcc/2＋VTN
（VTNはメモリセル１に含まれるトランスファゲートト
ランジスタ５のしきい値電圧）に達したときメモリセル
１のＮチャネルMOSトランジスタ５が導通を始め、これ
によりメモリセル１から論理“1"のデータが読出され
る。すなわち、メモリセル１の容量６に蓄えられていた
電荷がMOSトランジスタ５を介してビット線２側へ移動
し、ビット線２の電位が上昇し始める。このビット線２
の電位上昇に伴ってMOSトランジスタ19が導通し始め
る。この結果、ビット線７の寄生容量21に蓄えられてい
た電荷がMOSトランジスタ19を通して第２のセンスアン
プ駆動信号線17に移動し、その電位を上昇させるように
働く。一方、このとき、クロック信号▲▼，φTは
それぞれ0,Vccレベルにあるため、電位変化伝達回路44
のMOSトランジスタ38,42はともに十分に導通した状態と
なっている。この結果第２のセンスアンプ駆動信号線17
に生じた電位変化はそのまま結合容量41を介して第１の
センスアンプ駆動信号線14へ伝えられる。このとき、MO
Sトランジスタ15は、ビット線７がMOSトランジスタ19を
介した放電により電位低下し、導通状態となっている。
したがって第１のセンスアンプ駆動信号線14へ伝えられ
る電位変化量はMOSトランジスタ15を介してビット線２
へ伝達され、これによりビット線２の電位がさらに上昇
する。以下、ビット線２の電位上昇に伴いMOSトランジ
スタ19はオン状態、ビット線７の電位下降に伴いＮチャ
ネルMOSトランジスタ15はオン状態を保持するため、ビ
ット線７の電荷がMOSトランジスタ19→第２のセンスア
ンプ駆動信号線17→MOSトランジスタ42→容量41→MOSト
ランジスタ38→第１のセンスアンプ駆動信号線14→MOS
トランジスタ15を通してビット線２に伝達されたことに
なる。この結果、ビット線２の電位はメモリセル１から
読出された電位以上に変化し、一方ビット線７の電位も
次第に下降していく。このときセンスアンプ駆動信号線
14,17は単に上述の電荷移動媒体としてのみ機能するた
め、この電位φA，φBは変化せず、それぞれVcc/2＋｜V
TP|,Vcc/2−VTNである。次に時刻tBにおいてクロック信
号▲▼，φTをそれぞれ上昇、下降させることによ
りMOSトランジスタ38,42がともにオフ状態となり、セン
スアンプ駆動信号線14,17が電気的に分離される。
ワード線３が選択され、ワード線３上へメモリセルの情
報読出タイミング規定制御信号としてのワード線駆動信
号Rnが伝達され、ワード線駆動信号Rnが上昇し始める。
そして時刻tAにおいてワード線駆動信号RnがVcc/2＋VTN
（VTNはメモリセル１に含まれるトランスファゲートト
ランジスタ５のしきい値電圧）に達したときメモリセル
１のＮチャネルMOSトランジスタ５が導通を始め、これ
によりメモリセル１から論理“1"のデータが読出され
る。すなわち、メモリセル１の容量６に蓄えられていた
電荷がMOSトランジスタ５を介してビット線２側へ移動
し、ビット線２の電位が上昇し始める。このビット線２
の電位上昇に伴ってMOSトランジスタ19が導通し始め
る。この結果、ビット線７の寄生容量21に蓄えられてい
た電荷がMOSトランジスタ19を通して第２のセンスアン
プ駆動信号線17に移動し、その電位を上昇させるように
働く。一方、このとき、クロック信号▲▼，φTは
それぞれ0,Vccレベルにあるため、電位変化伝達回路44
のMOSトランジスタ38,42はともに十分に導通した状態と
なっている。この結果第２のセンスアンプ駆動信号線17
に生じた電位変化はそのまま結合容量41を介して第１の
センスアンプ駆動信号線14へ伝えられる。このとき、MO
Sトランジスタ15は、ビット線７がMOSトランジスタ19を
介した放電により電位低下し、導通状態となっている。
したがって第１のセンスアンプ駆動信号線14へ伝えられ
る電位変化量はMOSトランジスタ15を介してビット線２
へ伝達され、これによりビット線２の電位がさらに上昇
する。以下、ビット線２の電位上昇に伴いMOSトランジ
スタ19はオン状態、ビット線７の電位下降に伴いＮチャ
ネルMOSトランジスタ15はオン状態を保持するため、ビ
ット線７の電荷がMOSトランジスタ19→第２のセンスア
ンプ駆動信号線17→MOSトランジスタ42→容量41→MOSト
ランジスタ38→第１のセンスアンプ駆動信号線14→MOS
トランジスタ15を通してビット線２に伝達されたことに
なる。この結果、ビット線２の電位はメモリセル１から
読出された電位以上に変化し、一方ビット線７の電位も
次第に下降していく。このときセンスアンプ駆動信号線
14,17は単に上述の電荷移動媒体としてのみ機能するた
め、この電位φA，φBは変化せず、それぞれVcc/2＋｜V
TP|,Vcc/2−VTNである。次に時刻tBにおいてクロック信
号▲▼，φTをそれぞれ上昇、下降させることによ
りMOSトランジスタ38,42がともにオフ状態となり、セン
スアンプ駆動信号線14,17が電気的に分離される。
次に時刻tCにおいてセンスアンプ駆動信号φSが立上が
りメモリセルデータのセンス動作が行なわれることにな
る。このとき、この実施例においては、既にビット線2,
7のそれぞれで互いに逆方向に電位変化が生じているた
め、従来に比べて約２倍の電位差が生じていることにな
り、センスアンプ50に対する読出マージンを大きくする
ことができ、その動作の安定化を図ることができる。
りメモリセルデータのセンス動作が行なわれることにな
る。このとき、この実施例においては、既にビット線2,
7のそれぞれで互いに逆方向に電位変化が生じているた
め、従来に比べて約２倍の電位差が生じていることにな
り、センスアンプ50に対する読出マージンを大きくする
ことができ、その動作の安定化を図ることができる。
また、従来のメモリデバイスと同一のビット線対の電位
差の時点でセンスアンプ50を動作させる場合には、その
電位差に達する時間が従来よりも大幅に短縮されている
ため、従来の装置よりも早い時点でセンスアンプ50を動
作させることができ、高速データ読出しが可能となる。
差の時点でセンスアンプ50を動作させる場合には、その
電位差に達する時間が従来よりも大幅に短縮されている
ため、従来の装置よりも早い時点でセンスアンプ50を動
作させることができ、高速データ読出しが可能となる。
また、センスアンプ50の動作は時刻tCにおいてセンスア
ンプ駆動信号φSを上昇させ、MOSトランジスタ27をオン
状態として、第１のセンスアンプ駆動信号線17の電位を
Vcc/2−VTNから接地電位0Vへ下降させることにより行な
われるが、この電位変化が容量41を介して第２のセンス
アンプ駆動信号線14上へ伝わらないようにするために時
刻tCの直前の時刻tBにおいて、MOSトランジスタ38,42を
ともに非導通状態として、第１と第２のセンスアンプ駆
動信号線を電気的に分離する。
ンプ駆動信号φSを上昇させ、MOSトランジスタ27をオン
状態として、第１のセンスアンプ駆動信号線17の電位を
Vcc/2−VTNから接地電位0Vへ下降させることにより行な
われるが、この電位変化が容量41を介して第２のセンス
アンプ駆動信号線14上へ伝わらないようにするために時
刻tCの直前の時刻tBにおいて、MOSトランジスタ38,42を
ともに非導通状態として、第１と第２のセンスアンプ駆
動信号線を電気的に分離する。
なお、上記実施例ではメモリセル１が“1"を記憶してい
る状態についても説明したが、それが“0"を記憶した状
態でも同様の議論が成立する。このときは、ビット線２
の電位が下降するが、ビット線２→MOSトランジスタ18
→容量41→MOSトランジスタ16→ビット線７の系路で電
荷が移動する。
る状態についても説明したが、それが“0"を記憶した状
態でも同様の議論が成立する。このときは、ビット線２
の電位が下降するが、ビット線２→MOSトランジスタ18
→容量41→MOSトランジスタ16→ビット線７の系路で電
荷が移動する。
第３図は電位変化伝達回路44の動作を制御するためのク
ロック信号を発生する回路構成を概略的に示す図であ
る。第３図に示される構成においては、ワード線駆動信
号Rnを所定時間遅延させて出力する遅延回路200と、遅
延回路200からの信号に応答してクロック信号φT，▲
▼を発生するクロック信号発生回路201と、クロック
信号φTを所定時間遅延させて出力する遅延回路202と、
遅延回路202からの信号に応答してセンスアンプ駆動信
号φS，φRをそれぞれ発生するセンスアンプ駆動信号発
生回路203とから構成される。この構成において、クロ
ック信号発生回路201は、ワード線駆動信号Rnが立上が
った後所定時間経過後それぞれクロック信号φT，▲
▼をそれぞれ下降、上昇させる。センスアンプ駆動信
号φS，φRはそれぞれクロック信号φTが立下がった後
所定時間経過後に上昇、下降する。
ロック信号を発生する回路構成を概略的に示す図であ
る。第３図に示される構成においては、ワード線駆動信
号Rnを所定時間遅延させて出力する遅延回路200と、遅
延回路200からの信号に応答してクロック信号φT，▲
▼を発生するクロック信号発生回路201と、クロック
信号φTを所定時間遅延させて出力する遅延回路202と、
遅延回路202からの信号に応答してセンスアンプ駆動信
号φS，φRをそれぞれ発生するセンスアンプ駆動信号発
生回路203とから構成される。この構成において、クロ
ック信号発生回路201は、ワード線駆動信号Rnが立上が
った後所定時間経過後それぞれクロック信号φT，▲
▼をそれぞれ下降、上昇させる。センスアンプ駆動信
号φS，φRはそれぞれクロック信号φTが立下がった後
所定時間経過後に上昇、下降する。
ここで、クロック信号φT，▲▼のそれぞれの立上
がり開始時点および立下がり開始時点を明確に示してい
ないが、この開始時点は、センスアンプ駆動信号φSが
立上がってビット線対の電位差が拡大された後であれば
どの時点であってもよい。すなわち電位変化伝達手段44
はメモリセルデータ読出時におけるビット線対間の電位
差を増幅してセンスアンプの入力電位差を大きくするも
のであるため、第１のセンスアンプ駆動信号線14と第２
のセンスアンプ駆動信号線17とが電気的に分離されるの
はビット線対間の電位差センス時において第２の駆動信
号線の電位下降が第１の駆動信号線に伝わらないように
するタイミングであればどの時点でもよい。なお、第３
図の構成において遅延回路200,202が有する遅延時間は
それぞれのメモリデバイスの設計において適当な値に設
定される。
がり開始時点および立下がり開始時点を明確に示してい
ないが、この開始時点は、センスアンプ駆動信号φSが
立上がってビット線対の電位差が拡大された後であれば
どの時点であってもよい。すなわち電位変化伝達手段44
はメモリセルデータ読出時におけるビット線対間の電位
差を増幅してセンスアンプの入力電位差を大きくするも
のであるため、第１のセンスアンプ駆動信号線14と第２
のセンスアンプ駆動信号線17とが電気的に分離されるの
はビット線対間の電位差センス時において第２の駆動信
号線の電位下降が第１の駆動信号線に伝わらないように
するタイミングであればどの時点でもよい。なお、第３
図の構成において遅延回路200,202が有する遅延時間は
それぞれのメモリデバイスの設計において適当な値に設
定される。
なお上記実施例においては、センスアンプ駆動信号線1
4,17の分離のためにｐチャネルMOSトランジスタとｎチ
ャネルMOSトランジスタをそれぞれ１個用いて構成して
いるが、この構成に代えて第４図および第５図にそれぞ
れ示されるように同一導電型のチャネルを有するMOSト
ランジスタを用いても上記実施例と同一の効果が得られ
る。ここで第４図は２つのｎチャネルMOSトランジスタ4
2,42′が用いられた場合の回路構成を示し、第５図はｐ
チャネルMOSトランジスタ38,38′が用いられた場合の構
成を示す。但しこの構成の場合においては、クロック信
号の極性をそれぞれ逆にする必要がある。
4,17の分離のためにｐチャネルMOSトランジスタとｎチ
ャネルMOSトランジスタをそれぞれ１個用いて構成して
いるが、この構成に代えて第４図および第５図にそれぞ
れ示されるように同一導電型のチャネルを有するMOSト
ランジスタを用いても上記実施例と同一の効果が得られ
る。ここで第４図は２つのｎチャネルMOSトランジスタ4
2,42′が用いられた場合の回路構成を示し、第５図はｐ
チャネルMOSトランジスタ38,38′が用いられた場合の構
成を示す。但しこの構成の場合においては、クロック信
号の極性をそれぞれ逆にする必要がある。
さらに第４図，第５図に示される構成においては、MOS
トランジスタを２個用いた構成を示しているが、これに
代えて第６図，第７図に示されるように１個のMOSトラ
ンジスタを用いて伝達回路44を構成しても上記実施例と
同様の効果が得られる。すなわち、第６図の構成におい
ては、容量41と第２のセンスアンプ駆動信号線17との間
にｎチャネルMOSトランジスタ42が設けられる。このｎ
チャネルMOSトランジスタ42のゲートに信号線43を介し
てクロック信号φTが与えられる。第７図の構成におい
ては、第１のセンスアンプ駆動信号線14と容量41との間
にｎチャネルMOSトランジスタ42′が設けられる。さら
に第６図，第７図の構成においてｎチャネルMOSトラン
ジスタ42,42′に代えて、それぞれｐチャネルMOSトラン
ジスタを用いても同様の効果が得られる。ただこの場合
は容量41にセンス動作時に不要の電流が流れ、消費電力
の若干の増大をもたらすことが考えられるが、実用上は
支障はなく、上記実施例と同様の効果が得られる。ここ
で、第６図，第７図に示されるｎチャネルMOSトランジ
スタの代わりにｐチャネルMOSトランジスタを用いた場
合には、クロック信号φTの極性を逆にする必要があ
る。
トランジスタを２個用いた構成を示しているが、これに
代えて第６図，第７図に示されるように１個のMOSトラ
ンジスタを用いて伝達回路44を構成しても上記実施例と
同様の効果が得られる。すなわち、第６図の構成におい
ては、容量41と第２のセンスアンプ駆動信号線17との間
にｎチャネルMOSトランジスタ42が設けられる。このｎ
チャネルMOSトランジスタ42のゲートに信号線43を介し
てクロック信号φTが与えられる。第７図の構成におい
ては、第１のセンスアンプ駆動信号線14と容量41との間
にｎチャネルMOSトランジスタ42′が設けられる。さら
に第６図，第７図の構成においてｎチャネルMOSトラン
ジスタ42,42′に代えて、それぞれｐチャネルMOSトラン
ジスタを用いても同様の効果が得られる。ただこの場合
は容量41にセンス動作時に不要の電流が流れ、消費電力
の若干の増大をもたらすことが考えられるが、実用上は
支障はなく、上記実施例と同様の効果が得られる。ここ
で、第６図，第７図に示されるｎチャネルMOSトランジ
スタの代わりにｐチャネルMOSトランジスタを用いた場
合には、クロック信号φTの極性を逆にする必要があ
る。
さらに第１図に示される実施例においては所謂ダミーセ
ルを省略したが、このビット線にダミーセルを接続すれ
ばさらに本願発明の効果が改善される。
ルを省略したが、このビット線にダミーセルを接続すれ
ばさらに本願発明の効果が改善される。
このダミーセル方式においては、たとえば第８図に示さ
れるようにダミーワード線62,65が設けられ、かつビッ
ト線２とダミーワード線65の交点にメモリセル１のMOS
トランジスタ５と同一形状のMOSトランジスタ64が接続
され、また、ダミーワード線62とビット線７との交点に
同様にMOSトランジスタ５と同一形状のMOSトランジスタ
61が設けられる。ワード線３が選択され、ワード線駆動
信号Rnがワード線３に伝達され、ワード線３の電位が0V
からVccまで上昇する場合、ワード線３とビット線２と
の間の寄生容量60によりワード線とビット線とが結合し
て、ビット線２の電位がわずかに持ち上がることが考え
られる。これを避けるために、ビット線７側にダミーワ
ード線62との交点に設けられたMOSトランジスタ５と同
一形状のMOSトランジスタ61によりダミーワード線62と
ビット線７と間に同様の寄生容量63を形成しこれにより
ビット線２側と同一の結合電圧をビット線７にも与え、
容量結合による電圧ノイズが相殺される。すなわちワー
ド線３が選択された場合にダミーワード線62が選択さ
れ、そのダミーワード線62上にダミーワード線駆動信号
DRnが伝達される。一方、ビット線７が選択された場合
にはダミーワード線65が選択され、ダミーワード線65上
にダミーワード線駆動信号▲▼が伝達される。こ
のダミーワード線駆動信号DRn,▲▼はともにワー
ド線駆動信号Rnと同一タイミングで発生されかつ同一形
状の波形を有している。また、このダミーワード線駆動
信号DRn,▲▼は、行アドレスデコード信号に基づ
いて容易に発生することができる。上述のように、第１
図に示される構成において第８図に示されるダミーセル
方式を適用すればさらにセンスアンプの安定動作を図る
ことが可能となる。
れるようにダミーワード線62,65が設けられ、かつビッ
ト線２とダミーワード線65の交点にメモリセル１のMOS
トランジスタ５と同一形状のMOSトランジスタ64が接続
され、また、ダミーワード線62とビット線７との交点に
同様にMOSトランジスタ５と同一形状のMOSトランジスタ
61が設けられる。ワード線３が選択され、ワード線駆動
信号Rnがワード線３に伝達され、ワード線３の電位が0V
からVccまで上昇する場合、ワード線３とビット線２と
の間の寄生容量60によりワード線とビット線とが結合し
て、ビット線２の電位がわずかに持ち上がることが考え
られる。これを避けるために、ビット線７側にダミーワ
ード線62との交点に設けられたMOSトランジスタ５と同
一形状のMOSトランジスタ61によりダミーワード線62と
ビット線７と間に同様の寄生容量63を形成しこれにより
ビット線２側と同一の結合電圧をビット線７にも与え、
容量結合による電圧ノイズが相殺される。すなわちワー
ド線３が選択された場合にダミーワード線62が選択さ
れ、そのダミーワード線62上にダミーワード線駆動信号
DRnが伝達される。一方、ビット線７が選択された場合
にはダミーワード線65が選択され、ダミーワード線65上
にダミーワード線駆動信号▲▼が伝達される。こ
のダミーワード線駆動信号DRn,▲▼はともにワー
ド線駆動信号Rnと同一タイミングで発生されかつ同一形
状の波形を有している。また、このダミーワード線駆動
信号DRn,▲▼は、行アドレスデコード信号に基づ
いて容易に発生することができる。上述のように、第１
図に示される構成において第８図に示されるダミーセル
方式を適用すればさらにセンスアンプの安定動作を図る
ことが可能となる。
さらに上記実施例においては、センスアンプ50の駆動
を、センスアンプ駆動信号線17を用いて放電動作を先に
行なったが、これはセンスアンプ駆動信号線14を用いて
先に充電動作を行なった場合においても上記実施例と同
様の効果が得られる。すなわちセンスアンプ駆動信号φ
S，φRのどちらが先に活性状態に移行してもよい。
を、センスアンプ駆動信号線17を用いて放電動作を先に
行なったが、これはセンスアンプ駆動信号線14を用いて
先に充電動作を行なった場合においても上記実施例と同
様の効果が得られる。すなわちセンスアンプ駆動信号φ
S，φRのどちらが先に活性状態に移行してもよい。
さらに、上記実施例においては1/2Vccプリチャージ方式
のメモリデバイスについて説明したが、Vccプリチャー
ジ方式のメモリデバイスにも本願発明は適用可能であ
る。ただし、このとき、第１の駆動信号線14をプリチャ
ージ電位よりも高い電位に保持する必要があるため、第
１図において信号線28に与えられる電源電位Vccを、こ
の動作電源電位Vccよりも高い電位Vcc′にする必要があ
る。
のメモリデバイスについて説明したが、Vccプリチャー
ジ方式のメモリデバイスにも本願発明は適用可能であ
る。ただし、このとき、第１の駆動信号線14をプリチャ
ージ電位よりも高い電位に保持する必要があるため、第
１図において信号線28に与えられる電源電位Vccを、こ
の動作電源電位Vccよりも高い電位Vcc′にする必要があ
る。
［発明の効果］ 以上のようにこの発明によれば、第１のセンスアンプ駆
動信号が伝達される第１の節点と第２のセンスアンプ駆
動信号が伝達される第２の節点との間に、メモリセルデ
ータ読出時において第２の節点に生じる電位変化を第１
の節点へ伝達する電位変化伝達回路を設けたので、この
伝達された電荷（すなわち電位変化）がセンスアンプを
介してビット線対間を伝達されたことになり、メモリセ
ルデータ読出時におけるビット線対間の電位差を拡大す
ることができ、これによりセンスアンプ動作時における
入力電位差を大きくすることができ、センスアンプの動
作マージンを大きくすることができるとともに、従来と
同一のビット線対間電位差の時点でセンスアンプを駆動
すれば従来よりも早い時点でセンスアンプを活性化する
ことが可能となり、高速データ読出しが可能となる。
動信号が伝達される第１の節点と第２のセンスアンプ駆
動信号が伝達される第２の節点との間に、メモリセルデ
ータ読出時において第２の節点に生じる電位変化を第１
の節点へ伝達する電位変化伝達回路を設けたので、この
伝達された電荷（すなわち電位変化）がセンスアンプを
介してビット線対間を伝達されたことになり、メモリセ
ルデータ読出時におけるビット線対間の電位差を拡大す
ることができ、これによりセンスアンプ動作時における
入力電位差を大きくすることができ、センスアンプの動
作マージンを大きくすることができるとともに、従来と
同一のビット線対間電位差の時点でセンスアンプを駆動
すれば従来よりも早い時点でセンスアンプを活性化する
ことが可能となり、高速データ読出しが可能となる。
第１図はこの発明の一実施例であるダイナミックランダ
ムアクセスメモリにおけるセンスアンプ駆動装置の構成
を示す図である。第２図はこの発明の一実施例であるセ
ンスアンプ駆動装置を動作させた場合の各信号線による
電位変化を示す波形図である。第３図はこの発明の一実
施例である電位変化伝達回路の動作を制御するためのク
ロック信号を発生するための回路構成の一例を示す図で
ある。第４図は第１図に示される電位変化伝達回路の第
１の変型例を示す図である。第５図は第１図に示される
電位変化伝達回路の第２の変型例を示す図である。第６
図は第１図に示される電位変化伝達回路の第３の変型例
を示す図である。第７図は第１図に示される電位変化伝
達回路の第４の変型例を示す図である。第８図はこの発
明の他の実施例においてビット線構成にダミーセル方式
を適用した際の構成の一例を示す図である。第９図は従
来から用いられ、この発明が適用されるダイナミックラ
ンダムアクセスメモリの読出部における概略構成を示す
図である。第10図は第９図に示されるメモリセルアレイ
部の詳細な構成を示すブロック図である。第11図は従来
の１対のビット線の構成およびセンスアンプおよびセン
スアンプ駆動系の構成を示す図である。第12図は従来の
センスアンプ駆動方式における各信号線上の電位変化を
示す図である。第13図はメモリセルデータ読出時におけ
るビット線およびセンスアンプ駆動信号線上の電位変化
および電荷の流れを示す図である。第14図は従来のセン
スアンプにおけるメモリセルデータ読出時における各信
号線上の電位変化を示す図である。 図において、１はメモリセル、2,7はビット線、３はワ
ード線、14は第１のセンスアンプ駆動信号線、17は第２
のセンスアンプ駆動信号線、44は電位変化伝達回路、50
はセンスアンプ、100は定電圧発生回路、150はビット線
対プリチャージ／イコライズ回路である。 なお、図中、同一符号は同一または相当部分を示す。
ムアクセスメモリにおけるセンスアンプ駆動装置の構成
を示す図である。第２図はこの発明の一実施例であるセ
ンスアンプ駆動装置を動作させた場合の各信号線による
電位変化を示す波形図である。第３図はこの発明の一実
施例である電位変化伝達回路の動作を制御するためのク
ロック信号を発生するための回路構成の一例を示す図で
ある。第４図は第１図に示される電位変化伝達回路の第
１の変型例を示す図である。第５図は第１図に示される
電位変化伝達回路の第２の変型例を示す図である。第６
図は第１図に示される電位変化伝達回路の第３の変型例
を示す図である。第７図は第１図に示される電位変化伝
達回路の第４の変型例を示す図である。第８図はこの発
明の他の実施例においてビット線構成にダミーセル方式
を適用した際の構成の一例を示す図である。第９図は従
来から用いられ、この発明が適用されるダイナミックラ
ンダムアクセスメモリの読出部における概略構成を示す
図である。第10図は第９図に示されるメモリセルアレイ
部の詳細な構成を示すブロック図である。第11図は従来
の１対のビット線の構成およびセンスアンプおよびセン
スアンプ駆動系の構成を示す図である。第12図は従来の
センスアンプ駆動方式における各信号線上の電位変化を
示す図である。第13図はメモリセルデータ読出時におけ
るビット線およびセンスアンプ駆動信号線上の電位変化
および電荷の流れを示す図である。第14図は従来のセン
スアンプにおけるメモリセルデータ読出時における各信
号線上の電位変化を示す図である。 図において、１はメモリセル、2,7はビット線、３はワ
ード線、14は第１のセンスアンプ駆動信号線、17は第２
のセンスアンプ駆動信号線、44は電位変化伝達回路、50
はセンスアンプ、100は定電圧発生回路、150はビット線
対プリチャージ／イコライズ回路である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (19)
- 【請求項１】各々に複数のメモリセルが接続される第１
および第２のビット線が対をなすように配置されてなる
少なくとも１つのビット線対と、前記少なくとも１つの
ビット線対に対応して設けられ、第１および第２の節点
を介して伝達される信号に応答して活性化され、対応の
ビット線対の信号を差動的に増幅する少なくとも１個の
センスアンプとを有するダイナミックランダムアクセス
メモリにおけるセンスアンプ駆動装置であって、 前記第１および第２の節点の間に設けられ、活性化時、
前記第２の節点の電位変化を前記第１の節点に伝達する
電位変化伝達手段と、 前記メモリセルの情報読出タイミングを規定する制御信
号の活性化に応答して所定時間経過後前記電位変化伝達
手段を活性状態から非活性状態へ変化させるクロック信
号を発生する制御信号発生手段とを備える、ダイナミッ
クランダムアクセスメモリにおけるセンスアンプ駆動装
置。 - 【請求項２】前記電位変化伝達手段は、 前記制御信号発生手段からの前記クロック信号に応答し
て、前記センスアンプの活性化の前に非活性化され、前
記第１の節点と前記第２の節点とを電気的に分離する手
段を含む、特許請求の範囲第１項記載のダイナミックラ
ンダムアクセスメモリにおけるセンスアンプ駆動装置。 - 【請求項３】前記電気的に分離する手段は、前記メモリ
セルの情報読出タイミングを規定する制御信号に応答し
て、選択されたメモリセルの情報が対応のビット線上に
伝達される前に活性化される、特許請求の範囲第２項記
載のダイナミックランダムアクセスメモリにおけるセン
スアンプ駆動装置。 - 【請求項４】前記電位変化伝達手段は、 前記制御信号発生手段からのクロック信号に応答してオ
フ状態となるスイッチング手段と、 前記スイッチング手段と直列に接続される容量手段とを
含む、特許請求の範囲第１項記載のダイナミックランダ
ムアクセスメモリにおけるセンスアンプ駆動装置。 - 【請求項５】前記電位変化伝達手段は、 容量と、 前記容量と前記第１の節点との間に設けられ、前記制御
信号発生手段からのクロック信号に応答してオフ状態と
なる第１の絶縁ゲート電界効果トランジスタと、 前記容量と前記第２の節点との間に設けられ、前記制御
信号発生手段からのクロック信号に応答してオフ状態と
なる第２の絶縁ゲート電界効果トランジスタとを備え
る、特許請求の範囲第１項記載のダイナミックランダム
アクセスメモリにおけるセンスアンプ駆動装置。 - 【請求項６】前記電位変化伝達手段は、 前記第１の節点に結合される一方電極と、他方電極とを
有する容量と、 前記容量の前記他方電極と前記第２の節点との間に設け
られ、前記制御信号発生手段からのクロック信号に応答
してオフ状態となる絶縁ゲート電界効果トランジスタと
を備える、特許請求の範囲第１項記載のダイナミックラ
ンダムアクセスメモリにおけるセンスアンプ駆動装置。 - 【請求項７】前記電位変化伝達手段は、 前記第２の節点に結合される一方電極と、他方電極とを
有する容量と、 前記容量の前記他方電極と前記第２の節点との間に設け
られ、前記制御信号発生手段からのクロック信号に応答
してオフ状態となる絶縁ゲート電界効果トランジスタと
を備える、特許請求の範囲第１項記載のダイナミックラ
ンダムアクセスメモリにおけるセンスアンプ駆動装置。 - 【請求項８】前記センスアンプは、 前記第１のビット線と前記第２のビット線との間に設け
られ、その一方電極とゲート電極とが交差接続する形態
で設けられ、かつ他方電極に前記第２の節点が結合され
る１対のｎチャネル絶縁ゲート電界効果トランジスタ
と、 前記第１のビット線と前記第２のビット線との間に設け
られ、その一方電極とゲート電極とが交差接続する形態
で設けられ、かつその他方電極が前記第１の節点に結合
される１対のｐチャネル絶縁ゲート電界効果トランジス
タとを備え、 前記第１の節点には前記第１および第２のビット線のプ
リチャージ期間中に前記第１の節点の電位を所定のプリ
チャージ電位より前記ｐチャネル絶縁ゲート電界効果ト
ランジスタのしきい値電圧の絶対値以上高い値に保持す
る手段がさらに設けられる、特許請求の範囲第１項記載
のダイナミックランダムアクセスメモリにおけるセンス
アンプ駆動装置。 - 【請求項９】前記第１のビット線および前記第２のビッ
ト線の各々に接続され、前記複数のメモリセルの各々が
有する容量と同じ値の容量を有するダミーセルをさらに
備える、特許請求の範囲第１項記載のダイナミックラン
ダムアクセスメモリにおけるセンスアンプ駆動装置。 - 【請求項１０】各々に複数のメモリセルが接続される第
１および第２のビット線が対をなすように配置されてな
る少なくとも１つのビット線対と、前記少なくとも１つ
のビット線対に対応して設けられ、第１および第２の節
点を介して伝達される信号に応答して活性化され、対応
のビット線対上の信号を差動的に増幅する少なくとも１
個のセンスアンプとを有するダイナミックランダムアク
セスメモリにおけるセンスアンプ駆動装置であって、 前記第１および第２の節点の間に設けられ、前記第２の
節点の電位変化を容量結合により前記第１の節点に伝達
する容量結合手段と、 前記メモリセルの情報読出タイミングを規定する制御信
号に応答して、前記容量結合手段の容量結合動作の活性
および非活性を制御するクロック信号を発生する制御信
号発生手段とを備える、ダイナミックランダムアクセス
メモリにおけるセンスアンプ駆動装置。 - 【請求項１１】前記制御信号発生手段は、 前記メモリセルの情報読出タイミングを規定する制御信
号に応答して、前記センスアンプの活性化の前に前記容
量結合手段を非活性状態として前記第１の節点と前記第
２の節点との容量結合を禁止するように前記クロック信
号を発生する、特許請求の範囲第10項記載のダイナミッ
クランダムアクセスメモリにおけるセンスアンプ駆動装
置。 - 【請求項１２】前記容量結合手段は、前記制御信号発生
手段からのクロック信号に応答して、選択されたメモリ
セルの情報が対応のビット線上に伝達される前に活性化
されて前記第１の節点と前記第２の節点とを容量結合す
る、特許請求の範囲第10項記載のダイナミックランダム
アクセスメモリにおけるセンスアンプ駆動装置。 - 【請求項１３】前記容量結合手段は、 前記制御信号発生手段からのクロック信号に応答してオ
フ状態となるスイッチング素子と、 前記スイッチング素子と直列に接続される容量素子とを
含む、特許請求の範囲第10項記載のダイナミックランダ
ムアクセスメモリにおけるセンスアンプ駆動装置。 - 【請求項１４】前記容量結合手段は、 容量と、 前記容量と前記第１の節点との間に設けられ、前記制御
信号発生手段からのクロック信号に応答してオフ状態と
なる第１の絶縁ゲート電界効果トランジスタと、 前記容量と前記第２の節点との間に設けられ、前記制御
信号発生手段からのクロック信号に応答してオフ状態と
なる第２の絶縁ゲート電界効果トランジスタとを備え
る、特許請求の範囲第10項記載のダイナミックランダム
アクセスメモリにおけるセンスアンプ駆動装置。 - 【請求項１５】前記容量結合手段は、 前記第１の節点に結合される一方電極と、他方電極とを
有する容量と、 前記容量の前記他方電極と前記第２の節点との間に設け
られ、前記制御信号発生手段からのクロック信号に応答
してオフ状態となる絶縁ゲート電界効果トランジスタと
を備える、特許請求の範囲第10項記載のダイナミックラ
ンダムアクセスメモリにおけるセンスアンプ駆動装置。 - 【請求項１６】前記容量結合手段は、 前記第２の節点に結合される一方電極と、他方電極とを
有する容量と、 前記容量の前記他方電極と前記第１の節点との間に設け
られ、前記制御信号発生手段からのクロック信号に応答
してオフ状態となる絶縁ゲート電界効果トランジスタと
を備える、特許請求の範囲第10項記載のダイナミックラ
ンダムアクセスメモリにおけるセンスアンプ駆動装置。 - 【請求項１７】前記センスアンプは、 前記第１のビット線と前記第２のビット線との間に設け
られ、それぞれの一方電極とゲート電極とが交差接続す
る形態で設けられ、かつそれぞれの他方電極が共通に前
記第２の節点に結合される１対のｎチャネル絶縁ゲート
電界効果トランジスタと、 前記第１のビット線と前記第２のビット線との間に設け
られ、それぞれの一方電極とゲート電極とが交差接続す
る形態で設けられ、かつそれぞれの他方電極が共通に前
記第１の節点に結合される１対のｐチャネル絶縁ゲート
電界効果トランジスタとを備え、 前記第１の節点には、前記第１および第２のビット線の
プリチャージ期間中に前記第１の節点の電位を所定のプ
リチャージ電位より前記ｐチャネル絶縁ゲート電界効果
トランジスタのしきい値電圧の絶対値以上高い値に保持
する手段がさらに設けられる、特許請求の範囲第10項記
載のダイナミックランダムアクセスメモリにおけるセン
スアンプ駆動装置。 - 【請求項１８】前記第１のビット線および前記第２のビ
ット線の各々に接続され、前記複数のメモリセルの各々
が有する容量と同じ値の容量を有するダミーセルをさら
に備える、特許請求の範囲第10項記載のダイナミックラ
ンダムアクセスメモリにおけるセンスアンプ駆動装置。 - 【請求項１９】各々に複数のメモリセルが接続された第
１および第２のビット線が対をなすように配列されて構
成される複数のビット線対と、前記複数のビット線対の
各々に設けられ、第１および第２の節点を介して伝達さ
れる信号に応答して活性化され、対応のビット線対上の
信号を差動的に増幅する複数のセンスアンプとを有する
ダイナミックランダムアクセスメモリのセンスアンプ駆
動方法であって、 前記第１の節点と前記第２の節点とを容量結合するステ
ップと、 前記複数のメモリセルからメモリセルを選択し、該選択
されたメモリセルの有する情報を対応のビット線上へ伝
達するステップと、 前記第１の節点と前記第２の節点とを電気的に分離して
前記センスアンプを活性化するステップとを備える、ダ
イナミックランダムアクセスメモリにおけるセンスアン
プ駆動方法。
Priority Applications (4)
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| JP62292721A JPH07107798B2 (ja) | 1987-11-18 | 1987-11-18 | ダイナミックランダムアクセスメモリにおけるセンスアンプ駆動装置およびセンスアンプ駆動方法 |
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| DE3838961A DE3838961A1 (de) | 1987-11-18 | 1988-11-17 | Vorrichtung und verfahren zum treiben eines leseverstaerkers in einem dynamischen speicher mit wahlfreiem zugriff |
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|---|---|---|---|
| JP62292721A JPH07107798B2 (ja) | 1987-11-18 | 1987-11-18 | ダイナミックランダムアクセスメモリにおけるセンスアンプ駆動装置およびセンスアンプ駆動方法 |
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| JPH01133287A JPH01133287A (ja) | 1989-05-25 |
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| JPH01133287A (ja) | 1989-05-25 |
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