JPH03142779A - センスアンプ駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリに関し、特にその内部電源回路お
よびセンスアンプ駆動回路に間する。

［従来の技術］ 半導体メモリの大容量化は４倍／３年の割合で進み、既
に１Ｍビットのダイナミック型ランダムアクセスメモリ
（以下、ＤＲＡＭと記す）の時代となっている。大容量
化は素子の微細化によって達成されており、ＩＭ　　Ｄ
ＲＡＭでの最小寸法はｌｕｍであり、次世代の４Ｍ　　
ＤＲＡＭでは０゜８ｕｍ、１６Ｍ　　ＤＲＡＭでは０．
６ｕｍと言われている。このような微細化にも係わらず
、ＬＳＩに供給されている電源電圧は６４Ｋ　　ＤＲＡ
Ｍ以来５ｖのまま変わっていない。

そのため、短チャンネル化されるＭＯＳ）ランジスタ、
薄膜化される酸化膜、容量膜の信頼を保つため、回路動
作、デバイス構造の工夫が行われてきた。しかしながら
、これらの工夫も限界に近づき、電源電圧そのものを低
下させる必要が生じてきている。ところが、現在のＬＳ
Ｉはほとんど全てが５Ｖの電源を使用しており、従来シ
ステムとの拡張性を考慮すると、外部供給電源の電圧を
下げることには大きな困難がある。このため外部電源と
しては従来通り５■を供給し、ＬＳＩ内部で電圧を低下
させ、内部素子に低い電圧を供給する内部電源回路を内
蔵することが検討され始めている。

ＤＲＡＭの場合、大容量化のため縮小されたメモリセル
で、必要な蓄積容量を確保するため、容量酸化膜の薄膜
化が進んでいる。従って、信頼性上量もきびしい問題を
抱えているのは、メモリセルである。このため、発生さ
せられた内部低電圧はメモリセル部に供給されている。

具体的には、メモリセルへの書き込み電圧を低電圧化す
るため、メモリセルのリフレッシュを行うセンスアンプ
の電源に用いられている。その他の回路については、現
状では未だ信頼性上の問題が小さいため、低電圧化によ
る速度の低下を嫌って、外部電源の５ｖをそのまま供給
して動作させる構成がとられている。しかしながら、更
に大容量化が進めば、全ての回路を内部電源によって動
作させる必要が生じてくる。

第５図はこのような構成をとる従来のＤＲＡＭの内部電
源回路および、センスアンプ回路部分の回路構成図であ
る。また第６図はその動作信号図である。図にしたがっ
て動作を説明する。

まず内部電源回路は誤差増幅アンプ１とＰチャンネル出
力トランジスタＱ１とて構成されている。

誤差増幅アンプｌは基準電圧ＶＲＥＦと出力である内部
電源電圧とを比較し、出力電圧がＶＲＥＦと等しくなる
よう出力トランジスタＱ１を制御している。

センスアンプ部はＰチャンネルトランジスタ。

Ｎチャンネルトランジスタそれぞれを交差接続した２組
のフリップフロップからなるセンスアンプが１対のビッ
ト線ＢＬに接続され、これらを多数配列することでメモ
リセルマトリクスが形成されている。

センスアンプ２の駆動は各々のセンスアンプのフリップ
フロップの共通ソース節点を結びトランジスタＱ　２．
Ｑ　３で行われる。トランジスタＱ２゜Ｑ３はそれぞれ
クロックφ１．φ２でほぼ同時に駆動されている。また
、フリップフロップを駆動するＰチャンネルトランジス
タＱ２は内部電源回路に接続されている。

従ってビット線ＢＬの高レベルは内部電源電圧に制限さ
れ、メモリセルのリフレッシュレベルも同様に制限され
、蓄積容量膜の信頼性を向上させる。

尚、Ｑ４．Ｑ５．Ｑ６はセンスアンプ駆動回路の１／２
ＶＣＣプリチヤージを行うトランジスタで、クロックφ
３により制御されている。

［発明が解決しようとする課題］ 上述のように、センスアンプ駆動回路には内部電源回路
の出力トランジスタとセンスＱ１共通線駆動トランジス
タＱ２の２つが直列に接続されることになるため、その
インピーダンスは高くなり動作速度の低下を引き起こす
。これを防ぐためトランジスタは巨大になり、その専有
面積が大きくなってしまうという欠点があった。

［課題を解決するための手段］ 本発明のセンスアンプ駆動回路は、外部より供給される
電源電圧を、ＬＳＩ内部で降下させる内部電源回路を内
蔵するダイナミックランダムアクセスメモリにおいて、
センスアンプ駆動を該内部電源回路の出力トランジスタ
によって直接行うことを特徴とするし、また、内部電源
回路が誤差増幅アンプによって、基準電圧と出力電圧と
の差を検出し、その誤差増幅信号によって出力トランジ
スタを制御する方式であって、複数の基準電圧を動作中
に切り換えることを特徴とする。

すなわち、本発明のセンスアンプ駆動回路は、内部電源
回路と一体化され、その出力トランジスタで直接センス
アンプを駆動する。

［発明の従来技術に対する相違点コ 上述した従来の内部電源回路、センスアンプ駆動回路で
は、２つの直列接続されたトランジスタによってセンス
アンプが駆動されるのに対し、本発明は内部電源回路の
出力トランジスタのみで、センスアンプが直接駆動され
るという相違点を有する。

［実施例コ 第１図に本発明の第１の実施例の回路図、第２図に動作
信号図を示す。尚、従来例と同一部分には同一符号を付
して重複する説明は省略する。

内部電源回路の出力トランジスタＱ１て直接センスアン
プ２を駆動するため、誤差増幅アンプ１の基準電圧入力
部にＮチャンネルトランジスタＱ７、Ｑ８およびインバ
ータ３からなるスイッチが設けられている。このスイッ
チを制御するクロックφ４は第２図に示すようにクロッ
クφ４は第２図に示すようにクロックφ２が高レベルと
なってセンスアンプ２が動作するときには、高レベルと
なって内部電源の基準電圧であるＶＲＥＦを誤差増幅ア
ンプ１に供給する。一方、クロックφ２が低レベルとな
ってセンスアンプ２が非動作となり、クロックφ３が高
レベルとなるプリチャージ期間には、クロックφ４は低
レベルとなって基準電圧をＯｖにしてトランジスタＱ１
をオフさせている。

第３図に本発明の第２実施例の回路図、第４図に動作信
号図を示す。

本実施例は基準電圧をＶＲＥＦＩ、ＶＲＥＦ２およびＯ
ｖとして複数持ち、センス動作の進行にしたがって、順
次内部電源回路に接続する基準電圧を切り換える。この
ために、誤差増幅アンプｌの基準電圧入力部にＮチャン
ネルトランジスタＱ１１、Ｑｌ２．Ｑｌ３からなるスイ
ッチが設けられている。このスイッチを制御するクロッ
クにはφ５とφ６とに加えてプリチャージ用のクロック
φ３も用いられている。即ち、クロックφ５は第４図に
示すようにセンスアンプ２の動作時の前半部で高レベル
となってＶＲＥＦ　１を誤差増幅アンプｌに供給し、ク
ロックφ６はセンスアンプ２の動作時の後半部で高レベ
ルとなってＶＲＥＦ２を誤座増幅アンプ１に供給する。

一方、クロックφ３が高レベルとなるプリチャージ期間
では、基準電圧をＯＶにしてトランジスタＱ１をオフさ
せている。

このような制御を行うと、トランジスタＱ１の能力は動
作中に変化し、センスアンプの動作速度をかえることが
でき、高感度な増幅が可能となる。

［発明の効果コ 以上説明したように本発明は、内部電源回路。

センスアンプ駆動回路を一体化した構成となっている。

このため、１つのトランジスタで直接センスアンプが駆
動でき、駆動トランジスタを小さくすることができる。

従って、駆動トランジスタの占有面積を小さくできると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るセンスアンプ駆動
回路の構成を示す回路図、第２図はその動作を説明する
動作信号波形図、第３図は本発明の第２の実施例に係る
センスアンプ駆動回路の構成を示す回路図、第４図はそ
の動作を説明する信号波形図、第５図は従来の内部電源
回路を用いたセンスアンプ駆動回路の回路図、第６図は
その動作を説明する信号波形図である。 １・・・・・・誤差増幅アンプ、 ２・・・・・・センスアンプ、 Ｑｌ・・・・・内部電源回路の出力トランジスタ。

Claims (2)

【特許請求の範囲】
1. （１）外部より供給される電源電圧を、ＬＳＩ内部で降
   下させる内部電源回路を内蔵するダイナミックランダム
   アクセスメモリにおいて、センスアンプ駆動を該内部電
   源回路の出力トランジスタによって直接行うことを特徴
   とするセンスアンプ駆動回路。
2. （２）内部電源回路が誤差増幅アンプによって、基準電
   圧と出力電圧との差を検出し、その誤差増幅信号によっ
   て出力トランジスタを制御する方式であって、複数の基
   準電圧を動作中に切り替えることを特徴とする特許請求
   範囲第１項記載のセンスアンプ駆動回路。