KR100270037B1 - 반도체 메모리 장치에 적합한 어레이 내부전압 발생회로 - Google Patents

Abstract

본 발명은 반도체 메모리 장치에서 센스앰프를 안정적으로 구동하는데 필요한 구동전압을 발생하기 위한 어레이 내부전압 발생회로에 관한 것으로서, 센스앰프의 파워노드에 외부 전원전압보다 낮은 내부 전원전압을 전달용 트랜지스터를 통해 일정한 레벨로 제공하기 위한 전압 발생회로에 있어서: 상기 전달용 트랜지스터의 게이트에 게이트가 연결되고 상기 파워노드에 소오스가 연결된 피이드 백용 전달 트랜지스터와; 상기 피이드 백용 전달 트랜지스터의 드레인을 통해 인가되는 상기 파워노드의 전위를 미리 설정된 제1 기준전위와 비교하여 그 결과를 제1 제어신호로서 출력하는 제1 비교기와; 상기 제1 비교기의 제1 제어신호에 응답하여 상기 내부 전원전압의 레벨을 증감시키는 구동출력부와; 상기 구동출력부의 출력전위를 미리 설정된 제2 기준전위와 비교하여 그 결과를 제2 제어신호로서 출력하는 제2 비교부와; 상기 제2 비교부의 제2 제어신호에 응답하여 상기 내부 전원전압의 레벨을 감소시키는 방전부를 가짐을 특징으로 한다.

이로서 본 발명은 안정화된 어레이 내부전압을 발생하여 안정된 센싱동작을 보장할 수 있는 효과가 있다.

Description

반도체 메모리 장치를 위한 어레이 내부전압 발생회로{CIRCUIT OF GENERATING INTERNAL POWER SUPPLY VOLTAGE FOR SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 대한 것으로서, 특히 반도체 메모리 장치내의 메모리 셀에 저장된 데이터의 레벨을 감지출력하는 센스앰프를 안정적으로 구동하는데 필요한 구동전압을 발생하기 위한 어레이 내부전압 발생회로에 관한 것이다.

고집적 및 저전력화의 요구에 부응하여 최근의 반도체 메모리 장치에는 내부전압 발생회로가 통상적으로 채용된다. 이러한 내부전압 발생회로는 장치의 외부에서 인가되는 외부전원전압을 수신하고 레벨변환하여 내부의 각 회로부에 필요한 내부전원전압을 제공하는 기능을 담당한다. 셀 어레이 내의 메모리 셀에 저장된 데이터의 레벨을 감지하여 출력하는 센스앰프의 파워노드가 상기한 내부전원전압을 필요로 하는 경우, 상기 내부전압 발생회로는 상기 장치 내에 설치되어야 한다. 상기 내부전압 발생회로가 센스앰프의 파워노드로 상기 내부전원전압을 인가하는 경우에 상기 발생회로는 통상 어레이 내부전압 발생회로로 칭해진다.

도 1에는 센스앰프 20와 연결된 종래의 어레이 내부전압 발생회로 10가 도시되어 있다. 도 1에서 나타낸 센스앰프 20는 서로 크로스 커플된 피형 모오스 트랜지스터들 14,15로 이루어진 것만을 간략히 보여주며, 여기서 파워노드는 노드 LA가 된다. 상기 어레이 내부전압 발생회로 10는 내부전원전압 VCCA을 전원전달용 트랜지스터 13을 통해 상기 노드 LA에 인가하기 위하여, 비교기 11, 피형 모오스 트랜지스터 12, 저항들 R1,R2, 및 캐패시터들 C1-C3로 이루어져 있다. 행 어드레스(Row Address)에 의해 워드 라인(Word Line)이 선택되면, 선택된 워드라인에 연결된 메모리 셀들내의 스토리지 캐패시터에 각기 저장된 차아지는 대응 비트라인(Bit Line: 이하 BL이라 칭함)을 통해 차아지 셰어링(Charge Sharing)된다. 따라서, 상기 센스앰프 20는 상기 BL과 상기 BL의 상보라인 BLB간의 전위를 비교하여 상기 BL의 고저에 따라 풀-하이(Full-high) 또는 풀-로우(Full-low) 전압 레벨로 증폭을 한다. 상기 센스앰프 20의 감지증폭동작에서 출력되는 논리 "하이(high)"레벨을 일정 레벨로 제한하면 전류소모 및 노이즈를 줄일 수 있으며, 센싱 속도 측면에서도 고속의 센싱을 할 수 있는 장점이 있게 된다. 그렇게 하기 위해, 상기 어레이 내부전압 발생회로 10가 제공된 것이다. 상기 내부전원전압 VCCA을 선택된 서브 어레이 블럭(Sub array block)에만 공급하기 위해, 블럭 활성화 정보를 가지고 있는 신호 LAPG로써 상기 피형 모오스 트랜지스터 13을 제어하게 된다. 상기 신호 LAPG가 로우레벨로 주어지는 경우에 내부전원 전압 VCCA는 상기 파워 노드 LA로 제공된다. 상기 파워 노드 LA는 상기 피형 센스앰프 20를 구성하는 트랜지스터들 14,15의 소오스 노드가 된다. 여기서, 어레이 내부전원 전압 VCCA의 레벨은 상기 센스앰프 20의 안정한 동작을 보장하기 위해 일정한 레벨로 유지되어야 한다. 이를 위해, 상기 어레이 내부전압 발생회로 10내의 비교기 11의 반전입력단 (-)에는 장치내의 기준전위 발생기로부터 제공되는 기준전위 VREFA이 인가된다. 상기 비교기 11는 상기 기준전위 VREFA의 레벨과 피이드백되어 인가되는 상기 어레이 내부전원 전압 VCCA을 서로 비교한 결과로써 트랜지스터 12를 제어함에 의해, 상기 전압 VCCA의 레벨이 상기 기준전위 VREFA의 레벨에 추종되게 한다. 즉, 전압 VCCA의 레벨이 상기 목표 전압인 상기 기준전위 VREFA 레벨에 점차 도달하는 경우에 피형 모오스 트랜지스터 12의 게이트 노드 N11의 전위는 점차로 상승한다. 이에 따라, 상기 트랜지스터 12는 점차로 턴오프되는 상태로 가므로 노드 VCCA로 외부 전원전압 VCC의 공급은 점차 차단된다. 반대로, 전압 VCCA의 레벨이 상기 기준전위 VREFA 레벨보다 떨어져 하강하는 경우에 피형 모오스 트랜지스터 12의 게이트 노드 N11의 전위는 점차로 하강한다. 그러면, 상기 트랜지스터 12는 점차로 턴온되는 상태로 가므로 노드 VCCA로 외부 전원전압 VCC의 공급은 점차 증가한다. 그럼에 의해, 상기 VCCA의 레벨은 항상 일정한 레벨로 유지된다. 여기서, 상기 비교기 11는 상기 VCCA의 레벨이 기준전위 VREFA 레벨보다 높도록 함이 없이 적정 수준이하의 전위를 유지토록 하는 역할을 하므로 로우레벨 검출기로서 작용한다.

도 2에는 상기 도 1의 회로를 채용한 반도체 메모리 장치 30의 셀 어레이 관련 블럭도가 나타나 있다. 도 2를 참조하면, 2개 이상의 서브 어레이 블럭이 활성화되는 경우에, 어레이 전체에서의 어레이 내부전압 공급 및 제어 스킴 그리고 실질적인 배치관계를 알 수 있다. 도 2에서, 블럭 10은 도 1의 어레이 내부전압 발생회로 10를 가리킨다. 부호 50, 60은 셀 어레이내의 서브 어레이 블럭들을 가리킨다. 도 2내의 트랜지스터 13은 도 1의 신호 LAPG에 응답하는 상기 피형 모오스 트랜지스터 13에 대응된다. 상기 트랜지스터 13의 소오스단에는 노드 LA가 블럭별로 공통접속된다.

도 3을 참조하면, 도 1의 회로의 각 노드에서 나타나는 증폭 관련신호들의 파형도가 나타난다. 칩이 활성화되고 로우 어드레스에 의해 복수의 서브 어레이 블럭 중 일부가 선택되면, 상기 선택정보를 포함한 신호들 PEQi, LAPGi 및 선택 워드라인 WL, 센스앰프 인에이블 신호 PSE의 파형들간의 타이밍 관계는 도 3과 같이 된다. 상기 도 3의 파형 PEQ, LAPG, WL의 타이밍에 의해, 통상 1/2 VCCA 레벨로 프리차아지(precharge)되어 있던 비트라인쌍 B/L,B/LB의 레벨은 저장 데이터의 상태에 근거하여 서로 멀어지는 방향으로 벌어지기 시작한다. 이러한 증폭 과정에서 도 1의 노드 LA에 제공되는 신호 LA의 전위레벨의 변화를 상세히 설명하면 다음과 같다. 시점 T1에서 상기 어레이 내부전원 전압 VCCA의 레벨은 낮아지므로, 상기 도 1내의 비교기 11는 출력 노드 N11의 전위를 낮추는 동작을 행한다. 이에 따라 VCCA의 전위는 점차 상승하면서 LA와 B/L의 전위는 같이 상승된다. 여기서, 노드 VCCA에 연결된 저항과 캐패시터에 의한 RC 시정수에 기인하여 상기 VCCA와 LA의 전위는 약간의 레벨 차를 가지게 됨을 알 수 있다. 상기 시점 T1에서 시간이 경과하여 시점 T2근방에 이르면, 상기 VCCA의 레벨은 비로서 상기 VREFA의 레벨까지 상승한다. 그러면, 상기 비교기11의 비교동작에 의해 상기 피형 모오스 트랜지스터 12의 게이트 노드 N11의 전위는 상승하기 시작한다. 상기 피형 모오스 트랜지스터 12가 턴-오프되는 시점인 시점 T2에서, 상기 B/L의 전위는 아직 풀 디벨로프되지 않은 상태이며, 시점 T2의 이후에 상기 VCCA 전위와 LA 전위의 차이에 기인하여, 상기 VCCA 노드의 전위는 상기 LA 노드의 전위와 차아지 셰어링을 한다. 이에 따라, 상기 VCCA 노드의 전위는 상기 VREFA 전위 이하로 하강하며, 시점 T3이후 에서 상기 트랜지스터 12의 두 번째 턴-온 동작이 일어난다. 시점 T3이후에 비로서 상기 B/L 및 LA의 전위는 재상승되어 풀 디벨로프까지 올라간다. 여기서, 시점 T2에서 행해지는 피형 모오스 트랜지스터 12의 턴-오프는 시점 T4에서 행해지는 턴 -오프와는 달리, 시간 대 전류변화량 즉, di/dt가 큼을 알 수 있다. 상기 전류변화량 즉, di/dt가 큰 원인은 센스앰프의 증폭동작이 완전히 종료되지 아니한 상태에서 상기 VCCA의 공급이 일시적으로 차단되기 때문이다. 이러한 큰 변화량은 패키지 리드 프레임(Package Lead frame) 및 와이어 본딩 시스템 보드(wire bonding system board)등의 인덕턴스(inductance)성분에 영향을 주어, 외부전원 전압 및 접지전압의 노이즈를 크게 유발시킨다. 따라서, 센싱동작이 불안정해지며, 입력 레벨 및 디바이스 동작 특성은 상기한 전류 변화량에 의해 저하되는 문제점이 있다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 메모리 장치를 위한 어레이 내부전압 발생회로를 제공함에 있다.

본 발명의 다른 목적은 감지증폭동작이 종료된 후에 어레이 내부전원 전압을 차단시킬 수 있는 반도체 메모리 장치를 위한 어레이 내부전압 발생회로를 제공함에 있다.

본 발명의 또 다른 목적은 노이즈 발생을 최소화하기 위한 내부전압 발생회로를 제공함에 있다.

본 발명의 또 다른 목적은 안정화된 어레이 내부전압을 발생하여 안정된 센싱동작을 보장할 수 있는 회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명에 따라, 반도체 메모리 장치에서 센스앰프의 파워노드에 외부 전원전압보다 낮은 내부 전원전압을 전달용 트랜지스터를 통해 일정한 레벨로 제공하기 위한 전압 발생회로는, 상기 전달용 트랜지스터의 게이트에 게이트가 연결되고 상기 파워노드에 소오스가 연결된 피이드 백용 전달 트랜지스터와; 상기 피이드 백용 전달 트랜지스터의 드레인을 통해 인가되는 상기 파워노드의 전위를 미리 설정된 제1 기준전위와 비교하여 그 결과를 제1 제어신호로서 출력하는 제1 비교기와; 상기 제1 비교기의 제1 제어신호에 응답하여 상기 내부 전원전압의 레벨을 증감시키는 구동출력부와; 상기 구동출력부의 출력전위를 미리 설정된 제2 기준전위와 비교하여 그 결과를 제2 제어신호로서 출력하는 제2 비교부와; 상기 제2 비교부의 제2 제어신호에 응답하여 상기 내부 전원전압의 레벨을 감소시키는 방전부를 가짐을 특징으로 한다.

도 1은 종래 기술에 따라 센스앰프와 연결된 어레이 내부전압 발생회로도.

도 2는 도 1의 회로를 채용한 반도체 메모리 장치의 셀 어레이 관련 블럭도.

도 3은 도 1의 회로의 각 노드에서 나타나는 증폭 관련신호들의 파형도.

도 4는 본 발명의 일 실시예에 따라 센스앰프와 연결된 어레이 내부전압 발생회로도.

도 5는 도 4의 회로의 각 노드에서 나타나는 증폭 관련신호들의 파형도.

도 6은 본 발명의 또 다른 실시예에 따라 센스앰프와 연결된 어레이 내부전압 발생회로도.

도 7은 도 6의 회로를 채용한 반도체 메모리 장치의 셀 어레이 관련 블럭도.

도 8은 도 6의 회로의 각 노드에서 나타나는 증폭 관련신호들의 파형도.

도 9는 도 6에 부가 가능한 직류패스 방지회로의 상세도.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 본 발명에 관련된 각 도면의 구성요소들에 참조부호를 부여함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호 또는 유사 부호를 갖도록 하고 있음에 주목하여야 한다.

도 4 는 본 발명의 일 실시예에 따라 반도체 메모리 장치의 센스앰프와 연결된 어레이 내부전압 발생회로도이다. 도 4 를 참조하면, 어레이 내부전원 전압 발생회로 100은, 서로 크로스 커플된 피형 모오스 트랜지스터들 14,15로 이루어진 센스앰프 200에 연결됨을 알 수 있다. 여기서, 파워노드는 종래와 같이 노드 LA가 된다. 상기 발생회로 100은 내부전원전압 VCCA을 전원전달용 트랜지스터 23을 통해 상기 노드 LA에 인가하기 위하여, 종래의 구성과 유사하게 비교기 21, 구동출력부로서의 피형 모오스 트랜지스터 22, 저항들 R1,R2, 및 캐패시터들 C1-C3로 이루어져 있다.

상기와 같은 본 발명의 구성을 종래의 구성과 비교하면, 그 차이점은 피이드 백용 전달 트랜지스터인 피형 모오스 트랜지스터 24를 설치하고 그의 드레인단자를 상기 비교기 21의 비반전 단자(+)에 연결한 것이다. 상기 트랜지스터 24의 게이트는 상기 블럭 활성화 정보를 가지고 있는 신호 LAPGi 입력에 연결되고, 소오스단은 상기 노드 LA에 연결된다. 이렇게 함에 의해, 목표전위 VREFA1에 비교되는 전위는 노드 VCCA의 전위가 아니라, 센스엠프 200의 파워 노드 LA의 전위가 피형 모오스 트랜지스터 24를 통해 나타나는 노드 LAD의 전위가 된다. 그러므로, LA 및 B/L의 풀 디벨로프가 이루어지기까지 비교기 21에 의해 제어되는 트랜지스터 22는 턴-오프 되는 경우가 없다. 따라서, 시간 대 전류변화량 즉, di/dt가 종래보다 감소된다. 이는 도 5의 파형도에서 쉽게 확인된다. 도 5는 도 4의 회로의 각 노드에서 나타나는 증폭 관련신호들의 파형도이다.

도 5를 참조하면, LA 및 B/L의 전위가 목표전압 VREFA1에 도달할 때까지는 상기 트랜지스터 22는 턴오프되는 경우가 없이 계속적으로 턴온된다. 상기 LA의 전위가 상기 VREFA1의 전위에 도달한 시점 T2에서 비로소 피형 모오스 트랜지스터 22는 턴오프된다. 상기 시점 T2에서 피형 모오스 트랜지스터 22가 턴오프 되면, 상기 센스앰프 200에 흐르는 전류는 거의 없는 상태로 되기 때문에 di/dt가 매우 작아진다.

그런데, 상기한 도 4의 구성은 피형 모오스 트랜지스터 22가 턴오프된 이후에도 상기 VCCA 전위를 목표전압 VREFA1의 전위보다 비교적 높게 유지시키므로, LA 및 B/L의 전위를 일정한 시간동안 상승시키는 경우를 가진다. 즉, BL,B/LB간의 등화전위를 VBL + △VBL로 만들어 다음 억세스 싸이클의 데이터 '1'에 대한 증폭을 취약하게 한다.

보다 고속동작에서 센스앰프 200의 바람직한 동작을 보장하기 위해, 도 6의 구성이 도시된다. 도 6은 본 발명의 또 다른 실시예에 따라 센스앰프 201와 연결된 어레이 내부전압 발생 회로 101을 보여준다. 도 6의 구성은 도 4의 구성에 더하여 비교기 31 및 엔형 모오스 트랜지스터 32를 설치한 것이다.

노드 NO1에는 상기 비교기 31의 비반전 입력단(+) 및 상기 트랜지스터 32의 드레인이 연결된다. 상기 비교기 31의 반전입력단(-)에는 제2기준 입력전압 VREFA2가 인가된다. 따라서 상기 비교기 31는 상기 VCCA 전위의 오버슈팅(Overshooting)을 감지하여 등화개시 이전에 VCCA 전위가 엔형 모오스 트랜지스터 32를 통해 방전되게 한다. 이에 따라, 등화 전위는 하프 전위인 VBL근방에 유지된다.

상기한 도 6의 구성은 피형 모오스 트랜지스터 22가 턴오프된 이후에 상기 VCCA 전위를 짧은 시간내에 목표전압 VREFA1의 전위로 유지시키기 위한 구조이다. 따라서, LA 및 B/L의 전위는 일정한 시간 이후에 계속 상승됨이 없이 바로 VREFA2레벨로 하강한다. 이는 도 8을 참조시 쉽게 이해될 것이다. 도 8은 도 6의 회로의 각 노드에서 나타나는 증폭 관련신호들의 파형도이다.

도 8을 참조하면, 도 6의 트랜지스터 32의 게이트 노드 N32의 전위가 논리 "하이"상태를 유지하는 구간동안 상기 VCCA 전위는 그라운드 전위를 향해 방전되므로 LA 및 B/L의 전위는 목표전위 VREFA2레벨로 하강된다. 여기서, 도 6의 피형 모오스 트랜지스터 22와 엔형 모오스 트랜지스터 32가 동시에 턴온되는 경우에는 직류경로(DC path)에 의한 전력소모가 크게 되므로, 두 트랜지스터의 동시 턴온을 방지하기 위한 회로가 필요할 수 있다. 이 경우를 위해, 도 9와 같은 직류패스 방지회로 900가 채용될 수 있다.

도 9는 도 6에 부가 가능한 직류패스 방지회로의 상세도이다. 도 9를 참조하면, 비교기 21과 31의 출력단에는 각기 인버터 I1,I2 및 I4가 연결되고, 상기 인버터 I2,I4의 증폭된 출력은 노아 게이트로 이루어진 래치 F/F에 서로 분리적으로 인가된다. 상기 래치의 두 출력노드 중 하나는 인버터 I3에 연결하고 다른 하나는 트랜지스터 32의 게이트에 연결한다. 상기 인버터 I3의 출력은 상기 트랜지스터 22의 게이트에 연결한다. 이러한 래치로직 구조에 의해 트랜지스터 22,32의 게이트 레벨이 각기 논리 "로우" 및 논리 "하이"로 동시에 되는 경우를 방지한다.

도 7은 도 6의 회로를 채용한 반도체 메모리 장치의 셀 어레이 관련 블럭도이다. 도 7을 참조하면, 도 6의 전체 배치구조를 이해할 수 있게 된다. 이러한 구조는, 서브 어레이 블럭이 2개 이상 동시에 활성화되는 경우 도 6의 비교기 31에 피이드백 되는 전위를 어느 한 블럭의 LA 노드에서 제공해줄 수 있기 때문에, 각 서브 어레이 블럭 모두에 일일이 전달 및 차단용 트랜지스터를 구성할 필요가 없다. 즉, 하나의 임의의 노드 LA의 전위는 전체 LA 노드의 전위를 대표하는 것이므로 칩 레이아웃 구성에 부담을 덜어준다.

상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어서 명백할 것이다.

상기한 바와 같이 본 실시예들에서 설명된 발생회로들은 회로내부의 비교기의 출력에 의해 제어되는 드라이버 트랜지스터의 턴오프 동작을 안정하게 하여, 노이즈를 최소화하고, 센스앰프의 동작에 신뢰성을 보장해준다. 따라서, 반도체 메모리 장치의 동작 특성을 개선할 수 있다. 이로서 본 발명은 안정화된 어레이 내부전압을 발생하여 안정된 센싱동작을 보장할 수 있는 효과가 있다.

Claims (4)

1. 반도체 메모리 장치에서 센스앰프의 파워노드에 외부 전원전압보다 낮은 내부 전원전압을 전달용 트랜지스터를 통해 일정한 레벨로 제공하기 위한 전압 발생회로에 있어서:

   상기 전달용 트랜지스터의 게이트에 게이트가 연결되고 상기 파워노드에 소오스가 연결된 피이드 백용 전달 트랜지스터와;

   상기 피이드 백용 전달 트랜지스터의 드레인을 통해 인가되는 상기 파워노드의 전위를 미리 설정된 제1 기준전위와 비교하여 그 결과를 제1 제어신호로서 출력하는 제1 비교기와;

   상기 제1 비교기의 제1 제어신호에 응답하여 상기 내부 전원전압의 레벨을 증감시키는 구동출력부와;

   상기 구동출력부의 출력전위를 미리 설정된 제2 기준전위와 비교하여 그 결과를 제2 제어신호로서 출력하는 제2 비교부와;

   상기 제2 비교부의 제2 제어신호에 응답하여 상기 내부 전원전압의 레벨을 감소시키는 방전부를 가짐을 특징으로 하는 회로.
2. 제1항에 있어서, 상기 구동출력부와 상기 방전부가 동시에 턴온되는 것을 방지하기 위한 직류패스 방지회로를 더 가짐을 특징으로 하는 회로.
3. 제1항 또는 제2항에 있어서, 상기 구동출력부는 피형 모오스 트랜지스터임을 특징으로 하는 회로.
4. 제1항 또는 제2항에 있어서, 상기 방전부는 엔형 모오스 트랜지스터임을 특징으로 하는 회로.

Images