KR19990007065A

KR19990007065A - 데이터 비트의 파괴없이 입/출력 마스킹 기능을 갖는 반도체 메모리 장치

Info

Publication number: KR19990007065A
Application number: KR1019980022743A
Authority: KR
Inventors: 신야 다시로
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1997-06-18
Filing date: 1998-06-17
Publication date: 1999-01-25
Also published as: JP3088340B2; US6002624A; TW397980B; KR100295301B1; JPH117770A

Abstract

동기식 다이내믹 랜덤 엑세스 반도체 메모리 장치는 블록기입 모드시에 입/출력 마스킹 동작을 갖고, 이 입출력 마스킹 동작시에 복수의 비트라인쌍 (BL1/BL1B 내지 BLn/BLnB)이 예비충전회로 (15)에 의해 전원전압레벨로 충전된 한쌍의 데이터 라인 (IOBT/IOBN)으로 동시에 접속되어, 메모리 셀 (1a 내지 1n)이 차동 증폭기로부터 전류를 흘려 보내지 않도록 하며, 이 예비 충전회로는 p 채널형 충전 트랜지스터 (Qp21/Qp22) 뿐만 아니라 n 채널형 충전 트랜지스터 (Qn21/Qn22)를 가지며;

이 비트라인쌍이 데이터 라인쌍에 접속되는 경우에도, n 채널 강화형 충전 트랜지스터는 데이터 라인을 통하여 비트라인쌍으로 전류를 보충하여, 이 비트라인상의 전위차가 바람직하지 못하게 파괴되는 것을 방지한다.

Description

데이터 비트의 파괴없이 입/출력 마스킹 기능을 갖는 반도체 메모리 장치

본 발명은 반도체 장치, 더 자세하게는 입출력 마스킹 기능을 가지는 동기식 반도체 메모리 장치에 관한 것이다.

동기식 동적 랜덤 엑세스 반도체 메모리 장치의 전형적인 예가 도면의 도 1에 도시되어 있다. 종래의 동기식 다이내믹 랜덤 엑세스 반도체 메모리 장치는, 메모리 셀 어레이 (1), 센스 증폭부 (2), 실렉터 (3), 기입제어회로 (4), 및 예비충전회로 (5)를 구비한다. 메모리 셀 어레이 (1)는 복수의 메모리 셀 (1a 내지 1n)을 포함하며, 각 메모리 셀 (1a 내지 1n)은 저장 캐패시터 (1c)와 n 채널 강화형 전계효과 트랜지스터 (1d)의 직렬결합으로 구현된다. 이 메모리 셀 (1a 내지 1n)은 비트라인쌍 (BL1/BL1B 내지 BLn/BLnB)에 선택적으로 접속된다. 워드선 (WL)은 n 채널 강화형 전계효과 트랜지스터 (1d)의 게이트 전극에 선택적으로 접속되며, 그 선택 워드선상의 구동신호 (ΦWL)는 해당하는 n 채널 강화형 전계효과 트랜지스터 (1d)가 온이 되도록 한다.

센스 증폭부 (2)는 복수의 차동 증폭기 (2a 내지 2n)를 구비하며, 이 차동 증폭기 (2a 내지 2n)는 비트라인 쌍 (BL1/BL1B 내지 BLn/BLnB)에 각각 결합된다. 즉, 각 차동 증폭기 (2a/2n)는, 고전압선 (2b)과 저전압선 (2c)의 사이에 접속된 p 채널 강화형 전계효과 트랜지스터 (Qp1)와 n 채널 강화형 전계효과 트랜지스터 (Qn1)의 직렬결합과, 고전압선 (2b)과 저전압선 (2c)의 사이에 역시 접속된 p 채널 강화형 전계효과 트랜지스터 (Qp2)와 n 채널 강화형 전계효과 트랜지스터 (Qn2)의 또 다른 직렬결합을 갖는다. 제 1 직렬결합의 공통드레인 노드 (N1)는 비트라인 (BL1/BLn)에 접속되며, 또한 p 채널 강화형 전계효과 트랜지스터 (Qp2)의 게이트 전극에 접속되며, 또한 n 채널 강화형 전계효과 트랜지스터 (Qn2)의 게이트 전극에 접속된다. 한편, 다른 직렬결합의 공통드레인 노드 (N2)는 비트라인 (BL1B/BLnB)에 접속되며, 또한 p 채널 강화형 전계효과 트랜지스터 (Qp1)의 게이트 전극에 접속되며, 또한 n 채널 강화형 전계효과 트랜지스터 (Qn1)의 게이트 전극에 접속된다. 이 차동 증폭기 (2a/2n)에 고전압신호 (ΦSP) 및 저전압신호 (ΦSN)가 공급되는 경우에, 차동 증폭기 (2a/2n)가 공통드레인 노드 (N1, N2)간, 즉, 비트라인 (BL1/BLn)과 비트라인 (BL1B/BLnB)간의 전위차를 증대시키게 된다.

실렉터 (3)는 비트라인쌍 (BL1/BL1B 내지 BLn/BLnB)과 한쌍의 데이터 버스라인 (IOBT/IOBN)과의 사이에 접속되어 있다. 실렉터 (3)는 n 채널 강화형 전계효과 트랜지스터의 쌍 (Qn11/Qn12 내지 Qnn1/Qnn2)을 포함한다. 이 n 채널 강화형 전계효과 트랜지스터의 쌍 (Qn11/Qn12 내지 Qnn1/Qnn2)은 비트라인쌍 (BL1/BL1B 내지 BLn/BLnB)과 데이터라인의 쌍 (IOBT/IOBN)과의 사이에 접속되며, 이 n 채널 강화형 전계효과 트랜지스터 쌍 (Qn11/Qn12 내지 Qnn1/Qnn2)의 게이트 전극에 각각 선택신호 (Φ1 내지 Φn)가 공급된다. 도 1에서는 나타내지는 않았지만, 표준 판독동작에서 제어기가 선택신호 (Φ1내지 Φn)를 엑티브 하이레벨 (active high level)로 변화시키며, 결합된 비트라인쌍은 n 채널 강화형 전계효과 트랜지스터 (Qn11/Qn12 내지 Qnn1/Qnn2)쌍을 통하여 데이터 버스라인 (IOBT/IOBN)에 접속되어 있다. 이 제어기는, 이하 자세히 설명된 바와 같이, 비트라인쌍 (BL1/BL1B 내지 BLn/BLnB)을 데이터라인쌍 (IOBT/IOBN)에 동시에 접속시키기 위하여, 입/출력 마스킹 동작에서 선택신호 (Φ1 내지 Φn)를 엑티브 하이레벨로 동시에 변화시킨다.

기입제어회로 (4)는 클럭된 (clocked) 인버터 (4b)에 접속된 인버터 (4c)와 한쌍의 클럭된 인버터 (4a/4b)를 포함하며, 클럭된 인버터 (4a)과 인버터 (4c)는 데이터 버스라인 (IOBT/IOBN)에 각각 접속된다. 데이터 신호 (ΦD)는 이 클럭된 인버터 (4a/4b)의 입력노드에 공급되며, 타이밍신호 (ΦW)는 클럭된 인버터 (4a/4b)의 클록노드에 공급된다. 클럭된 인버터 (4a/4b)는 그 타이밍 신호 (ΦW)와 동기하여 상보 데이터 신호를 발생시키며, 인버터 (4c)는 데이터신호를 복원한다. 따라서, 기입제어회로 (4)는 데이터신호 (ΦD)의 논리레벨에 따라서 데이터 버스라인 (IOBT/IOBN)을 상보적으로 구동시킨다.

예비충전회로 (5)는 한쌍의 p 채널 강화형 전계효과 트랜지스터 (Qp3/Qp4)를 가지며, 이 p 채널 강화형 전계효과 트랜지스터 (Qp3/Qp4)는 고전압선 (Vp)과 데이터 버스라인 (IOBT/IOBN) 사이에 접속된다. 예비충전 제어신호 (ΦP)는 p 채널 강화형 전계효과 트랜지스터 (Qp3/Qp4)의 게이트 전극에 접속되며, 이 p 채널 강화형 전계효과 트랜지스터 (Qp3/Qp4)는, 엑티브 로우레벨 (active low level)의 예비충전 제어신호 (ΦP)가 있을 때, 데이터 버스라인 (IOBT/IOBN)을 예비충전레벨 (Vp)로 충전시킨다.

종래의 동기식 다이내믹 랜덤 엑세스 반도체 메모리 장치는 블록 기입모드를 가지며, 블록 기입모드시에, 기입데이터 비트가 데이터 버스라인 (IOBT/IOBN)으로부터 비트라인쌍 (BL1/BL1B 내지 BLn/BLnB)으로 공급된다. 이 블록 기입동작은 다음과 같은 입/출력 마스킹을 필요로 하게 된다.

도 2는 블록 기입모드시의 입/출력 마스킹 동작을 나타낸다. 도 2에서, Vdd 및 GND는 전원전압레벨과 접지레벨을 각각 의미하며, BLn/BLnB, 2n, 및 Qnn1/Qnn2는 복수의 비트라인쌍, 복수의 차동증폭기 및 복수의 n 채널 강화형 전계효과 트랜지스터쌍으로 각각 지칭한다.

활성신호 (ΦSP/ΦSN)와 비트라인쌍 (BL1/BL1B 내지 BLn/BLnB)은 T1에서 Vdd/2로 평준화되며, 데이터 버스라인 (IOBT/IOBN)은 Vdd로 충전된다. 타이밍신호 (ΦW), 데이터신호 (ΦD), 및 구동신호 (ΦWL)는 접지레벨로 유지된다.

데이터 판독이 T1에서 T2로 진행하게 되면, 구동신호 (ΦWL)가 Vdd로 변화되어, 결합된 메모리 셀 (1a 내지 1n)의 n 채널 강화형 전계효과 트랜지스터 (1d)를 온 시킨다. 그 후, 이 결합된 저장 캐패시터 (1c)는 비트라인 (BL1)과 비트라인 (BLn)에 접속되며, 이 비트라인쌍(BL1/BL1B)과 비트라인쌍 (BLn/BLnB)간에 전위차가 발생되게 된다.

활성신호 (ΦSP)와 활성신호 (ΦSN)는 Vdd/2로부터 Vdd와 GND로 분리되며, 차동 증폭기 (2a)와 차동 증폭기들 (2n)를 활성화시킨다. 이 차동 증폭기 (2a)와 차동 증폭기들 (2n)은 비트라인쌍 (BL1/BL1B)상의 전위차와 비트라인쌍들 (BLn/BLnB)상의 전위차를 증가시킨다.

이 차동증폭은 T3에서 완결된다. 이 비트라인 (BL1)과 비트라인 (BL1B)은 각각 GND과 Vdd에 도달한다. 한편, 비트라인 (BLn)과 비트라인 (BLnB)은 각각 Vdd와 GND에 도달한다. 따라서, 비트라인쌍 (BL1/BL1B)상의 전위차는 비트라인쌍 (BLn/BLnB)상의 전위차와 반대의 극성을 갖게 된다.

데이터 판독이 T4로 진행되면, 모든 선택신호 (Φ1 내지 Φn)가 Vdd로 변화한다. 입/출력 마스킹 동작을 달성하기 위하여, 타이밍신호 (ΦW), 데이터 신호 (ΦD), 및 예비충전 제어신호 (ΦP)는 GND로 유지되며, p 채널 강화형 전계효과 트랜지스터 (Qp3/Qp4)는 데이터 버스라인 (IOBT/IOBN)을 Vdd로 유지한다. 다음과 같이, 메모리 셀 (1a 내지 1n)이, 차동 증폭기 (2a 내지 2n)로부터 전류를 흘려보내는 것을, Vdd로 충전된 데이터 버스라인 (IOBT/IOBN)이 방지한다. 비트라인 (BL1/BLnB)상의 GND는 n 채널 강화형 전계효과 트랜지스터 (Qn11)와 n 채널 강화형 전계효과 트랜지스터 (Qnn2)를 온 되도록 한다.

p 채널 강화형 전계효과 트랜지스터 (Qp4)가 데이터 버스라인 (IOBN)에 Vdd를 공급하는 경우에도, 차동 증폭기 (2n)의 복수의 n 채널 강화형 전계효과 트랜지스터 (Qn2)는 데이터 버스라인 (IOBN)을 GND까지 떨어 뜨린다. 따라서, n 채널 강화형 전계효과 트랜지스터 (Qn12)가 온이 되며, 차동 증폭기 (2a)의 p 채널 강화형 전계효과 트랜지스터 (Qp2)와 p 채널 강화형 전계효과 트랜지스터 (Qp4)를 통해 전류가 인가됨에도 불구하고, 차동 증폭기 (2n)의 n 채널 강화형 전계효과 트랜지스터 (Qn2)가 비트라인 (BL1B)상의 전위레벨을 떨어 뜨린다. 한편, p 채널 강화형 전계효과 트랜지스터 (Qp3)가, 차동 증폭기 (2a)의 n 채널 강화형 전계효과 트랜지스터 (Qn1)에도 불구하고, 비트라인 (BL1)의 전위레벨을 상승시키며, 데이터 버스라인 (IOBT)의 전위가 하강할 때, 차동 증폭기 (2n)의 p 채널 강화형 전계효과 트랜지스터 (Qp1)가 데이터 버스라인 (IOBT)에 전류를 보충하게 된다. 그 결과, 비트라인 (BL1)은 Vdd보다 n 채널 강화형 전계효과 트랜지스터 (Qn11)의 문턱치 (Vthn)만큼 더 낮은, 양의 레벨로 상승하게 된다.

데이터 버스라인 (BLn)은 Vdd로 유지된다. p 채널 강화형 전계효과 트랜지스터 (Qp4)는 데이터 버스라인 (IOBN)과 n 채널 강화형 전계효과 트랜지스터 (Qnn2)를 통하여 비트라인 (BLnB)으로 전류를 공급하며, 비트라인 (BLnB)은 Vdd보다 n 채널 강화형 전계효과 트랜지스터 (Qnn2)의 문턱치 (Vthn)만큼 낮은 소정의 레벨로 상승하게 된다. 그래서, 예비충전회로 (5)와 차동 증폭기 (2a 내지 2n)간에 전류가 흐르게 되며, 메모리 셀 (1a 내지 1n)은 데이터 버스라인 (IOBT/IOBN)상의 판독 데이터 비트들 사이에서 간섭이 없게 된다.

데이터 판독이 T5로 진행되면, 선택신호 (Φ1 내지 Φn)는 GND로 변화되며, n 채널 강화형 전계효과 트랜지스터 (Qn11/Qn12 내지 Qnn1/Qnn2)는 오프 된다. p 채널 강화형 전계효과 트랜지스터 (Qp3/Qp4)는 데이터 버스라인 (IOBT/IOBN)을 Vdd로 충전시킨다. 비트라인 (BL1/BL1B)과 비트라인쌍 (BLn/BLnB)은 초기 전위차로 회복된다.

데이터 판독이 T6로 진행되면, 구동신호 (ΦWL)는 로우레벨로 변화되며, n 채널 강화형 전계효과 트랜지스터 (1d)가 오프 된다. 따라서, 모든 n 채널 강화형 전계효과 트랜지스터 (Qn11/Qn12 내지 Qnn1/Qnn2)가 온이 되더라도, 예비충전회로 (5)가 데이터 버스라인 (IOBT/IOBN)의 전위레벨을 Vdd로 상승시키며, 메모리셀 (1a 내지 1n)이 입/출력 마스킹 동작에 의하여 데이터가 파괴되는 것을 예비충전회로 (5)와 센스 증폭기 (2)가 방지하게 된다.

그러나, 종래의 동기식 다이내믹 랜덤 엑세스 반도체 메모리 장치는 데이터 버스라인상의 전위 하강이 메모리셀에 복원될 데이터 비트를 파괴시킨다는 점에서 문제가 되고 있다. 자세히 말하면, 비트라인쌍 (BL1/BL1B)상의 데이터 비트가, 이상에서 설명한 바와 같이, 비트라인쌍 (BLn/BLnB)상의 데이터 비트에 대해 논리레벨이 반대인 경우, 데이터 버스라인 (IOBN)이 n 채널 강화형 전계효과 트랜지스터 (Qnn2)와 복수의 n 채널 강화형 전계효과 트랜지스터 (Qn2)를 통하여 접지선 (2c)으로 방전되게 된다. 이 데이터 버스라인 (IOBN)이 양의 전원전압레벨 (Vdd)보다 n 채널 강화형 전계효과 트랜지스터 (Qn12)의 문턱치만큼 더 낮은 소정의 전위레벨에 도달하게 되면, n 채널 강화형 전계효과 트랜지스터 (Qn12)가 온 되어, 비트라인 (BL1B)이 양의 고전압레벨 (Vdd)로부터 하강되도록 한다. 그 결과, 비트라인 (BL1)과 비트라인 (B11B)간의 전위차가 감소되게 되어, 비트라인쌍 (BL1/BL1B)상의 데이터 비트가 파괴되게 된다.

또 다른 문제는 예비충전레벨이 안정하지 못하다는 것이다. 왜냐하면, 공정 변수의 차이로 인하여, n 채널 강화형 전계효과 트랜지스터 (Qn11), n 채널 강화형 전계효과 트랜지스터 (Qnn1), 단일 차동 증폭기 (2a)의 n 채널 강화형 전계효과 트랜지스터 (Qn1/Qn2), 단일 차동 증폭기 (2a)의 p 채널 강화형 전계효과 트랜지스터 (Qp1/Qp2), 복수의 차동 증폭기 (2n)의 n 채널 강화형 전계효과 트랜지스터 (Qn1/Qn2), 및 단일 차동 증폭기 (2n)의 p 채널 강화형 전계효과 트랜지스터 (Qp1/Qp2)간의 전류구동 능력에 차이가 있기 때문이다.

따라서, 본 발명의 주목적은, 데이터의 파괴없이, 고신뢰성의 입/출력 마스킹 동작을 실현할 수 있는, 동기식 반도체 메모리 장치를 제공하는 것이다.

또한, 본 발명의 주목적은, 공정 변수의 변화없이, 데이터 버스라인상에 안정한 예비충전 레벨을 발생시키는 동기식 반도체 메모리 장치를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명에서는 데이터 버스라인을 전원전압레벨보다 제 2 충전 트랜지스터의 문턱치만큼 더 낮은 소정의 레벨로 상승시키는 것이 제안된다.

본 발명의 일면에 따르면, 데이터 비트를 저장하는 복수의 메모리 셀, 상기 복수의 메모리 셀에 선택적으로 접속되어, 상기 복수의 메모리 셀로부터의 데이터 비트를 나타내는 전위차를 전송하는 복수의 비트라인쌍,

제 1 전원전압선과 상기 제 1 전원전압선과는 전위레벨이 다른 제 2 전원전압선의 사이에 접속되어, 복수의 비트라인쌍과 데이터라인상의 전위레벨의 크기를 증대시키기기 위하여 활성되어지는 복수의 차동 증폭기,

상기 복수의 비트라인쌍과 상기 데이터라인쌍의 사이에 접속되며, 선택신호에 응답하여 마스킹 동작시에 상기 복수의 비트라인쌍을 상기 데이터 라인쌍에 동시에 접속하는 실렉터, 및

상기 데이터라인쌍에 접속된 예비충전회로를 포함하고,

상기 예비충전회로는,

제 3 전원전압선과 상기 데이터라인쌍의 데이터라인과의 사이에 접속되며, 상기 데이터라인을 상기 제 3 전원전압선상의 전원전압으로 충전시키기 위하여, 하나의 도전형인 제 1 도전채널을 형성할 수 있도록, 예비충전 제어신호에 응답하는, 제 1 충전 트랜지스터, 및

제 3 전원전압선과 상기 데이터 라인과의 사이에 접속되며, 데이터라인을 제 3 전원전압선의 전위레벨보다 제 2 충전 트랜지스터의 문턱치만큼 더 낮은 소정의 레벨로 충전시키기 위하여, 반대 도전형인 제 2 도전채널을 형성할 수 있도록, 예비충전 제어신호의 상보신호에 응답하는, 제 2 충전 트랜지스터를 포함하는 반도체 장치가 제공된다.

이하, 첨부된 도면을 참조한 설명을 통하여, 동기식 반도체 메모리 장치의 특성 및 장점에 대하여 설명한다.

도 1 은 종래기술의 동기식 다이내믹 랜덤 엑세스 반도체 메모리 장치의 구성을 나타내는 회로도.

도 2 는 종래기술의 동기식 다이내믹 랜덤 엑세스 반도체 메모리 장치의 블록기입 모드시에서의 입/출력 마스킹 기능을 나타내는 타이밍 챠트.

도 3 은 본 발명에 따른 동기식 다이내믹 랜덤 엑세스 반도체 메모리 장치의 구성을 나타내는 회로도.

도 4 는 동기식 다이내믹 랜덤 엑세스 반도체 메모리 장치의 블록기입 모드시에서의 입/출력 마스킹 기능을 나타내는 타이밍챠트.

※ 도면의 주요부분에 대한 부호의 설명

11 : 메모리 셀 어레이 12 : 센스 증폭부

13 : 칼럼 실렉터 14 : 기입제어신호

15 : 예비충전신호 Vdd : 전원전압선

2a 내지 2n : 차동 증폭기 ΦP : 예비충전 제어신호

ΦWL : 구동신호 ΦPB : 상보 예비충전 제어신호

ΦSP/ΦSN : 활성신호 IOBT/IOBN : 데이터 버스라인

Φ1 내지 Φn : 선택신호 1c : 저장 캐패시터

IV21 : 인버터 BLn/BLnB : 비트라인쌍

Qnn1/Qnn2 : n 채널 강화형 전계효과 트랜지스터

Qn21/Qn22 : n 채널 강화형 전계효과 트랜지스터

Qp21/Qp22 : p 채널 강화형 전계효과 트랜지스터

도면의 도 3을 참조하면, 본 발명을 구현하는 동기식 다이내믹 랜덤 엑세스 반도체 메모리 장치는, 주로, 메모리 셀 어레이 (11), 센스 증폭부 (12), 칼럼 실렉터 (13), 기입제어신호 (14), 및 예비충전회로 (15)를 구비한다. 메모리 셀 어레이 (11), 센스 증폭부 (12), 칼럼 실렉터 (13), 및 기입제어회로 (14)는 각각 메모리 셀 어레이 (1), 센스 증폭부 (2), 실렉터 (3), 및 기입제어회로 (4)와 유사하다. 이러한 이유로, 상세한 설명없이, 종래기술의 동기식 다이내믹 랜덤 엑세스 반도체 메모리 장치의 대응하는 회로구성소자에 대하여 동일한 참조번호를 붙인다. 또한, 비트라인쌍과 데이터 버스라인도 종래기술의 동기식 다이내믹 랜덤 엑세스 반도체 메모리 장치의 참조번호와 동일한 참조번호로 표시한다.

예비충전회로 (15)는, 종래기술의 예비충전회로 (5)와 유사하게, 양의 전원공급선 (Vdd)과 데이터 버스라인 (IOBT/IOBN)과의 사이에 접속된 한쌍의 p 채널 강화형 전계효과 트랜지스터 (Qp21/Qp22)를 포함한다. 예비충전회로 (15)는 또한, 양의 전원공급선 (Vdd)과 데이터 버스라인 (IOBT/IOBN)과의 사이에 접속된 한쌍의 n 채널 강화형 전계효과 트랜지스터 (Qn21/Qn22)와 상보 예비충전 제어신호 (ΦPB)를 발생시키는 인버터 (IV21)를 포함한다. 예비충전 제어신호 (ΦP)가 p 채널 강화형 전계효과 트랜지스터 (Qp21/Qp22)의 게이트 전극과 인버터 (IV21)에 인가되면, p 채널 강화형 전계효과 트랜지스터 (Qp21/Qp22)가 온 되며, 인버터 (IV21)가 상보 예비충전 제어신호 (ΦPB)로서 n 채널 강화형 전계효과 트랜지스터 (Qn21/Qn22)를 온 시킨다. 이 n 채널 강화형 전계효과 트랜지스터 (Qn21/Qn22)는 데이터 버스라인 (IOBT/IOBN)을 양의 전원전압레벨 (Vdd)보다 그 전원전압레벨의 문턱치만큼 더 낮은 소정의 전위레벨로 충전시킨다.

이 경우, 이 n 채널 강화형 전계효과 트랜지스터 (Qn22)는, 전류구동능력에 있어서, 차동 증폭기 (2n)의 복수의 n 채널 강화형 전계효과 트랜지스터 (Qn2)와 동일하며, p 채널 강화형 전계효과 트랜지스터 (Qp22)는, 전류구동능력에 있어서, 차동 증폭기 (2a)의 단일 n 채널 강화형 전계효과 트랜지스터 (Qn2)와 동일하다. 마찬가지로, n 채널 강화형 전계효과 트랜지스터 (Qn21)는, 전류구동능력에 있어서, 차동 증폭기 (2n)의 복수의 n 채널 강화형 전계효과 트랜지스터 (Qn1)와 동일하며, p 채널 강화형 전계효과 트랜지스터 (Qp21)는 전류구동능력에 있어서, 차동 증폭기 (2a)의 단일 n 채널 강화형 전계효과 트랜지스터 (Qn1)와 동일하다.

이 동기식 다이내믹 랜덤 엑세스 반도체 메모리 장치는, 다음과 같이, 입/출력 마스킹 동작을 달성한다. 도 4는 블록모드시의 입/출력 마스킹 동작을 나타낸다. 또한, 도 4에서, Vdd 및 GND는 각각 전원전압레벨과 접지레벨을 의미하며, BLn/BLnB, 2n, 및 Qnn1/Qnn2는 각각 복수의 비트라인쌍, 복수의 차동증폭기, 및 n 채널 강화형 전계효과 트랜지스터의 복수 쌍으로 가정한다.

활성신호 (ΦSP/ΦSN), T1에서 Vdd/2로 평준화되어 있는 비트라인쌍 (BL1/BL1B 내지 BLn1/BLnB), 접지레벨의 예비충전 제어신호 (ΦP)는, p 채널 강화형 전계효과 트랜지스터 (Qp21/Qp22)가 데이터 버스라인 (IOBT/IOBN)을 Vdd로 충전시키도록 한다. 타이밍신호 (ΦW), 데이터신호 (ΦD), 및 구동신호 (ΦWL)는 접지레벨로 유지된다.

데이터 판독이 T1에서 T2로 진행되면, 구동신호 (ΦWL)는 Vdd로 변화되어, 결합된 메모리 셀 (1a 내지 1n)의 n 채널 강화형 전계효과 트랜지스터 (1d)가 온 되도록 한다. 그 후, 결합된 저장 캐패시터 (1c)는 비트라인 (BL1)과 비트라인들 (BLn)에 접속되며, 비트라인쌍 (BL1/BL1B)과 비트라인쌍들 (BLn/BLnB)과의 사이에 전위차가 발생되게 된다.

활성신호 (ΦSP)와 활성신호 (ΦSN)는 Vdd/2로부터 Vdd와 GND로 분리되며, 차동 증폭기 (2a)와 차동 증폭기들 (2n)을 활성화시킨다. 차동 증폭기 (2a)와 차동 증폭기들 (2n)은 비트라인쌍 (BL1/BL1B)상의 전위차를 증가시키며, 또한 비트라인쌍들 (BLn/BLnB)상의 전위차를 증가시킨다.

차동증폭은 T3에서 완료된다. 비트라인 (BL1)과 비트라인 (BL1B)은 각각 GND와 Vdd에 도달한다. 한편, 비트라인들(BLn)과 비트라인들 (BLnB)은 각각 Vdd와 GND에 도달한다. 따라서, 비트라인쌍 (BL1/BL1B)상의 전위차는 비트라인쌍들 (BLn/BLnB)상의 전위차와 반대 극성이 되게 된다.

입/출력 마스킹 동작을 달성하기 위하여, 타이밍신호 (ΦW)와 예비충전신호 (ΦP)는 접지레벨로 유지된다. p 채널 강화형 전계효과 트랜지스터 (Qp21/Qp22)는 데이터 버스라인 (IOBT/IOBN)을 양의 전원전압레벨로 상승시키며, 메모리셀 (1a 내지 1n)이 차동 증폭기 (2a 내지 2n)로부터 전류를 흘려보내는 것을 방지한다.

데이터 판독이 T4로 진행되면, 모든 선택신호 (Φ1 내지 Φn)가 Vdd로 변화한다. 비트 라인 (BL1,VLnB)상의 GND는 n 채널 강화형 전계효과 트랜지스터 (Qn11)와 n 채널 강화형 전계효과 트랜지스터 (Qnn2)를 온 되도록 한다. 비록 p 채널 강화형 전계효과 트랜지스터 (Qp4)가 데이터 버스라인 (IOBN)에 Vdd를 공급하더라도, 차동 증폭기 (2n)의 복수의 n 채널 강화형 전계효과 트랜지스터 (Qn2)는 데이터 버스라인 (IOBN)을 GND로 내리려고 한다. 그러나, 복수의 차동 증폭기 (2n)의 n 채널 강화형 전계효과 트랜지스터 (Qn2)는, 전류구동능력에 있어서, n 채널 강화형 전계효과 트랜지스터 (Qn22)와 동일하다. 이 때문에, 이 데이터 버스라인 (IOBN)은 양의 전원전압레벨 (Vdd)보다 n 채널 강화형 전계효과 트래지스터 (Qnn2)의 문턱치 (Vthn)만큼 더 낮은 소정의 레벨로 조정된다.

데이터 버스라인 (IOBN)상의 전위레벨 (Vdd-Vthn)은 n 채널 강화형 전계효과 트랜지스터 (Qn12)를 온 시킨다. 그러나, 단일 차동 증폭기 (2a)의 p 채널 강화형 전계효과 트랜지스터 (Qp2)는 비트라인 (BL1B)으로 전류를 인가하며, 비트라인이 Vdd와 소정의 전위레벨 (Vdd-Vthn) 사이의 전위레벨로 충전된다.

선택신호 (Φ1)는 n 채널 강화형 전계효과 트랜지스터 (Qn11)가 온 되게 한다. 단일 차동 증폭기 (2a)의 n 채널 강화형 전계효과 트랜지스터 (Qn1)가 전류를 방전하더라도, n 채널 강화형 전계효과 트랜지스터 (Qn21), p 채널 강화형 전계효과 트랜지스터 (Qp21) 및 복수의 차동 증폭기 (2n)의 p 채널 강화형 전계효과 트랜지스터 (Qp1)는 비트라인 (BL1)을 양의 전원전압레벨 (Vdd)까지 상승시킨다. 비트라인 (BL1)의 전위레벨이 소정레벨 (Vdd-Vthn)에 도달하는 경우에, n 채널 강화형 전계효과 트랜지스터 (Qn11)가 오프되며, 비트라인 (BL1)이 소정의 레벨 (Vdd-Vthn)에서 유지된다.

차동 증폭기 (2n)의 p 채널 강화형 전계효과 트랜지스터 (Qp1)가 전류를 공급하므로, 데이터 버스라인 (BLn)은 Vdd로 유지된다. 비트라인 (BLn)상의 양의 전원레벨 (Vdd)은 n 채널 강화형 전계효과 트랜지스터 (Qnn1)가 오프 되게 한다.

복수의 차동 증폭기 (2n)의 n 채널 강화형 전계효과 트랜지스터 (Qn2)는 n 채널 강화형 전계효과 트랜지스터 (Qn22)와 균형을 이루며, p 채널 강화형 전계효과 트랜지스터 (Qp22)는 비트라인 (BLnB)을 소정의 레벨 (Vdd-Vthn)까지 충전시킨다. 비트라인 (BLnB)은 Vdd-Vthn보다 낮은 값에서 균형을 이룬다.

데이터 판독이 T5로 진행되면, 선택신호 (Φ1 내지 Φn) 는 GND로 변화되며, n 채널 강화형 전계효과 트랜지스터 (Qn11/Qn12 내지 Qnn1/Qnn2)가 오프된다. p 채널 강화형 전계효과 트랜지스터 (Qp21/Qp22)는 데이터 버스라인 (IOBT/IOBN)을 Vdd로 충전시킨다. 비트라인 (BL1/BL1B)과 비트라인쌍들 (BLn/BLnB)은 초기의 전위차로 회복된다. 따라서, 비트라인쌍들 (BL1/BL1B 내지 BLn/BLnB)의 각각에 작은 전위차가 남게 된다.

데이터 판독이 T6로 진행되면, 구동신호 (ΦWL)는 로우레벨로 변화되며, n 채널 강화형 전계효과 트랜지스터 (1d)가 오프된다. 따라서, 모든 n 채널 강화형 전계효과 트랜지스터 (Qn11/Qn12 내지 Qnn1/Qnn2)가 온 되는 경우에도, 예비충전회로 (5)가 데이터 버스라인 (IOBT/IOBN)을 Vdd로 상승시키고, 차동 증폭기 (2a 내지 2n)가 그 작은 전위차를 증가시키게 된다. 그 결과, 원본 데이터 비트가 메모리 셀 (1a 내지 1n)에 복원되게 된다. 따라서, 입/출력 마스킹 동작이 메모리셀 (1a 내지 1n)내에 저장된 데이터 비트를 파괴시키지 않게 된다.

이상의 설명에서 알 수 있는 바와 같이, 예비충전회로 (5)는 p 채널 강화형 전계효과 트랜지스터 (Qp21/Qp22) 뿐만 아니라, n 채널 강화형 전계효과 트랜지스터 (Qn21/Qn22)를 구비하여, 입/출력 마스킹 동작시에, 데이터 버스라인 (IOBT/IOBN)이 소정의 전위레벨 (Vdd-Vthn)아래의 전위지연을 n 채널 강화형 전계효과 트랜지스터 (Qn21/Qn22)가 방지하게 된다. 이렇게 제한함으로써, 데이터 라인쌍이 비트라인쌍상의 전위차를 반전시킬 수 없도록 하여, 메모리 셀에 저장된 데이터 비트가 파괴되지 않게 된다.

본 발명의 특정한 실시예에 대하여 도시 및 설명되었지만, 당해 기술분야의 전문가들이라면, 본 발명의 정신과 범위를 벗어나지 않는 한도내에서 다양한 변형과 수정이 가해질 수 있다는 것은 명백하다.

n 채널 강화형 전계효과 트랜지스터 (Qn21/Qn22)가 복수의 차동 증폭기 (2n)의 복수의 n 채널 강화형 전계효과 트랜지스터 (Qn2)보다 전류구동능력이 더 우수할 수도 있다.

이상 설명한 바와 같이, 본 발명에 따르면, 블록기입 모드시에 입출력 마스킹 동작시 공통데이터선의 예비충전레벨이 Vdd-Vthn이하로 변동되는 것을 방지할 수 있으며, 이에 따라, 메모리 셀의 데이터가 파괴되지 않으며, 블록기입시에 고신뢰도의 입출력 마스킹동작이 가능하게 된다.

Claims

데이터비트를 저장하는 복수의 메모리 셀 (1a 내지 1n),

상기 복수의 메모리 셀에 선택적으로 접속되며, 상기 복수의 메모리 셀로부터의 데이터 비트를 나타내는 전위차를 전송하는 복수의 비트라인쌍 (B11/BL1B 내지 BLn/BLnB),

제 1 전원전압선 (2b)과 상기 제 1 전원전압선과는 전위레벨이 다른 제 2 전원전압선 (2c) 사이에 접속되며, 상기 복수의 비트라인쌍상의 전위차의 크기를 증가시키기 위하여 활성화되는 복수의 차동 증폭기 (2a 내지 2n),

데이터 라인쌍 (IOBT/IOBN),

상기 복수의 비트라인쌍과 상기 데이터 라인쌍의 사이에 접속되며, 마스킹 동작시에, 상기 복수의 비트라인쌍을 상기 데이터 라인쌍으로 동시에 접속하기 위하여 선택신호 (Φ1 내지 Φn)에 응답하는 실렉터 (13), 및

상기 데이터 라인쌍에 접속되며, 상기 데이터 라인쌍을 충전하는 예비충전회로 (15)를 구비하는 반도체 메모리 장치에 있어서,

상기 예비충전회로는,

제 3 전원전압선 (Vdd)과 상기 데이터 라인쌍의 데이터라인 사이에 접속되며, 상기 데이터 라인을 상기 제 3 전원전압선상의 전원전압으로 충전하기 위한 하나의 도전형 (P)의 제 1 도전채널을 형성할 수 있도록, 예비충전 제어신호 (ΦP)에 응답하는 제 1 충전회로 (Qp21/Qp22), 및

상기 제 3 전원전압선과 상기 데이터 라인 사이에 접속되며, 데이터라인을 제 3 전원전압선의 전위레벨보다 제 2 충전 트랜지스터의 문턱치 (Vthn)만큼 더 낮은 소정의 레벨 (Vdd-Vthn)로 충전시키기 위한 반대 도전형 (N)인 제 2 도전채널을 형성할 수 있도록, 상기 예비충전 제어신호의 상보신호 (ΦPB)에 응답하는 제 2 충전 트랜지스터 (Qn21/Qn22)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 있어서,

상기 충전 트랜지스터 (Qn21/Qn22) 각각은, 상기 마스킹 동작시에 상기 데이터 라인이 상기 소정레벨로 선택적으로 감퇴되도록 하기 위하여, 전류구동능력에 있어서, 상기 각각의 제 1 충전 트랜지스터 (Qp21/Qp22)보다 더 큰 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 복수의 차동 증폭기 (2a 내지 2n)는 상기 복수의 비트라인쌍의 제 1 비트라인 (B11 내지 BLn)에 각각 접속된 제 1 방전 트랜지스터 (Qn1) 및 상기 복수의 비트라인쌍의 제 2 비트라인 (BL1B 내지 BLnB)에 각각 접속된 제 2 방전 트랜지스터 (Qn2)를 가지며, 상기 제 2 충전 트랜지스터 각각은 접속된 제 1 비트라인 또는 접속된 제 2 비트라인으로부터 선택된 전류를 동시에 방전하는, 상기 제 1 방전 트랜지스터들 중에서 선택된 어느 하나, 또는 상기 제 1 방전 트랜지스터들 중에서 선택된 어느 하나보다 전류구동능력에 있어서, 더 커거나 동일한 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 1 충전 트랜지스터 (Qp21/Qp22)는 p 채널 강화형 전계효과 트랜지스터이며, 상기 제 2 충전 트랜지스터 (Qn21/Qn22)는 n 채널 강화형 전계효과 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 복수의 메모리 셀 각각은 스위칭 트랜지스터 (1d)와 저장 캐패시터 (1c)의 직렬결합으로 구현되는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 복수의 비트라인쌍과 상기 데이터 라인쌍 사이에 접속되며, 표준 판독동작시에 상기 복수의 비트라인쌍을 상기 데이터 라인쌍에 선택적으로 접속하기 위하여, 선택신호 (Φ1 내지 Φn)에 응답하는 실렉터 (13)를 더 구비하고,

상기 선택신호는, 상기 실렉터가 상기 마스킹 동작시에 상기 복수의 비트라인쌍을 상기 데이터 라인쌍에 동시에 접속하도록 하는 것을 특징으로 하는 반도체 메모리 장치.