JP4768221B2 - メモリ装置 - Google Patents
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Description
ゲート制御により入力されるデータを第1のバッファにバッファリングするためのデータ取り込みゲートと、
ゲート制御により前記第1のバッファのデータを入力して第2のバッファにバッファリングするためのデータ転送ゲートと、
ゲート制御により前記第2のバッファのデータをデータバスに出力するためのデータライトゲートと、
前記データバス上のデータをライトして記憶するためのメモリセルと、
データマスク信号によりマスクされると前記データバスを前記メモリセルに接続せず、データマスク信号によりマスク解除されると前記データバスを前記メモリセルに接続するためのセレクタと、
ライトイネーブル信号及びデータマスク信号に応じて、現サイクルで前記データ取り込みゲートを制御して前記第1のバッファにデータを入力し、次サイクルで前記データ転送ゲートを制御して前記第1のバッファのデータを前記第2のバッファに入力し前記データライトゲートを制御して前記第2のバッファのデータを前記データバスに出力する制御回路とを有し、
前記制御回路は、前記ライトイネーブル信号が活性化してから前記データマスク信号が変化するまでの間の時間に応じて、そのサイクルにおいて、前記データ取り込みゲートの制御により前記第1のバッファにデータを入力せず、かつ前記データ転送ゲートの制御により前記第2のバッファにデータを入力するメモリ装置。
(付記2)
前記制御回路は、前記サイクルにおいて、前記データ取り込みゲートの制御により前記第1のバッファにデータを入力せず、かつ前記データ転送ゲートの制御により前記第2のバッファにデータを入力し、かつ前記データライトゲートの制御により前記第2のバッファのデータを前記データバスに出力する付記1記載のメモリ装置。
(付記3)
前記制御回路は、前記サイクルにおいて、前記データ取り込みゲートの制御により前記第1のバッファにデータを入力せず、かつ前記データ転送ゲートの制御により前記第2のバッファにデータを入力し、かつ前記データライトゲートの制御により前記第2のバッファのデータを前記データバスに出力しない付記1記載のメモリ装置。
(付記4)
前記制御回路が、前記サイクルにおいて、前記データ取り込みゲートの制御により前記第1のバッファにデータを入力せず、かつ前記データ転送ゲートの制御により前記第2のバッファにデータを入力する時、前記セレクタは、その次のサイクルにおいて、前記データバスを前記メモリセルに接続しない付記1記載のメモリ装置。
(付記5)
前記制御回路は、前記データライトゲートの制御により前記第2のバッファのデータを前記データバスに出力するときは、常に、そのサイクル内でかつ前記データライトゲートの制御の前に、前記データ転送ゲートの制御により前記第2のバッファにデータを入力する付記1記載のメモリ装置。
(付記6)
前記制御回路は、前記ライトイネーブル信号が活性化してから前記データマスク信号が変化するまでの間の時間に応じて、そのサイクルにおいて、前記データ転送ゲートの制御により前記第2のバッファにデータを入力し、かつ前記データライトゲートの制御により前記データバスにデータを出力しない付記5記載のメモリ装置。
(付記7)
前記ライトイネーブル信号及び前記データマスク信号に応じた第1の信号を生成し、その第1の信号が非活性化から活性化に変化する変化点を第1の遅延時間遅延させた信号を第1の遅延信号として出力するための第1のディレイ回路と、
前記第1の信号が非活性化から活性化に変化する変化点を前記第1の遅延時間よりも長い第2の遅延時間遅延させた信号を第2の遅延信号として出力するための第2のディレイ回路とを有し、
前記制御回路は、前記第1の遅延信号が非活性化から活性化へ変化する変化点において前記データ転送ゲートをパルス制御して前記第2のバッファにデータを入力し、前記第2の遅延信号が活性化から非活性化へ変化する変化点において前記データ取り込みゲートをパルス制御して前記第1のバッファにデータを入力する付記1記載のメモリ装置。
(付記8)
前記第1のディレイ回路は、前記ライトイネーブル信号が活性化しておりかつ前記データマスク信号がマスク解除である期間を活性化させる第1の信号を生成し、その第1の信号が非活性化から活性化に変化する変化点を第1の遅延時間遅延させた信号を第1の遅延信号として出力し、
前記第2のディレイ回路は、前記第1の信号が非活性化から活性化に変化する変化点を前記第1の遅延時間よりも長い第2の遅延時間遅延させた信号を第2の遅延信号として出力し、
前記制御回路は、前記第1の遅延信号が非活性化から活性化へ変化する変化点において前記データ転送ゲートをパルス制御して前記第2のバッファにデータを入力し、前記第2の遅延信号が活性化から非活性化へ変化する変化点において前記データ取り込みゲートをパルス制御して前記第1のバッファにデータを入力する付記7記載のメモリ装置。
(付記9)
前記制御回路は、前記ライトイネーブル信号の活性化期間が短いときには、そのサイクルにおいて、前記データ転送ゲートの制御により前記第2のバッファにデータを入力し、かつ前記データ取り込みゲートの制御により前記第1のバッファにデータを入力しない付記1記載のメモリ装置。
(付記10)
さらに、ゲート制御により入力されるデータマスク信号を第1のマスクバッファにバッファリングするためのマスク取り込みゲートと、
ゲート制御により前記第1のマスクバッファのデータマスク信号を入力して第2のマスクバッファにバッファリングするためのマスク転送ゲートと、
ゲート制御により前記第2のマスクバッファのデータマスク信号を前記セレクタに出力するためのマスクライトゲートとを有する付記1記載のメモリ装置。
(付記11)
前記データマスク信号は、上位バイトマスク信号及び下位バイトマスク信号を含む付記1記載のメモリ装置。
(付記12)
前記制御回路は、前記サイクルにおいて、前記データ取り込みゲートの制御により前記第1のバッファにデータを入力せず、かつ前記データ転送ゲートの制御により前記第2のバッファにデータを入力し、かつ前記データライトゲートの制御により前記第2のバッファのデータを前記データバスに出力する付記4記載のメモリ装置。
(付記13)
前記制御回路は、前記サイクルにおいて、前記データ取り込みゲートの制御により前記第1のバッファにデータを入力せず、かつ前記データ転送ゲートの制御により前記第2のバッファにデータを入力し、かつ前記データライトゲートの制御により前記第2のバッファのデータを前記データバスに出力しない付記12記載のメモリ装置。
(付記14)
前記制御回路は、前記データライトゲートの制御により前記第2のバッファのデータを前記データバスに出力するときは、常に、そのサイクル内でかつ前記データライトゲートの制御の前に、前記データ転送ゲートの制御により前記第2のバッファにデータを入力する付記13記載のメモリ装置。
(付記15)
前記制御回路は、前記ライトイネーブル信号が活性化してから前記データマスク信号が変化するまでの間の時間に応じて、そのサイクルにおいて、前記データ転送ゲートの制御により前記第2のバッファにデータを入力し、かつ前記データライトゲートの制御により前記データバスにデータを出力しない付記14記載のメモリ装置。
(付記16)
前記ライトイネーブル信号及び前記データマスク信号に応じた第1の信号を生成し、その第1の信号が非活性化から活性化に変化する変化点を第1の遅延時間遅延させた信号を第1の遅延信号として出力するための第1のディレイ回路と、
前記第1の信号が非活性化から活性化に変化する変化点を前記第1の遅延時間よりも長い第2の遅延時間遅延させた信号を第2の遅延信号として出力するための第2のディレイ回路とを有し、
前記制御回路は、前記第1の遅延信号が非活性化から活性化へ変化する変化点において前記データ転送ゲートをパルス制御して前記第2のバッファにデータを入力し、前記第2の遅延信号が活性化から非活性化への変化点において前記データ取り込みゲートをパルス制御して前記第1のバッファにデータを入力する付記15記載のメモリ装置。
(付記17)
前記第1のディレイ回路は、前記ライトイネーブル信号が活性化しておりかつ前記データマスク信号がマスク解除である期間を活性化させる第1の信号を生成し、その第1の信号が非活性化から活性化に変化する変化点を第1の遅延時間遅延させた信号を第1の遅延信号として出力し、
前記第2のディレイ回路は、前記第1の信号が非活性化から活性化に変化する変化点を前記第1の遅延時間よりも長い第2の遅延時間遅延させた信号を第2の遅延信号として出力し、
前記制御回路は、前記第1の遅延信号が非活性化から活性化へ変化する変化点において前記データ転送ゲートをパルス制御して前記第2のバッファにデータを入力し、前記第2の遅延信号が活性化から非活性化へ変化する変化点において前記データ取り込みゲートをパルス制御して前記第1のバッファにデータを入力する付記16記載のメモリ装置。
(付記18)
前記制御回路は、前記ライトイネーブル信号の活性化期間が短いときには、そのサイクルにおいて、前記データ転送ゲートの制御により前記第2のバッファにデータを入力し、かつ前記データ取り込みゲートの制御により前記第1のバッファにデータを入力しない付記17記載のメモリ装置。
(付記19)
さらに、ゲート制御により入力されるデータマスク信号を第1のマスクバッファにバッファリングするためのマスク取り込みゲートと、
ゲート制御により前記第1のマスクバッファのデータマスク信号を入力して第2のマスクバッファにバッファリングするためのマスク転送ゲートと、
ゲート制御により前記第2のマスクバッファのデータマスク信号を前記セレクタに出力するためのマスクライトゲートとを有する付記18載のメモリ装置。
(付記20)
前記データマスク信号は、上位バイトマスク信号及び下位バイトマスク信号を含む付記19記載のメモリ装置。
102 アドレスデコーダ
103 セルフリフレッシュタイマ
104 アービタ
105 コマンド入力回路
106 コマンドコントローラ
107 タイミングコントローラ
108 バイトマスク入力回路
109 バイトマスクコントローラ
110 データI/O回路
111 ライトデータコントローラ
112 リードデータコントローラ
120 メモリコア
121 ワードラインセレクタ
122 センスアンプセレクタ
123 メモリセル
124 センスアンプ
125 カラムラインセレクタ
201 コマンドジェネレータ
202 マスク入力制御回路
203 データ入力制御回路
204 タイミングジェネレータ
205 マスク入力回路
206 カラムライン制御回路
207U 上位バイトデータ入力回路
207L 下位バイトデータ入力回路
208U 上位バイトカラムライン選択回路
208L 下位バイトカラムライン選択回路
301U,301L,GD1 データ取り込みゲート
302U,302L バッファ
303U,303L,GD2 データ転送ゲート
304U,304L バッファ
305U,305L,GD3 データライトゲート
311U,311L,GM1 マスク取り込みゲート
312U,312L バッファ
313U,313L,GM2 マスク転送ゲート
314U,314L バッファ
315U,315L,GM3 マスクライトゲート
Claims (4)
- ゲート制御により入力されるデータを第1のバッファにバッファリングするためのデータ取り込みゲートと、
ゲート制御により前記第1のバッファのデータを入力して第2のバッファにバッファリングするためのデータ転送ゲートと、
ゲート制御により前記第2のバッファのデータをデータバスに出力するためのデータライトゲートと、
前記データバス上のデータをライトして記憶するためのメモリセルと、
データマスク信号によりマスクされると前記データバスを前記メモリセルに接続せず、データマスク信号によりマスク解除されると前記データバスを前記メモリセルに接続するためのセレクタと、
ライトイネーブル信号及びデータマスク信号に応じて、第1のサイクルで前記データ取り込みゲートを制御して前記第1のバッファにデータを入力し、前記第1のサイクルの次サイクルで前記データ転送ゲートを制御して前記第1のバッファのデータを前記第2のバッファに入力し前記データライトゲートを制御して前記第2のバッファのデータを前記データバスに出力する制御回路とを有し、
前記制御回路は、
前記ライトイネーブル信号が活性化してから前記データマスク信号がマスクを指定する状態に変化するまでの間の時間が第1の時間である第1動作モードの場合には、第1のサイクルにおいて、前記データ取り込みゲートの制御により前記第1のバッファにデータを入力せず、かつ前記データ転送ゲートの制御により前記第2のバッファにデータを入力し、かつ前記データライトゲートの制御により前記第2のバッファのデータを前記データバスに出力せず、前記第1のサイクルの次のサイクルにおいて、前記データライトゲートの制御により前記第2のバッファのデータを前記データバスに出力し、
前記ライトイネーブル信号が活性化してから前記データマスク信号がマスクを指定する状態に変化するまでの間の時間が前記第1の時間よりも長い第2動作モードの場合には、第1のサイクルにおいて、前記データ取り込みゲートの制御により前記第1のバッファにデータを入力せず、かつ前記データ転送ゲートの制御により前記第2のバッファにデータを入力し、かつ前記データライトゲートの制御により前記第2のバッファのデータを前記データバスに出力し、前記第1のサイクルの次のサイクルにおいて、前記セレクタが前記データバスを前記メモリセルに接続しないようにするメモリ装置。 - 前記ライトイネーブル信号及び前記データマスク信号に応じた第1の信号を生成し、その第1の信号が非活性化から活性化に変化する変化点を第1の遅延時間遅延させた信号を第1の遅延信号として出力するための第1のディレイ回路と、
前記第1の信号が非活性化から活性化に変化する変化点を前記第1の遅延時間よりも長い第2の遅延時間遅延させた信号を第2の遅延信号として出力するための第2のディレイ回路とを有し、
前記制御回路は、前記第1の遅延信号が非活性化から活性化へ変化する変化点において前記データ転送ゲートをパルス制御して前記第2のバッファにデータを入力し、前記第2の遅延信号が活性化から非活性化へ変化する変化点において前記データ取り込みゲートをパルス制御して前記第1のバッファにデータを入力する請求項1記載のメモリ装置。 - 前記第1のディレイ回路は、前記ライトイネーブル信号が活性化しておりかつ前記データマスク信号がマスク解除である期間を規定する第1の信号を生成し、その第1の信号が非活性化から活性化に変化する変化点を第1の遅延時間遅延させた信号を第1の遅延信号として出力し、
前記第2のディレイ回路は、前記第1の信号が非活性化から活性化に変化する変化点を前記第1の遅延時間よりも長い第2の遅延時間遅延させた信号を第2の遅延信号として出力し、
前記制御回路は、前記第1の遅延信号が非活性化から活性化へ変化する変化点において前記データ転送ゲートをパルス制御して前記第2のバッファにデータを入力し、前記第2の遅延信号が活性化から非活性化へ変化する変化点において前記データ取り込みゲートをパルス制御して前記第1のバッファにデータを入力する請求項2記載のメモリ装置。 - さらに、ゲート制御により入力されるデータマスク信号を第1のマスクバッファにバッファリングするためのマスク取り込みゲートと、
ゲート制御により前記第1のマスクバッファのデータマスク信号を入力して第2のマスクバッファにバッファリングするためのマスク転送ゲートと、
ゲート制御により前記第2のマスクバッファのデータマスク信号を前記セレクタに出力するためのマスクライトゲートとを有する請求項1記載のメモリ装置。
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