JP4515566B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルを備えた半導体集積回路およびその制御方法に関し、特に、データのマスク機能を有する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路は、半導体製造技術の発達により高速化の一途をたどっている。特に、マイクロコンピュータ等の動作周波数は、年々向上しており、DRAM等の半導体メモリの動作周波数との格差はますます大きくなっている。
この格差を縮小するために、SDRAM（Synchronous DRAM）、DDR SDRAM（Double Data Rate Synchronous DRAM）、FCRAM（Fast Cycle RAM）等の高速メモリが開発されている。
【０００３】
図２３は、クロック信号の立ち上がりエッジおよび立ち下がりエッジに同期してデータを入出力するDDR SDRAM（以下、単にSDRAMとも称する）の一例を示している。なお、各図面において太線で示した信号線は、複数本で構成されていることを示している。また、太線が接続された回路の一部は、複数の要素で構成されている。
【０００４】
SDRAMは、入出力制御部１、チップ制御部２、および複数のメモリコア部３を備えている。ここで、SDRAMが複数のバンクにより構成される場合、チップ制御部２およびメモリコア部３は、それぞれのバンクに対応して複数組形成される。
入出力制御部１は、クロックバッファ４、コマンドデコーダ５、アドレスバッファ６、DQSバッファ７、マスクバッファ/ラッチ８、入出力バッファ/レジスタ９、直列並列変換器１０、１１、および並列直列変換器１２を備えている。
【０００５】
クロックバッファ４は、外部からクロック信号CLKを受け、受けた信号を内部クロック信号ICLKとして所定の回路に出力している。コマンドデコーダ５は、コマンド信号CMDを受け、受けたコマンドを解読し、内部コマンド信号ICMDとして出力している。アドレスバッファ６は、アドレス信号ADを受け、受けた信号を内部アドレス信号IADとして出力している。なお、このSDRAMは、アドレスマルチプレクス方式を採用していないため、アドレス信号ADは、読み出し動作毎および書き込み動作毎に一度に供給される。
【０００６】
DQSバッファ７は、データストローブ信号DQSを受け、受けた信号を内部データストローブ信号IDQSとして出力している。マスクバッファ/ラッチ８は、イネーブル信号ENAの活性化時に、内部データストローブ信号IDQSに同期してデータマスク信号DMを取り込み、取り込んだ信号を直列並列変換器１０に出力している。入出力データバッファ/レジスタ９は、読み出し動作において、出力データ信号DOUTを受け、イネーブル信号ENAの活性化時に、受けた信号を内部データストローブ信号IDQSに同期してデータ信号DQとして出力している（読み出し動作時）。また、入出力データバッファ/レジスタ９は、書き込み動作において、イネーブル信号ENAの活性化時に内部データストローブ信号IDQSに同期してデータ信号DQを取り込み、取り込んだ信号を入力データ信号DINとして出力している（書き込み動作時）。
【０００７】
直列並列変換器１０は、マスクバッファ/ラッチ８から連続して供給されるマスク信号を並列に変換し、内部マスク信号IDMとして出力している。直列並列変換器１１は、入出力バッファ/レジスタ９から供給される直列の入力データ信号DINを順次に受け、受けた信号を並列に変換し書き込みデータ信号WDBとして出力している。並列直列変換器１２は、センスバッファ１６から供給される並列の読み出しデータ信号RDBを直列に変換し、出力データ信号DOUTとして順次に出力している。
【０００８】
チップ制御部２は、コマンドラッチ１３、制御回路１４、データマスク回路１５、センスバッファ１６、およびライトアンプ１７を備えている。
コマンドラッチ１３は、内部コマンド信号ICMDを受け、受けた信号に応じて読み出し制御信号RD、書き込み制御信号WR等を出力している。制御回路１４は、読み出し制御信号RDおよび書き込み制御信号WRを受け、イネーブル信号ENAおよび複数のタイミング信号を出力している。タイミング信号は、センスバッファ１６、ライトアンプ１７、およびメモリコア部３のロウデコーダ１９、センスアンプ２０、コラムデコーダ２１に供給されている。
【０００９】
データマスク回路１５は、書き込みデータ信号WDBのうち、内部マスク信号IDMに応じた所定のビットをマスクし、マスクした信号を書き込みデータ信号WDBMとして出力している。
センスバッファ１６は、メモリコア部３からのデータ信号DBを受け、受けた信号をタイミング信号に同期して読み出しデータ信号RDBとして出力している。ライトアンプ１７は、書き込みデータ信号WDBMを受け、受けた信号をタイミング信号に同期してデータ信号DBとして出力している。
【００１０】
メモリコア部３は、複数のメモリセルMCを有するメモリセル部１８、ロウデコーダ１９、センスアンプ２０、およびコラムデコーダ２１を備えている。
ロウデコーダ１９は、タイミング信号および内部アドレス信号IADから生成されるプリデコード信号を受け、メモリセルMCに接続されたワード線WLを活性化する機能を有している。コラムデコーダ２１は、タイミング信号および内部アドレス信号IADから生成されるプリデコード信号を受け、ビット線BLに接続されたコラムスイッチ（図示せず）を制御する機能を有している。センスアンプ２０は、読み出し動作時にメモリセルMCからビット線BLを介して伝達されるデータを増幅し、書き込み動作時に書き込み動作時に供給されるデータ信号DBを増幅する機能を有している。
【００１１】
図２４は、上述したSDRAMにおいて、読み出し動作の間に書き込み動作を実行する例を示している。この例では、読み出しコマンドの受け付けから読み出しデータが出力されるまでのクロック数である読み出しレイテンシは、“２”にされている。また、書き込みコマンドの受け付けから書き込みデータを受け付けまでのクロック数である書き込みレイテンシは、“０”にされている。
【００１２】
なお、以降の説明では、クロック信号CLKをCLK信号のように略して称する場合がある。
まず、読み出しコマンドRD0、RD1が、CLK信号に同期して順次に供給され、メモリコア部３が動作する（図２４(a)）。なお、特に図示していないが、読み出しコマンドとともに、読み出しアドレスが供給される。メモリコア部３は、読み出しコマンドの受け付けから約１クロック遅れて読み出しデータを出力する。この後、入出力回路が動作する（図２４(b)）。ここで、入出力回路は、図２３に示したセンスバッファ１６、並列直列変換器１２、および入出力バッファ/レジスタ９に対応している。
【００１３】
そして、読み出しデータQ00、Q01、Q10、Q11が、各読み出しコマンドRD0、RD1の受け付けから２クロック後に順次にデータ信号DQとして出力される。読み出しデータQ00、Q01およびQ10、Q11は、並列の読み出しデータRDBを並列直列変換器１２により変換することで生成される。
この後、書き込みコマンドが供給される。DQ信号を伝達する端子は、入出力端子であるため、書き込みデータDA0、DA1は、信号の衝突を避けるため読み出しデータQ11の出力後でなければ供給できない。また、書き込みレイテンシは“０”であるため、書き込みコマンドWRAは、書き込みデータDA0と同じCLK信号に同期して供給される（図２４(c)）。特に図示していないが、書き込みデータとともに書き込みアドレスが供給される。
【００１４】
書き込みコマンドWRAを受けた後、入出力回路が動作し、書き込みデータDA0、DA1を並列に変換する。変換された書き込みデータWDBの所定のビットは、データマスク回路１５によりマスクされ、書き込みデータWDBMとしてメモリコア部３に伝達される（図２４(d)）。このときの入出力回路は、図２３に示した入出力バッファ/レジスタ９、直列並列変換器１１、データマスク回路１５、およびライトアンプ１７に対応している。メモリコア部３は、書き込みコマンドWRAの受け付けから約１クロック遅れて動作し、メモリセルMCにデータを書き込む（図２４(e)）。
【００１５】
次に、読み出しコマンドが供給される。この際、メモリコア部３の動作が重複しないために、読み出しコマンドRD2は、書き込みコマンドWRAの受け付けから２クロック後のCLK信号に同期して供給する必要がある。この後、上述した読み出し動作と同様に、メモリコア部３および入出力回路が動作する（図２４(f)）。そして、読み出しレイテンシに対応する２クロック後に最初の読み出しデータQ20が出力される。
【００１６】
このように、図２３に示したSDRAMでは、書き込み動作後に読み出し動作を実行する場合、データ信号DQは、３クロック以上の期間にわたり伝達されない。この結果、データ信号DQを伝達するデータバスの使用効率が低下する。
図２５は、DDR SDRAMの別の例を示している。
このSDRAMは、チップ制御部２の回路構成が図２３と相違している。すなわち、このSDRAMは、コマンドラッチ１３と制御回路１４との間にシフトレジスタ２２を有している。シフトレジスタ２２は、コマンドラッチ１３から出力されるWR信号を取り込み、取り込んだ信号を所定のクロック数分遅らせて遅延書き込み制御信号WRDとして制御回路１４に出力している。このため、制御回路１４の動作は、書き込みコマンドの供給から所定のクロック数後に開始される。その他の回路構成は、図２３と同一である。
【００１７】
図２６は、上述したSDRAMにおいて、読み出し動作の間に書き込み動作を実行する例を示している。この例では、読み出しレイテンシおよび書き込みレイテンシは、ともに“２”にされている。
最初に供給される読み出しコマンドRD0、RD1に対応する動作は、図２４と同一であるため説明を省略する。
【００１８】
このSDRAMでは、読み出しコマンドRD1の受け付けから２クロック後に書き込みコマンドWRAが供給される。この例では、書き込みレイテンシは“２”であるため、書き込みデータDA0、DA1は、書き込みコマンドWRAから２クロック遅れて供給される。すなわち、書き込みデータDA0、DA1は、読み出しデータQ11の出力後のCLK信号に同期して供給される（図２６(a)）。
【００１９】
この後、図２４と同じタイミングで書き込み動作および読み出し動作が実行される。
図２５に示したSDRAMでは、書き込みコマンドの供給タイミングを早くできるが、内部の動作は図２４と同一になる。このため、図２５に示したタイミングと同様に、書き込み動作後に読み出し動作を実行する場合、データ信号DQは、３クロック以上の期間にわたり伝達されず、データバスの使用効率が低下する。
【００２０】
このように、従来のSDRAMは、読み出し動作と書き込み動作が混在するランダムアクセス時にデータバスの使用効率が低下する問題があった。データバスの使用効率が低下すると、単位時間あたりのデータ転送量が低減する。このため、例えば、画像処理のようにランダムアクセスを頻繁に行うグラフィックメモリにSDRAM等の高速メモリを採用することは困難であった。
【００２１】
一方、近時、データバス使用効率を向上するために、書き込みコマンドに対応して供給される書き込みデータを次の書き込みコマンドの供給時にメモリセルに書き込む“ディレイドライト”と称する機能を有するSDRAMが提案されている。
【００２２】
図２７は、この種のディレイドライト機能を有するSDRAMにおいて、読み出し動作の間に書き込み動作を実行する例を示している。この例では、読み出しレイテンシおよび書き込みレイテンシは、ともに“２”にされている。
最初に供給される読み出しコマンドRD0、RD1に対応する動作は、図２４と同一であるため説明を省略する。
【００２３】
このSDRAMでは、読み出しコマンドRD1の受け付けから２クロック後に書き込みコマンドWRAが供給される。この例では、書き込みレイテンシは“２”のため、書き込みデータDA0、DA1は、書き込みコマンドWR0から２クロック遅れて供給される。すなわち、書き込みデータDA0、DA1は、読み出しデータQ11の出力後のCLK信号に同期して供給される（図２７(a)）。
【００２４】
このとき、書き込みデータDA0、DA1は、メモリセルに書き込まれず、レジスタに保持される（図２７(b)）。
この後、書き込みコマンドWRAの次のCLK信号に同期して、読み出しコマンドRD2、RD3、RD4が順次に供給され、図２４と同じタイミングで読み出し動作が実行される（図２７(c)）。メモリコア部は、書き込み動作を実行していないため、読み出し動作をすぐに実行することができる。この結果、ディレイドライト機能を有するSDRAMでは、データ信号DQが伝達されない期間が最小限になり、データバスの使用効率が向上する。
【００２５】
さらに、読み出しコマンドRD4の受け付けから２クロック後に、次の書き込みコマンドWR1が供給される（図２７(d)）。この書き込みコマンドWR1の受け付けに同期して入出力回路およびメモリコア部が動作し、レジスタに保持されている前回の書き込みデータDA0、DA1がメモリセルに書き込まれる（図２７(e)）。
次に、書き込みデータDA2、DA3が、書き込みコマンドWR1から２クロック遅れて供給される。レジスタの内容は、書き込みデータDA2、DA3に書き換えられる（図２７(f)）。
【００２６】
このように、ディレイドライト機能を有するSDRAMでは、メモリセルへの書き込み動作を、書き込みデータの取り込みタイミングとは別に実行することができる。このため、書き込みコマンドに対応するメモリコア部の動作と、この書き込みコマンド直後に供給された読み出しコマンドに対応するメモリコア部の動作とが重なることが回避される。この結果、図２３、図２４に示したSDRAMに比べ、データバスの使用効率が向上し、データの転送量が増大する。
【００２７】
【発明が解決しようとする課題】
ところで、ディレイドライト機能を有するSDRAMは、最近提案された技術であり、その製品化には検討すべき事項がある。
例えば、グラフィックメモリでは、書き込みデータの所定ビットをマスクするデータマスク機能が必須であるが、ディレイドライト機能を有するSDRAMでは、データマスク機能の具体的な検討がなされていない。このため、従来のディレイドライト機能を有するSDRAMは、データマスク機能が必要なグラフィックメモリ等には適用できなかった。
【００２８】
本発明の目的は、ディレイドライト機能を有する半導体メモリにデータのマスク機能を持たせることにある。
【００２９】
【課題を解決するための手段】
図１は、本発明に関連する回路の基本原理を示すブロック図である。
【００３０】
半導体集積回路は、メモリセルMCと、保持部２２とを備えている。
保持部２２は、書き込みコマンドに対応して供給されるメモリセルMCへの書き込みデータおよび書き込みデータの所定のビットをマスクするマスク情報を、書き込み保持データおよびマスク保持情報として保持する。半導体集積回路は、次の書き込みコマンドを受けたときに、書き込み保持データをマスク保持情報に応じてマスクしてメモリセルMCに書き込む。保持部２２は、この書き込みコマンドに対応して供給される次の書き込みデータおよび次のマスク情報を書き込み保持データおよびマスク保持情報として保持する。すなわち、書き込み保持データおよびマスク保持情報が書き換えられる。
【００３１】
このため、次の書き込みコマンドを受けたときに前回取り込んだ書き込みデータを書き込む半導体集積回路において、この書き込みデータをマスクできる。
また、半導体集積回路は、データマスク回路２３を備えている。データマスク回路２３は、保持部２２から出力される書き込み保持データおよびマスク保持情報を受け、このマスク保持情報に応じて書き込み保持データをマスクする。
【００３２】
このように、データマスク回路２３は、書き込み保持データそのものをマスクするため、マスク機能を搭載する場合に、書き込み回路等の変更は最小限で済む。
図２は、本発明に関連する回路の基本原理を示すブロック図である。
半導体集積回路は、メモリセルMCに接続されるビット線BLと、スイッチ回路２４と、書き込み回路２５と、データマスク回路２３とを備えている。
【００３３】
スイッチ回路２４は、ビット線BLに接続されており、書き込み保持データをビット線BLに伝達する。書き込み回路２５は、書き込み保持データをスイッチ回路２４に供給する。データマスク回路２３は、マスク保持情報に応じて書き込み回路２５を制御し、書き込み保持データのうち所定のビットの書き込みをマスクする。
【００３４】
このように、データマスク回路２３は、書き込み保持データでなく書き込み回路２５を制御してデータをマスクする。
また、半導体集積回路は、書き込み保持データを書き込むメモリセルを選択するデコーダ２６と、データマスク回路２３とを備えている。
データマスク回路２３は、マスク保持情報に応じてデコーダ２６を制御し、書き込み保持データのうち所定のビットの書き込みをマスクする。
【００３５】
また、半導体集積回路は、メモリセルMCに接続されるビット線BLと、スイッチ回路２４と、データマスク回路２３とを備えている。
スイッチ回路２４は、ビット線BLに接続されおり、書き込み保持データをビット線BLに伝達する。データマスク回路２３は、マスク保持情報に応じてスイッチ回路２４を制御し、書き込み保持データのうち所定のビットの書き込みをマスクする。
【００３６】
このように、データマスク回路２３は、書き込み保持データでなくスイッチ回路２４を制御してデータをマスクする。
また、半導体集積回路は、アドレス保持部２７と、アドレス比較部２８と、データ選択部２９とを備えている。
アドレス保持部２７は、書き込みコマンドに対応して供給される書き込みアドレスを書き込み保持アドレスとして保持する。アドレス比較部２８は、書き込み保持アドレスと読み出しコマンドに対応して供給される読み出しアドレスとを比較する。データ選択部２９は、アドレス比較部２８の比較により両アドレスが一致したときに、マスク保持情報に応じて、メモリセルMCからの読み出しデータおよび書き込み保持データの所定のビットをそれぞれ選択する。
【００３７】
本半導体集積回路では、書き込みデータは、書き込み動作の直後にメモリセルMCに書き込まれておらず、保持部２２に保持されている。このため、書き込み動作の直後に、同じアドレスの読み出し動作が実行される場合、その読み出し動作では、保持部２２に保持されているデータを読み出しデータにする必要がある。ところが、書き込みデータの一部がマスクされる場合、マスクされたデータは、メモリセルMCに書き込まれることはない。このため、マスクされたビットについては、保持部２２に保持されているデータではなく、メモリセルMCに保持されているデータを読み出す必要がある。
【００３８】
本半導体集積回路では、書き込み動作の直後に、同じアドレスの読み出し動作が実行される場合にも、正しいデータを読み出すことができる。
図３は、本発明の基本原理を示すブロック図である。
半導体集積回路は、メモリセルMCと、データマスク回路３０と、保持部２２とを備えている。
【００３９】
データマスク回路３０は、書き込みコマンドに対応して供給される書き込みデータおよびマスク情報を受け、この書き込みデータの所定のビットをマスク情報に応じてマスクする。保持部２２は、データマスク回路３０によりマスクされたマスクデータをマスク保持データとして保持する。半導体集積回路は、次の書き込みコマンドを受けたときに、マスク保持データをメモリセルMCに書き込む。保持部２２は、この書き込みコマンドに対応して供給される次の書き込みデータから生成されるマスクデータをマスク保持データとして保持する。すなわち、マスク保持データが書き換えられる。
【００４０】
このため、次の書き込みコマンドを受けたときに前回取り込んだ書き込みデータを書き込む半導体集積回路において、書き込みデータをマスクできる。
また、マスクデータは、保持部２２より前で生成される。すなわち、マスク制御を入力回路側で行うことが可能になる。この結果、内部回路の動作が最小限になり、消費電力を低減できる。
【００４１】
また、半導体集積回路は、アドレス保持部２７と、アドレス比較部２８と、データ選択部２９とを備えている。
この半導体集積回路では、図２に示した半導体集積回路と同様に、データ選択部２９により、書き込み動作の直後に、同じアドレスの読み出し動作が実行される場合にも、正しいデータを読み出すことができる。
【００４２】
本発明に関連する半導体集積回路の制御方法では、書き込みコマンドに対応して供給されるメモリセルへの書き込みデータおよび書き込みデータの所定のビットをマスクするマスク情報が、書き込み保持データおよびマスク保持情報として保持される。次の書き込みコマンドを受けたときに、書き込み保持データは、マスク保持情報に応じてマスクしてメモリセルに書き込まれる。また、書き込みコマンドに対応して供給される次の書き込みデータおよび次のマスク情報が、書き込み保持データおよびマスク保持情報として保持される。すなわち、書き込み保持データおよびマスク保持情報が書き換えられる。
【００４３】
したがって、次の書き込みコマンドを受けたときに前回取り込んだ書き込みデータを書き込む半導体集積回路において、書き込みデータをマスクできる。
【００４４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。なお、各図面において太線で示した信号線は、複数本で構成されていることを示している。また、太線が接続された回路の一部は、複数の要素で構成されている。
【００４５】
図４は、本発明の半導体集積回路およびその制御方法の第１の実施形態を示している。なお、従来技術で説明した回路と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、SDRAM（以下、単にSDRAMとも称する）として形成されている。半導体集積回路は、入出力制御部１、チップ制御部２ａ、およびメモリコア部３を備えている。ここで、SDRAMが複数のバンクにより構成される場合、チップ制御部２ａおよびメモリコア部３は、それぞれのバンクに対応して複数組形成される。
【００４６】
入出力制御部１およびメモリコア部３は、図２１と同一の構成である。なお、この実施形態のSDRAMは、アドレスマルチプレクス方式を採用していないため、アドレス信号ADは、読み出し動作毎および書き込み動作毎に一度に供給される。
【００４７】
チップ制御部２ａは、読み出しラッチ３２、書き込みラッチ３４、制御回路３６、シフトレジスタ３８、スイッチ回路４０、制御レジスタ４２、アドレス比較器４４、データマスク回路４６、ライトアンプ１７、センスバッファ１６、およびデータセレクタ４８を備えている。ここで、制御レジスタ４２は、図１に示した保持部２２に対応し、アドレス比較器４４およびデータセレクタ４８は、図２に示したアドレス比較部２７およびデータ選択部２９に対応している。
【００４８】
読み出しラッチ３２および書き込みラッチ３４は、所定の内部コマンド信号ICMDをそれぞれラッチし、ラッチした信号をラッチ読み出し信号LRD、ラッチ書き込み信号LWRとして出力している。
制御回路３６は、LRD信号、LWR信号を受け、複数のタイミング信号を出力している。タイミング信号は、スイッチ回路４０、センスバッファ１６、ライトアンプ１７、およびメモリコア部３に供給されている。
【００４９】
シフトレジスタ３８は、LWR信号および図示しないICLK信号を受け、所定のタイミングのセット信号SET、リセット信号RESET、およびイネーブル信号ENAを出力している。
スイッチ回路４０は、制御回路３６からのタイミング信号に応じて、内部アドレス信号IADまたはレジスタアドレス信号RADの一方をメモリコア部３に出力している。
【００５０】
制御レジスタ４２は、フラグ部FLAG、アドレス保持部ADDR、マスク保持部MASK、およびデータ保持部DATAで構成されている。
フラグ部FLAGは、SET信号およびRESET信号を受け、フラグ信号FLGを出力している。
アドレス保持部ADDRは、IAD信号、SET信号、および図示しないLWR信号を受け、ラッチアドレス信号LADおよびレジスタアドレス信号RAD、/RADを出力している。ここで、“/”の付く信号は、負論理の信号である。LAD信号およびRAD、/RAD信号は、図２に示した書き込み保持アドレスに対応している
マスク保持部MASKは、内部データマスク信号IDM、SET信号、およびインバータを介してIDQS信号の反転信号/DQSを受け、レジスタマスク信号RDMを出力している。ここで、DM信号およびIDM信号は、図１に示したマスク情報に対応し、RDM信号は、マスク保持情報に対応している。
【００５１】
データ保持部DATAは、WDB信号、SET信号、および/DQS信号を受け、ラッチ書き込みデータ信号LWDおよびレジスタ書き込みデータ信号RWDを出力している。ここで、LWD信号およびRWD信号は、図１に示した書き込み保持データに対応している。
アドレス比較器４４は、読み出し動作において、FLG信号がＨレベルのときに、内部アドレス信号IADとラッチアドレス信号LADとを比較し、両信号が一致したときに一致信号S1を出力している。
【００５２】
データマスク回路４６は、RWD信号の所定のビットをRDM信号の情報に応じてマスクし、マスクしたデータを書き込みデータマスク信号WDMとして出力している。この実施形態では、RDM信号は、RDMa、RDMbの２ビットで構成されている。また、データ信号DQは、８ビットで構成されており、WDM信号は、WDMa0-WDMa7、WDMb0-WDMb7の16ビットで構成されている。そして、RDMa信号がＨレベルのときにWDMa0-WDMa7信号がマスクされ、RDMb信号がＨレベルのときにWDMb0-WDMb7信号がマスクされる。
【００５３】
すなわち、この実施形態では、データマスク回路４６は、自ら書き込みデータをマスクする。
データセレクタ４８は、S1信号および相補のWDM信号を受け、これ等信号の状態に応じて、RDATA信号の所定のビットおよびLWD信号の所定のビットを選択し、RDB信号として出力している。
【００５４】
図５は、シフトレジスタ３８の詳細を示している。
シフトレジスタ３８は、直列に接続された３つのDフリップフロップ３８ａと、遅延回路３８ｂと、RSフリップフロップ３８ｃとで構成されている。
【００５５】
各Dフリップフロップ３８ａには、ICLK信号の反転信号が供給されている。初段のDフリップフロップ３８ａは、ICLK信号の立ち下がりエッジに同期してLWR信号を取り込んでいる。最終段のDフリップフロップ３８ａは、SET信号を出力している。遅延回路３８ｂは、LWR信号を受け、受けた信号を所定時間遅らせてRESET信号として出力している。RSフリップフロップ３８ｃは、初段のDフリップフロップ３８ａの出力信号Q1をセット端子Sで受け、SET信号をリセット端子Rで受け、ENA信号を出力している。
【００５６】
図６は、シフトレジスタ３８の動作を示している。
まず、ライトコマンドWRAを受け付けたICLK信号に同期してLWR信号が約１クロックの期間Ｈレベルになる（図６(a)）。その後のICLK信号の立ち下がりに同期してQ1信号、Q2信号、SET信号が順次に約１クロックの期間Ｈレベルになる（図６(b),(c),(d)）。また、LWR信号から遅延回路３８ｂの遅延時間だけ遅れてRESET信号がＨレベルになる（図６(e)）。ENA信号は、Q1信号の立ち上がりエッジからSET信号の立ち上がりエッジの期間Ｈレベルになる（図６(f)）。
【００５７】
図７は、制御レジスタ４２およびデータマスク回路４６の詳細を示している。
制御レジスタ４２のフラグ部FLAGは、リセット端子Rを有するDフリップフロップ４２ａで形成されている。Dフリップフロップ４２ａは、SET信号に同期してＨレベルのFLG信号を出力している。入力端子Dは電源線VCCに接続され、リセット端子RはRESET信号を受けている。
【００５８】
制御レジスタ４２のアドレス保持部ADDRは、直列に接続されたDフリップフロップ４２ｂ、４２ｃを複数組有している。前段の各Dフリップフロップ４２ｂは、LWR信号に同期してIAD信号を取り込み、取り込んだ信号をLAD信号として出力している。後段の各Dフリップフロップ４２ｃは、SET信号に同期してLAD信号を取り込み、取り込んだ信号をRAD0-RADn信号、/RAD0-/RADn信号としてそれぞれ出力している。
【００５９】
制御レジスタ４２のマスク保持部MASKは、直列に接続されたDフリップフロップ４２ｂ、４２ｃを２組有している。前段の各Dフリップフロップ４２ｂは、/DQS信号に同期してIDM信号（IDMa、IDMb）を取り込み、取り込んだ信号をマスク信号として出力している。後段の各Dフリップフロップ４２ｃは、SET信号に同期して前段からのマスク信号を取り込み、取り込んだ信号をRDMa、RDMb信号をとして出力している。
【００６０】
制御レジスタ４２のデータ保持部DATAは、直列に接続されたDフリップフロップ４２ｂ、４２ｃを複数組有している。前段の各Dフリップフロップ４２ｂは、/DQS信号に同期して16ビットのWD信号（WDa0-WDa7、WDb0-WDb7）を取り込み、取り込んだ信号を16ビットのLWD信号（LWDa、LWDb）として出力している。後段の各Dフリップフロップ４２ｃは、SET信号に同期してLWD信号を取り込み、取り込んだ信号をRWD信号（RWDa0-RWDa7、RWDb0-RWDb7）、/RWD信号（/RWDa0-/RWDa7、/RWDb0-/RWDb7）として出力している。
【００６１】
データマスク回路４６は、RWDa、RWDb、/RWDa、/RWDb信号をそれぞれ受ける複数のAND回路４６ａと、RDMa、RDMb信号をそれぞれ受ける２つのインバータ４６ｂとで構成されている。
RWDa信号を受けるAND回路４６ａは、RDMa信号のＬレベル時（非マスク時）に、RWDa、/RWDa信号をWDMa、/WDMa信号（WDMa0-WDMa7、/WDMa0-/WDMa7）として出力している。WDMa、/WDMa信号は、RDMa信号のＨレベル時（マスク時）に、ともにＬレベルになる信号である。RWDb信号を受けるAND回路４６ａは、RDMb信号のＬレベル時（非マスク時）に、RWDb、/RWDb信号を、WDMb、/WDMb信号（WDMb0-WDMb7、/WDMb0-/WDMb7）として出力している。WDMb、/WDMb信号は、RDMb信号のＨレベル時（マスク時）に、ともにＬレベルになる信号である。
【００６２】
図８は、データセレクタ４８の詳細を示している。
データセレクタ４８は、複数のスイッチ回路４８ａと、組み合わせ回路４８ｂとからなる２つのユニットを有している。各ユニットは、LWDa信号用およびLWDb信号用としてそれぞれ使用される。
スイッチ回路４８ａは、nMOSおよびpMOSのソース・ドレインを相互に接続した２つのCMOS伝達ゲートで構成されている。CMOS伝達ゲートの出力は、互いに接続されている。一方のCMOS伝達ゲートの入力端子RINには、LWD信号が供給されている。他方のCMOS伝達ゲートの入力端子MINには、RDATA信号が供給されている。
【００６３】
組み合わせ回路４８ｂは、一致信号S1がＬレベル（アドレス不一致）のとき、またはWDMa0信号、/WDMa0信号がともにＬレベル（マスク必要）のときに、MIN端子側のCMOS伝達ゲートをオンにする。これと逆に、組み合わせ回路４８ｂは、S1信号がＨレベル（アドレス一致）、かつWDMa0信号、/WDMa0信号の一方がＨレベル（マスク不要）のときに、RIN端子側のCMOS伝達ゲートをオンにする。この実施形態では、データのマスクは、８ビット単位で行われる。このため、各ユニットの組み合わせ回路４８ｂには、いずれかのビットに対応するWDM、/WDM信号を供給すればよい。
【００６４】
なお、データセレクタ５４は、図示しない制御信号により読み出し動作時のみに動作する。
次に、上述したSDRAMの動作について説明する。
図９は、SDRAMの動作サイクルでの制御フローを示している。
まず、ステップS1において、SDRAMは、コマンドを受信する。
【００６５】
次に、ステップS2において、受信したコマンドが読み出しコマンドRDまたは書き込みコマンドWRであるかが判定される。読み出しコマンドRDと判定された場合、制御はステップS3に移行する。書き込みコマンドWRと判定された場合、制御はステップS7に移行する。ここで、ステップS3-S6は、読み出し動作のフローであり、ステップS7-S10は、書き込み動作のフローである。
【００６６】
ステップS3において、FLG信号がＨレベルかどうかが判定される。図４に示した制御レジスタ４２にデータが保持されているとき、FLG信号はＨレベルになっている。このとき、制御はステップS4に移行する。制御レジスタ４２に有効なデータが保持されていないとき、FLG信号はＬレベルになっている。このとき、制御はステップS6に移行する。なお、制御レジスタ４２は、ステップS3の判定後、RESET信号を受けて、FLG信号をリセットする。
【００６７】
ステップS4において、アドレス比較部４４は、IAD信号とLAD信号とを比較し、両アドレスが一致しているかどうかを判定する。両アドレスが一致した場合、アドレス比較部４４は、一致信号S1を出力し、制御はステップS5に移行する。このとき、読み出すデータは、まだメモリセルMCには書き込まれておらず、制御レジスタ４２内に保持されている。両アドレスが不一致の場合、制御はステップS6に移行する。このとき、読み出すデータはメモリセルMCに記憶されている。
【００６８】
ステップS5において、データセレクタ４８は、マスク情報（RDM信号）に従い、マスクが必要なビットについては、メモリセルMCからのRDATA信号を出力し、マスクが不要なビットについては、制御レジスタ４２にラッチされたLWD信号を出力する。この結果、直前の書き込みコマンドWRに対応する書き込みデータのうち、マスクを指示されたビットのデータは、メモリセルMCから読み出される。そして、動作サイクルが終了する。
【００６９】
また、ステップS6では、通常の読み出し動作が実行され、メモリセルMCからの読み出しデータ（RDATA信号）が出力される。そして、動作サイクルが終了する。
一方、書き込み動作では、ステップS7において、FLG信号がＨレベルかどうかが判定される。FLG信号がＨレベルのときに、制御はステップS8に移行する。このとき、制御レジスタ４２内には、前回の書き込みコマンドWR時に取り込んだデータが保持されている。FLG信号がＬレベルのときに、制御はステップS9に移行する。このとき制御レジスタ４２に有効なデータは保持されていない。なお、制御レジスタ４２は、ステップS7の判定後、RESET信号を受けて、FLG信号をリセットする。
【００７０】
ステップS8において、SDRAMは、制御レジスタ４２に保持されているアドレス（RAD）、データ（RWD）、マスク情報（RDM）に従い、メモリセルMCにデータを書き込む。この後、制御は、ステップS9に移行する。
ステップS9において、制御レジスタ４２は、書き込みコマンドWRに対応して新たに受けたアドレス（IAD）、データ（WD）、マスク情報（DM）を取り込む。すなわち、制御レジスタ４２の内容は、書き換えられる。書き換えられたデータは、次の書き込みコマンドWRに同期してメモリセルMCに書き込まれる。
【００７１】
次に、ステップS10において、制御レジスタ４２は、有効なデータを新たに保持したため、SET信号を受けてFLG信号をＨレベルにセットする。そして、動作サイクルが終了する。
図１０は、上述したSDRAMにおいて、読み出し動作の間に書き込み動作を実行する例を示している。この例では、読み出しレイテンシおよび書き込みレイテンシは、ともに“２”にされている。また、ICLK信号の下の四角は、メモリコア部３が動作する期間を示している。
【００７２】
まず、読み出しコマンドRD0、RD1が順次に供給され、コラム制御信号CLおよびセンスバッファイネーブル信号SBEが順次活性化される（図１０(a)）。そして、メモリセルMCから読み出されたデータが、RDB信号として伝達され、DQ信号として順次に出力される（図１０(b)）。
読み出しコマンドRD1の受け付けから２クロック後に、最初の書き込みコマンドWR0が供給される。このとき、制御レジスタ４２には、有効なデータは保持されておらず、FLG信号はＬレベルにされている。このため、制御回路３６は、CL信号を活性化することはない（図１０(c)）。また、書き込みコマンドWR0とともに供給される書き込み用のアドレス信号AD（図示せず）が制御レジスタ４２にラッチされ、LAD信号が生成される（図１０(d)）。
【００７３】
書き込みデータD0a、D0bは、書き込みコマンドWR0から２クロック遅れて供給される。書き込みデータD0a、D0bは、直列並列変換器１１により並列の書き込みデータ信号WDに変換される（図１０(e)）。変換されたWD信号は、/DQS信号の立ち上がりエッジ（図示せず）に同期して制御レジスタ４２にラッチされる。このとき、データマスク信号DMも制御レジスタ４２にラッチされる。ラッチされた各信号は、SET信号の活性化に同期して制御レジスタ４２のDフリップフロップ４２ｃに保持される。保持された信号は、RAD信号、RWD信号、およびRDM信号としてそれぞれ出力される（図１０(f),(g)）。
【００７４】
この後、書き込みコマンドWR0の次のCLK信号に同期して、読み出しコマンドRD2、RD3、RD4が順次に供給され、図２７と同様に読み出し動作が実行される。このとき、メモリコア部３は、書き込み動作を実行していないため、すぐに読み出し動作が実行される。
さらに、読み出しコマンドRD4の受け付けから２クロック後に、次の書き込みコマンドWR1が供給される（図１０(h)）。このとき、制御回路３６は、FLG信号のＨレベルを受けてCL信号を活性化し、メモリコア部３を動作させる。制御回路３６は、スイッチ回路４０を制御し、前回の書き込みコマンドWR0に対応するRAD信号を書き込みアドレスとしてメモリコア部３に供給する。また、データマスク回路４６は、RWD信号をRDM信号によりマスクする（図１０(i)）。マスクしたデータをライトアンプ１７を介してメモリコア部３に供給する。そして、前回の書き込みコマンドWR0に対応するデータの書き込み動作（ディレイドライト動作）が実行される。
【００７５】
書き込みコマンドWR1により、SET信号が活性化され、この書き込みコマンドWR1に対応するデータは、制御レジスタ４２のDフリップフロップ４２ｃに保持される。保持された信号は、RAD信号、RWD信号、およびRDM信号としてそれぞれ出力される（図１０(j),(k)）。
書き込みコマンドWR1の次のCLK信号に同期して、読み出しコマンドRD5、RD6が順次に供給される（図１０(l)）。
【００７６】
アドレス比較器４４は、読み出しコマンドRD5に対応するIAD信号（図示せず）と、ライトコマンドWR1に対応するLAD信号とを、FLG信号に同期して比較する（図１０(m)）。両信号が一致した場合、一致信号S1は、Ｈレベルになる（図１０(n)）。
データセレクタ４８は、S1信号のＨレベルおよび所定のレジスタマスク信号RDMa、RDMbを受け、そのマスク情報に応じてLWD信号をRDB信号として出力する。RDMa信号のみマスクを示している場合、RDMaに対応する最初のデータ信号DQ（Q50）は、メモリセルMCから読み出されと、RDMbに対応する次のデータ信号DQ（D1b）は、制御レジスタ４２から読み出される（図１０(o)）。
【００７７】
このように、この実施形態の半導体集積回路およびその制御方法では、制御レジスタ４２にマスク情報を保持し、アドレス比較器４４およびデータセレクタ４８を制御することで、ディレイドライト機能を有するSDRAMに、データマスク機能を持たせることができる。
また、データマスク回路２３は、レジスタ書き込みデータ信号RWDをレジスタマスク信号RDMでマスクして書き込みデータマスク信号WDMを生成する。すなわち、書き込みデータを直接マスクデータに変換したので、マスク機能を搭載する場合に、書き込み回路等の変更を最小限にできる。
【００７８】
そして、アドレス比較部４４、データマスク回路４６、およびデータセレクタ４８により、書き込みデータがマスクされ、書き込み動作の直後に同じアドレスの読み出し動作が実行された場合にも、正しいデータを読み出すことができる。
図１１は、本発明の半導体集積回路の第２の実施形態を示している。なお、第１の実施形態と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
【００７９】
この実施形態では、チップ制御部２ｂのデータマスク回路５０、ライトアンプ５２、およびデータセレクタ５４が、第１の実施形態のチップ制御部２ａと相違している。その他の構成は、第１の実施形態と同一である。ここで、ライトアンプ５２は、図２に示した書き込み回路２５に対応している。
【００８０】
データマスク回路５０は、例えば、AND回路で構成されており、書き込み制御信号WCONの活性化時にレジスタマスク信号RDM（RDMa、RDMb）をマスク信号MSK（MSKa、MSKb）として出力している。
ライトアンプ５２は、MSKa信号およびMSKb信号の活性化時に、レジスタ書き込みデータ信号RWDa信号およびRWDb信号をそれぞれデータ信号DBとして出力している。各MSK信号は、例えば、ライトアンプ５４内に形成された伝達ゲートを制御している。データ信号DBは、図２に示したスイッチ回路２４に対応するコラムスイッチ（図示せず）を介してビット線BLに伝達される。
【００８１】
すなわち、この実施形態のSDRAMでは、データマスク回路５０は、ライトアンプ５２を制御して、書き込みデータをマスクする。
データセレクタ５４は、アドレス一致信号S1、RDM信号を受け、これ等信号の状態に応じて、読み出しデータ信号RDATAの所定のビットおよびラッチ書き込みデータ信号LWDの所定のビットを選択し、読み出しデータ信号RDBとして出力している。
【００８２】
図１２は、データセレクタ５４の詳細を示している。
データセレクタ５４は、複数のスイッチ回路４８ａと、組み合わせ回路５４ａとからなる２つのユニットを有している。組み合わせ回路５４ａを除く構成は、データセレクタ４８と同一である。
組み合わせ回路５４ａは、一致信号S1がＬレベル（アドレス不一致）のとき、またはRDMa信号（RDMb信号）がＨレベル（マスク必要）のときに、MIN端子側のCMOS伝達ゲートをオンにする。これと逆に、組み合わせ回路４８ｂは、S1信号がＨレベル（アドレス一致）、かつRDMa信号（RDMb信号）がＬレベル（マスク不要）のときに、RIN端子側のCMOS伝達ゲートをオンにする。
【００８３】
この実施形態のSDRAMにおける動作サイクルでの制御フローおよび動作タイミングは、上述した図９および図１０と同一である。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ライトアンプ５２を制御することで書き込みデータをマスクできる。
【００８４】
図１３は、本発明の半導体集積回路の第３の実施形態を示している。なお、第１の実施形態と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
この実施形態では、チップ制御部２ｃのデータマスク回路５６、ライトアンプ１７、およびメモリコア部３のコラムデコーダ５８が、第２の実施形態と相違している。その他の構成は、第２の実施形態と同一である。
【００８５】
データマスク回路５６は、コラム制御信号CL、書き込み制御信号WCON、およびレジスタマスク信号RDM（RDMa、RDMb）を受け、コラム制御信号CL2（CL2a、CL2b）を出力している。データマスク回路５６は、読み出し動作時（WCON信号=Ｌレベル）に、CL信号をCL2信号として出力し、書き込み動作時（WCON信号=Ｈレベル）、かつRDM信号がＨレベルのときに、CL信号をCL2信号として出力する回路である。
【００８６】
コラムデコーダ５８は、CL2信号に応じてデコード信号を活性化し、コラムスイッチ（図示せず）を制御している。
この実施形態のSDRAMにおける動作サイクルでの制御フローおよび動作タイミングは、上述した図９および図１０と同一である。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、コラムデコーダ５８を制御することで書き込みデータをマスクできる。
【００８７】
図１４は、本発明の半導体集積回路の第４の実施形態を示している。なお、第１の実施形態と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
【００８８】
この実施形態では、チップ制御部２ｄの制御回路６０、データマスク回路６２、およびメモリコア部３のセンスアンプ６４、コラムデコーダ２１が、第３の実施形態と相違している。その他の構成は、第３の実施形態と同一である。
制御回路６０は、センスアンプ６４を制御する読み出しイネーブル信号RDENおよび書き込みイネーブル信号WRENを出力している。データマスク回路６２は、レジスタマスク信号RDM（RDMa、RDMb）の非活性化時に、書き込みイネーブル信号WRENを書き込みイネーブル信号WREN2（WREN2a、WREN2b）として出力している。
【００８９】
図１５は、センスアンプ６４およびその周囲の回路を示している。
センスアンプは６４は、２つのCMOSインバータの入力と出力を互いに接続して構成されている。各CMOSインバータの出力は、それぞれビット線/BL、BLに接続されている。各CMOSインバータのpMOSのソースには、センスアンプイネーブル信号SAENが接続され、各CMOSインバータのnMOSのソースには、センスアンプイネーブル信号/SAENが接続されている。
【００９０】
また、各ビット線BL、/BLには、２つのnMOSを並列に接続した読み出しスイッチ６６ａ、６６ｂおよび書き込みスイッチ６８ａ、６８ｂがそれぞれ接続されている。ここで、書き込みスイッチ６８ａ、６８ｂは、図２に示したスイッチ回路２４に対応している。
読み出しスイッチ６６ａ、６６ｂは、それぞれ一端を読み出しイネーブル信号/RDENに接続し、他端から読み出しデータ信号RDDB、/RDDBを出力している。読み出しスイッチ６６ａ、６６ｂにおける一端側のnMOSのゲートは、コラム選択信号CLnを受け、他端側のnMOSのゲートは、それぞれビット線/BL、BLに接続されている。すなわち、この実施形態では、読み出しスイッチ６６ａ、６６ｂは、増幅能力を有している。メモリセルMCからの読み出しデータは、nMOSのゲートをビット線BL、/BLに伝達された読み出し信号で制御することで伝達される。このような回路方式は、一般にダイレクトセンス方式と称されている。ダイレクトセンス方式は、メモリセルMCから読み出されたデータを完全に増幅する前にコラム選択信号CLnを活性化しても、読み出し動作が正しく実行される。このため、高速動作に適している。
【００９１】
書き込みスイッチ６８ａ、６８ｂは、それぞれ、一端を書き込みデータ信号/WDB、WDBに接続し、他端をビット線/BL、BLに接続している。書き込みスイッチ６８ａ、６８ｂにおける一端側のnMOSのゲートは、WREN2信号を受け、他端側のnMOSのゲートは、CLn信号を受けている。書き込み動作は、WREN2信号が活性化されて書き込みスイッチ６８ａ、６８ｂがオンすることで実行される。この実施形態では、データマスク回路６２が、RDM信号に応じてWREN2信号を制御することで、書き込みデータがマスクされる。
【００９２】
また、書き込みスイッチ専用のコラム選択信号を設け、WREN2信号の代わりにこのコラム選択信号を使用してマスク制御を行ってもよい。このとき、図１５に示したコラム選択信号CLnは、読み出しスイッチ６６ａ、６６ｂに接続されるコラム選択信号CLnと、書き込みスイッチ６８ａ、６８ｂに接続されるコラム選択信号CLnに分けられる。
【００９３】
この実施形態のSDRAMにおける動作サイクルでの制御フローおよび動作タイミングは、上述した図９および図１０と同一である。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、書き込みスイッチ６８ａ、６８ｂを制御することで書き込みデータをマスクできる。特に、ダイレクトセンス方式のセンスアンプ部の場合、これ等回路を変更することなく本発明を適用できる。センスアンプ周辺の回路のレイアウト設計は、メモリセルMCと同様に高度の技術を必要とする。このような回路を流用できるため、SDRAMの開発期間を短縮できる。
【００９４】
図１６は、本発明の半導体集積回路の第５の実施形態を示している。なお、第１の実施形態と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
【００９５】
この実施形態では、入出力制御部１ａは、第１の実施形態の直列並列変換器１０および制御レジスタ４２の代わりにデータマスク回路７０および制御レジスタ７２を有している。
データマスク回路７０は、マスクバッファ/ラッチ８からマスクデータを順次に受け、受けた信号で入力データ信号DINを順次にマスクし、相補のデータマスク信号として直列並列変換器１１に出力している。すなわち、この実施形態では、入力制御部１ａで書き込みデータがマスクされる。直列並列変換器１１は、マスクされたデータを並列の書き込みデータマスク信号WDM0、/WDM0に変換している。
【００９６】
チップ制御部２ｅの制御レジスタ７２は、FLAG部、ADDR部、DATA部が形成されており、MASK部は形成されていない。DATA部は、図７に示したDATA部と異なり、相補のWDM0信号、/WDM0信号をそれぞれラッチおよび保持するDフリップフロップ４２ｂ、４２ｃを有している。そして、DATA部は、ラッチおよび保持したデータをラッチ書き込みデータ信号LWDおよび書き込みデータマスク信号WDMとして出力している。FLAG部およびADDR部は図７と同一の回路である。
【００９７】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、入出力制御部１ａでマスク制御を行った。このため、コア制御部２ｅでマスク制御を行う必要がなくなり、内部回路の動作が最小限になる。この結果、消費電力を低減できる。
図１７は、本発明の半導体集積回路の第６の実施形態を示している。なお、第５の実施形態と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
【００９８】
この実施形態では、入出力制御部１ｂは、第１の実施形態の入出力制御部１にデータマスク回路７４を追加して構成されている。チップ制御部２ｅは、第５の実施形態と同一の回路である。
【００９９】
データマスク回路７４は、直列並列変換器１０からの並列のマスク信号を受け、データ信号WDをマスクし、相補のWDM0信号、/WDM0信号として出力している。
この実施形態においても、上述した第５の実施形態と同様の効果を得ることができる。
図１８は、本発明の半導体集積回路の第７の実施形態を示している。なお、上述した実施形態と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
【０１００】
この実施形態の半導体集積回路は、CLK信号の両エッジに同期してデータ信号DQを取り込むDDR方式のグラフィックメモリとして形成されている。
グラフィックメモリは、入出力制御部１ｃ、チップ制御部２ｆ、およびメモリコア部３を備えている。
入出力制御部１ｃは、クロックバッファ４、コマンドデコーダ７６、アドレスバッファ６、DQSバッファ７、マスクバッファ/ラッチ８、入出力バッファ/レジスタ９、直列並列変換器１０、直列並列変換器１１、カラーレジスタ７８、マスクレジスタ８０、および並列直列変換器１２を備えている。
【０１０１】
コマンドデコーダ７６は、コマンド信号CMDを受け、受けたコマンドを解読し、内部コマンド信号ICMD、内部マスク信号IMSK、および内部カラーレジスタ信号ICLRとして出力している。ここで、ICMD信号は、読み出しコマンド、通常の書き込みコマンド、およびブロック書き込みコマンド等を含んでいる。ブロック書き込みモードは、複数バイトのデータを連続して書き込むためのグラフィックメモリ特有の動作モードである。IMSK信号は、マスクレジスタ設定コマンドを受けたときに活性化され、ICLR信号は、カラーレジスタ設定コマンドを受けたときに活性化される。
【０１０２】
カラーレジスタ７８は、ICLR信号に同期して直列並列変換器１１からの書き込みデータ信号WD0を取り込み、カラー信号CLRとして出力している。カラーレジスタ７８に保持されているカラーデータ（CLR信号）は、ブロック書き込みモード時の書き込みデータとして使用される。
マスクレジスタ８０は、IMSK信号に同期して直列並列変換器１１からのWD0信号を取り込み、マスクレジスタ信号MRとして出力している。マスクレジスタ８０に保持されているデータ（MR信号）は、ブロック書き込みモード時に書き込まれるカラーデータの所定のビットをマスクするために使用される。すなわち、このグラフィックメモリでは、マスクレジスタ８０によりデータ信号DQを１ビット毎にマスクできる。
【０１０３】
チップ制御部２ｆは、読み出しラッチ３２、書き込みラッチ８２、制御回路３６、シフトレジスタ８４、スイッチ回路４０、８６、８８、制御レジスタ９０、アドレス比較器４４、データマスク回路９２、ライトアンプ１７、センスバッファ１６、およびデータセレクタ４８を備えている。
書き込みラッチ８２は、所定のICMD信号をラッチし、ラッチした信号をそれぞれラッチ書き込み信号LWRおよびバーストライト信号BWRとして出力している。
【０１０４】
シフトレジスタ８４は、LWR信号、BWR信号、および図示しないICLK信号を受け、所定のタイミングのセット信号SET、リセット信号RESET、およびイネーブル信号ENAを出力している。
スイッチ回路８６は、BWR信号に応じて、カラーレジスタ７８からのCLR信号または直列並列変換器１１からのデータ信号を選択し、書き込みデータ信号WDとして出力している。
【０１０５】
スイッチ回路８８は、BWR信号に応じて、WD0信号またはＨレベルの入力信号を選択し、バーストマスク信号BMSKとして出力している。
制御レジスタ９０は、フラグ部FLAG、アドレス保持部ADDR、マスク保持部MASK、データ保持部DATA、およびバーストアドレスマスク部BMASKで構成されている。フラグ部FLAG、アドレス保持部ADDR、マスク保持部MASK、データ保持部DATAは、第１の実施形態と同一の回路である。
【０１０６】
バーストアドレスマスク部BMASKは、BMSK信号を図示しない/DQS信号に同期して取り込み、取り込んだ信号をレジスタバーストアドレスマスク信号RAMとして出力している。
データマスク回路９２は、レジスタ書き込みデータ信号RWD信号の所定のビットをレジスタマスク信号RDMおよびのMR信号に応じてマスクし、マスクしたデータを書き込みデータマスク信号WDMとして出力している。
【０１０７】
図１９は、データマスク回路９２およびライトアンプ１７の詳細を示している。
データマスク回路９２は、ｎ個の組み合わせ回路９２(0)-９２(n)から構成されている。この実施形態では、“ｎ”および後述する“ｍ”は、DQ信号のビット数の２倍である16にされている。各組み合わせ回路９２(0)-９２(n)は、AND回路９２ａと、２つのAND回路９２ｂと、複数のAND回路９２ｃとを有している。
【０１０８】
AND回路９２ａは、マスク保持部MASKからのRDM信号（RDM0、RDM1）のＬレベルおよびマスクレジスタ８０からのMR信号（MR0-MRn）のＨレベルを受けて活性化され、Ｈレベルを出力する回路である。AND回路９２ｂは、AND回路９２ａからＨレベルを受けて活性化され、RWD信号の相補の信号を出力する回路である。AND回路９２ｃは、バーストアドレスマスク部BMASKからのRAM信号（RAM0-RAMm）に応じて活性化され、相補のRWD2、/RWD2信号をライトアンプ１７に伝達する回路である。
【０１０９】
ライトアンプ１７は、ｎ×ｍ個の書き込み回路１７(00)-１７(nm）から構成されている。各書き込み回路１７(00)-１７(nm）は、２つのインバータからなるバッファの入力および出力にnMOS伝達ゲート１７ａ、１７ｂをそれぞれ接続している。nMOS伝達ゲート１７ａのゲート電極には、WREN信号から形成された取り込みパルス信号が供給されている。nMOS伝達ゲート１７ｂのゲート電極は、組み合わせ回路１７ｃで制御されている。組み合わせ回路１７ｃは、nMOS伝達ゲート１７ａから伝達される相補のRWD2、/RWD2信号がともにＬレベルのとき、WREN信号から形成された書き込みパルス信号のnMOS伝達ゲート１７ｂへの伝達を禁止する回路である。
【０１１０】
次に、上述したグラフィックメモリの動作について説明する。
まず、通常の書き込み動作時には、図１８に示したスイッチ回路８６は、BWR信号のＬレベルを受けて直列並列変換器１１からのWD0信号を選択し、WD信号として出力する。同様に、スイッチ回路８８は、Ｈレベルの信号を選択し、BMSK信号として出力する。バーストアドレスマスク部BMASKは、各BMSK信号が全てＨレベルのとき、RAM信号を非活性化する。すなわち、通常動作時には、バーストアドレスマスク機能は無効になる。そして、RDM信号により所定のデータをマスクして、第１の実施形態と同じタイミングでディレイドライト動作が行われる。
【０１１１】
図２０は、ブロック書き込みモード時の書き込みデータ動作の概要を示している。なお、図２０では、書き込みデータおよびバーストコラムアドレスが８ビットの例を示している。実際には、この実施形態のグラフィックメモリは、CLK信号の立ち上がりエッジおよび立ち下がりエッジに同期してデータ信号DQを取り込むことができるため、書き込みデータおよびバーストコラムアドレスは16ビットである。
【０１１２】
ブロック書き込みモード時には、あらかじめ、カラーレジスタ設定コマンドおよびマスクレジスタ設定コマンドが供給され、図１８に示したカラーレジスタ７８およびマスクレジスタ８０に所定の値が書き込まれる。この例では、カラーレジスタ７８およびマスクレジスタ８０には、１６進数の“3A”および“4B”がそれぞれ書き込まれている。
【０１１３】
また、ブロック書き込みコマンドを受けて、書き込みラッチ８２は、BWR信号をＨレベルにする。スイッチ回路８６は、BWR信号を受けて、CLR信号を選択しWD信号として出力する。スイッチ回路８８は、BWR信号を受けて、ブロック書き込みコマンドに対応するWD0信号（DQ信号）を選択しBMSK信号として出力する。この例では、コラムアドレスをマスクするBMSK信号（DQ信号）は、１６進数の“67”にされている。
【０１１４】
制御レジスタ９０は、ブロック書き込みコマンドによるSET信号を受けて各データを保持する。保持されたデータは、次のブロック書き込みコマンドまたは書き込みコマンドを受けて、メモリセルMCに書き込まれる。
具体的には、図１９に示したデータマスク回路９２は、次のブロック書き込みコマンドまたは書き込みコマンドを受けて、RWD信号（カラーレジスタ７８のカラーデータ）をRAM信号（コラムアドレスのマスクデータ）に応じたライトアンプ１７に出力する。この際、各データマスク回路９２から出力される相補のRWD2、/RWD2信号は、次の場合にＬレベルになる。
【０１１５】
（１）RDM0信号またはRDM1信号（８ビット毎のマスク信号）がＨレベルのとき、８個のデータマスク回路９２から出力される全RWD2、/RWD2信号。
（２）MR0-MRn信号（マスクレジスタ８０のマスクデータ）がＬレベルのとき、対応するデータマスク回路９２から出力されるRWD2、/RWD2信号。
（３）RAM信号がＬレベルのとき、対応するデータマスク回路９２から出力されるRWD2、/RWD2信号。
【０１１６】
したがって、図２０に示したように、書き込みデータは、まず８ビット毎にマスクされ、次に、マスクレジスタ８０のデータに応じてマスクされ、さらに、各コラムアドレス毎にマスクされる。RDM0、RDM1信号がＬレベルの場合、８ビット毎のマスクはないため、カラーレジスタ７８に設定したデータは、図示したマスクパターンとして順次にライトアンプ１７に伝達され、メモリコア部３に書き込まれる。すなわち、ブロック書き込みが実行される。
【０１１７】
このように、ブロック書き込みモードを有するグラフィックメモリにおいても、従来のマスク機能を維持したまま、さらにディレイドライト動作を行うことができる。
【０１１８】
さらに、本発明をCLK信号の両エッジに同期してデータ信号DQを取り込むDDR方式のグラフィックメモリに適用したので、より高速に書き込み動作を実行できる。
図２１は、本発明の半導体集積回路の第８の実施形態を示している。なお、上述した第７の実施形態と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
【０１１９】
この実施形態の半導体集積回路は、CLK信号の両エッジに同期してデータ信号DQを取り込むDDR方式のグラフィックメモリとして形成されている。
この実施形態では、チップ制御部２ｇは、第７の実施形態のチップ制御部２ｆにマスク制御回路９４を追加して構成されている。また、データマスク回路９６が第７の実施形態のデータマスク回路９２と相違している。その他の回路は、第７の実施形態と同一である。
【０１２０】
マスク制御回路９４は、図１９に示したAND回路９２ａと同一の回路である。マスク制御回路９４は、直列並列変換器１０からの内部マスク信号IDMのＬレベルおよびマスクレジスタ８０からのMR信号のＨレベルを受けて活性化され、Ｈレベルを出力する回路である。マスク制御回路９４の出力信号は、制御レジスタ９０のマスク保持部MASKに保持されている。
【０１２１】
データマスク回路９６は、レジスタ書き込みデータ信号RWD信号の所定のビットをレジスタマスク信号RDMに応じてマスクし、マスクしたデータを書き込みデータマスク信号WDMとして出力している。
図２２は、データマスク回路９６およびライトアンプ１７の詳細を示している。
データマスク回路９６は、図１９に示したデータマスク回路９２のAND回路９２ａをRDM信号を受けるインバータ９６ａに置き換えた回路である。ライトアンプ１７は、図１９と同一の回路である。
【０１２２】
この実施形態のグラフィックメモリでは、マスク制御回路９４によりIDM信号とMR信号とを合成し、合成したマスク情報をマスク保持部MASKに保持している。このため、データマスク回路９６の論理規模を小さくでき、書き込み動作を第７の実施形態に比べ高速化できる。
なお、上述した実施形態では、本発明をSDRAMおよびグラフィックメモリに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明をクロック信号に同期して動作するFCRAM等の他のDRAMに適用してもよい。あるいは、DRAMのメモリコアを内蔵したシステムLSIに適用してもよい。
【０１２３】
また、上述した第１の実施形態では、本発明をDDR SDRAMに適用した例について述べたが、例えば、クロック信号の立ち上がりエッジに同期してデータを入出力するSDR SDRAM（Single Data Rate SDRAM）に適用してもよい。
さらに、上述した第１の実施形態では、読み出しレイテンシと書き込みレイテンシをともに“２”にした例について述べた。各レイテンシは、“２”以外でもよく、読み出しレイテンシと書き込みレイテンシを別の値にしてもよい。
【０１２４】
また、本発明が適用される半導体製造プロセスは、CMOSプロセスに限られず、Bi-CMOSプロセスでもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１２５】
【発明の効果】
本発明の半導体集積回路では、マスク動作に関係する内部回路の動作を最小限にでき、消費電力を低減できる。
【０１２８】
本発明の半導体集積回路では、書き込み動作の直後に、同じアドレスの読み出し動作が実行される場合にも、正しいデータを読み出すことができる。
【図面の簡単な説明】
【図１】 本発明に関連する回路の基本原理を示すブロック図である。
【図２】 本発明に関連する回路の基本原理を示すブロック図である。
【図３】 本発明の基本原理を示すブロック図である。
【図４】本発明の半導体集積回路およびその制御方法の第１の実施形態を示すブロック図である。
【図５】図４のシフトレジスタを示す回路図である。
【図６】図５のシフトレジスタの動作を示すタイミング図である。
【図７】図４の制御レジスタおよびデータマスク回路を示す回路図である。
【図８】図４のデータセレクタを示す回路図である。
【図９】第１の実施形態のSDRAMにおける動作サイクルでの制御を示すフローチャートである。
【図１０】第１の実施形態のSDRAMの動作を示すタイミング図である。
【図１１】本発明の半導体集積回路の第２の実施形態を示すブロック図である。
【図１２】図１１のデータセレクタを示す回路図である。
【図１３】本発明の半導体集積回路の第３の実施形態を示すブロック図である。
【図１４】本発明の半導体集積回路の第４の実施形態を示すブロック図である。
【図１５】図１４のセンスアンプおよびその周囲を示す回路図である。
【図１６】本発明の半導体集積回路の第５の実施形態を示すブロック図である。
【図１７】本発明の半導体集積回路の第６の実施形態を示すブロック図である。
【図１８】本発明の半導体集積回路の第７の実施形態を示すブロック図である。
【図１９】図１８のデータマスク回路およびライトアンプを示す回路図である。
【図２０】第７の実施形態におけるブロック書き込みモード時の書き込みデータ動作の概要を示す説明図である。
【図２１】本発明の半導体集積回路の第８の実施形態を示すブロック図である。
【図２２】図２１のデータマスク回路およびライトアンプを示す回路図である。
【図２３】従来のSDRAMを示すブロック図である。
【図２４】図２３のSDRAMの動作を示すタイミング図である。
【図２５】従来のSDRAMの別の例を示すブロック図である。
【図２６】図２５のSDRAMの動作を示すタイミング図である。
【図２７】従来のディレイドライト機能を有するSDRAMにおける動作を示すタイミング図である。
【符号の説明】
１、１ａ、１ｂ、１ｃ 入出力制御部
２ａ、２ｂ、２ｃ、２ｄ、２ｄ、２ｅ、２ｆ、２ｇ チップ制御部
３ メモリコア部
４ クロックバッファ
５ コマンドデコーダ
６ アドレスバッファ
７ DQSバッファ
８ マスクバッファ/ラッチ
９ 入出力バッファ/レジスタ
１０、１１ 直列並列変換器
１２ 並列直列変換器
１６ センスバッファ
１７ ライトアンプ
２２ 保持部
２３ データマスク回路
２４ スイッチ回路
２５ 書き込み回路
２６ デコーダ
２７ アドレス保持部
２８ アドレス比較部
２９ データ選択部
３０ データマスク回路
３２ 読み出しラッチ
３４ 書き込みラッチ
３６ 制御回路
３８ シフトレジスタ
４０ スイッチ回路
４２ 制御レジスタ
４４ アドレス比較器
４６ データマスク回路
４８ データセレクタ
５０ データマスク回路
５２ ライトアンプ
５４ データセレクタ
５６ データマスク回路
５８ コラムデコーダ
６０ 制御回路
６２ データマスク回路
６４ センスアンプ
７０ データマスク回路
７２ 制御レジスタ
７４ データマスク回路
７６ コマンドデコーダ
７８ カラーレジスタ
８０ マスクレジスタ
８２ 書き込みラッチ
８４ シフトレジスタ
８６、８８ スイッチ回路
９０ 制御レジスタ
９２ データマスク回路
９４ マスク制御回路
９６ データマスク回路
AD アドレス信号
ADDR アドレス保持部
BL、/BL ビット線
BMASK バーストアドレスマスク部
BMSK バーストマスク信号
BWR バーストライト信号
CL、CL2 コラム制御信号
CLK クロック信号
CLn コラム選択信号
CLR カラー信号
CMD コマンド信号
DATA データ保持部
DB データ信号
DIN 入力データ信号
DM データマスク信号
DOUT 出力データ信号
DQ データ信号
DQS データストローブ信号
ENA イネーブル信号
FLAG フラグ部
FLG フラグ信号
IAD 内部アドレス信号
ICLK 内部クロック信号
ICLR 内部カラーレジスタ信号
ICMD 内部コマンド信号
IDM 内部データマスク信号
IDQS 内部データストローブ信号
IMSK 内部マスク信号
LAD ラッチアドレス信号
LRD ラッチ読み出し信号
LWD ラッチ書き込みデータ信号
LWR ラッチ書き込み信号
MASK マスク保持部
MC メモリセル
MR マスクレジスタ信号
MSK マスク信号
RAD、/RAD レジスタアドレス信号
RBM レジスタバーストマスク信号
RDATA 読み出しデータ信号
RDB 読み出しデータ信号
RDEN 読み出しイネーブル信号
RDM レジスタマスク信号
RESET リセット信号
RWD レジスタ書き込みデータ信号
S1 一致信号
SEB センスバッファイネーブル信号
SET セット信号
WCON 書き込み制御信号
WD、WDB 書き込みデータ信号
WDM 書き込みデータマスク信号
WL ワード線
WREN、WREN2 書き込みイネーブル信号
【発明の属する技術分野】
本発明は、メモリセルを備えた半導体集積回路およびその制御方法に関し、特に、データのマスク機能を有する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路は、半導体製造技術の発達により高速化の一途をたどっている。特に、マイクロコンピュータ等の動作周波数は、年々向上しており、DRAM等の半導体メモリの動作周波数との格差はますます大きくなっている。
この格差を縮小するために、SDRAM（Synchronous DRAM）、DDR SDRAM（Double Data Rate Synchronous DRAM）、FCRAM（Fast Cycle RAM）等の高速メモリが開発されている。
【０００３】
図２３は、クロック信号の立ち上がりエッジおよび立ち下がりエッジに同期してデータを入出力するDDR SDRAM（以下、単にSDRAMとも称する）の一例を示している。なお、各図面において太線で示した信号線は、複数本で構成されていることを示している。また、太線が接続された回路の一部は、複数の要素で構成されている。
【０００４】
SDRAMは、入出力制御部１、チップ制御部２、および複数のメモリコア部３を備えている。ここで、SDRAMが複数のバンクにより構成される場合、チップ制御部２およびメモリコア部３は、それぞれのバンクに対応して複数組形成される。
入出力制御部１は、クロックバッファ４、コマンドデコーダ５、アドレスバッファ６、DQSバッファ７、マスクバッファ/ラッチ８、入出力バッファ/レジスタ９、直列並列変換器１０、１１、および並列直列変換器１２を備えている。
【０００５】
クロックバッファ４は、外部からクロック信号CLKを受け、受けた信号を内部クロック信号ICLKとして所定の回路に出力している。コマンドデコーダ５は、コマンド信号CMDを受け、受けたコマンドを解読し、内部コマンド信号ICMDとして出力している。アドレスバッファ６は、アドレス信号ADを受け、受けた信号を内部アドレス信号IADとして出力している。なお、このSDRAMは、アドレスマルチプレクス方式を採用していないため、アドレス信号ADは、読み出し動作毎および書き込み動作毎に一度に供給される。
【０００６】
DQSバッファ７は、データストローブ信号DQSを受け、受けた信号を内部データストローブ信号IDQSとして出力している。マスクバッファ/ラッチ８は、イネーブル信号ENAの活性化時に、内部データストローブ信号IDQSに同期してデータマスク信号DMを取り込み、取り込んだ信号を直列並列変換器１０に出力している。入出力データバッファ/レジスタ９は、読み出し動作において、出力データ信号DOUTを受け、イネーブル信号ENAの活性化時に、受けた信号を内部データストローブ信号IDQSに同期してデータ信号DQとして出力している（読み出し動作時）。また、入出力データバッファ/レジスタ９は、書き込み動作において、イネーブル信号ENAの活性化時に内部データストローブ信号IDQSに同期してデータ信号DQを取り込み、取り込んだ信号を入力データ信号DINとして出力している（書き込み動作時）。
【０００７】
直列並列変換器１０は、マスクバッファ/ラッチ８から連続して供給されるマスク信号を並列に変換し、内部マスク信号IDMとして出力している。直列並列変換器１１は、入出力バッファ/レジスタ９から供給される直列の入力データ信号DINを順次に受け、受けた信号を並列に変換し書き込みデータ信号WDBとして出力している。並列直列変換器１２は、センスバッファ１６から供給される並列の読み出しデータ信号RDBを直列に変換し、出力データ信号DOUTとして順次に出力している。
【０００８】
チップ制御部２は、コマンドラッチ１３、制御回路１４、データマスク回路１５、センスバッファ１６、およびライトアンプ１７を備えている。
コマンドラッチ１３は、内部コマンド信号ICMDを受け、受けた信号に応じて読み出し制御信号RD、書き込み制御信号WR等を出力している。制御回路１４は、読み出し制御信号RDおよび書き込み制御信号WRを受け、イネーブル信号ENAおよび複数のタイミング信号を出力している。タイミング信号は、センスバッファ１６、ライトアンプ１７、およびメモリコア部３のロウデコーダ１９、センスアンプ２０、コラムデコーダ２１に供給されている。
【０００９】
データマスク回路１５は、書き込みデータ信号WDBのうち、内部マスク信号IDMに応じた所定のビットをマスクし、マスクした信号を書き込みデータ信号WDBMとして出力している。
センスバッファ１６は、メモリコア部３からのデータ信号DBを受け、受けた信号をタイミング信号に同期して読み出しデータ信号RDBとして出力している。ライトアンプ１７は、書き込みデータ信号WDBMを受け、受けた信号をタイミング信号に同期してデータ信号DBとして出力している。
【００１０】
メモリコア部３は、複数のメモリセルMCを有するメモリセル部１８、ロウデコーダ１９、センスアンプ２０、およびコラムデコーダ２１を備えている。
ロウデコーダ１９は、タイミング信号および内部アドレス信号IADから生成されるプリデコード信号を受け、メモリセルMCに接続されたワード線WLを活性化する機能を有している。コラムデコーダ２１は、タイミング信号および内部アドレス信号IADから生成されるプリデコード信号を受け、ビット線BLに接続されたコラムスイッチ（図示せず）を制御する機能を有している。センスアンプ２０は、読み出し動作時にメモリセルMCからビット線BLを介して伝達されるデータを増幅し、書き込み動作時に書き込み動作時に供給されるデータ信号DBを増幅する機能を有している。
【００１１】
図２４は、上述したSDRAMにおいて、読み出し動作の間に書き込み動作を実行する例を示している。この例では、読み出しコマンドの受け付けから読み出しデータが出力されるまでのクロック数である読み出しレイテンシは、“２”にされている。また、書き込みコマンドの受け付けから書き込みデータを受け付けまでのクロック数である書き込みレイテンシは、“０”にされている。
【００１２】
なお、以降の説明では、クロック信号CLKをCLK信号のように略して称する場合がある。
まず、読み出しコマンドRD0、RD1が、CLK信号に同期して順次に供給され、メモリコア部３が動作する（図２４(a)）。なお、特に図示していないが、読み出しコマンドとともに、読み出しアドレスが供給される。メモリコア部３は、読み出しコマンドの受け付けから約１クロック遅れて読み出しデータを出力する。この後、入出力回路が動作する（図２４(b)）。ここで、入出力回路は、図２３に示したセンスバッファ１６、並列直列変換器１２、および入出力バッファ/レジスタ９に対応している。
【００１３】
そして、読み出しデータQ00、Q01、Q10、Q11が、各読み出しコマンドRD0、RD1の受け付けから２クロック後に順次にデータ信号DQとして出力される。読み出しデータQ00、Q01およびQ10、Q11は、並列の読み出しデータRDBを並列直列変換器１２により変換することで生成される。
この後、書き込みコマンドが供給される。DQ信号を伝達する端子は、入出力端子であるため、書き込みデータDA0、DA1は、信号の衝突を避けるため読み出しデータQ11の出力後でなければ供給できない。また、書き込みレイテンシは“０”であるため、書き込みコマンドWRAは、書き込みデータDA0と同じCLK信号に同期して供給される（図２４(c)）。特に図示していないが、書き込みデータとともに書き込みアドレスが供給される。
【００１４】
書き込みコマンドWRAを受けた後、入出力回路が動作し、書き込みデータDA0、DA1を並列に変換する。変換された書き込みデータWDBの所定のビットは、データマスク回路１５によりマスクされ、書き込みデータWDBMとしてメモリコア部３に伝達される（図２４(d)）。このときの入出力回路は、図２３に示した入出力バッファ/レジスタ９、直列並列変換器１１、データマスク回路１５、およびライトアンプ１７に対応している。メモリコア部３は、書き込みコマンドWRAの受け付けから約１クロック遅れて動作し、メモリセルMCにデータを書き込む（図２４(e)）。
【００１５】
次に、読み出しコマンドが供給される。この際、メモリコア部３の動作が重複しないために、読み出しコマンドRD2は、書き込みコマンドWRAの受け付けから２クロック後のCLK信号に同期して供給する必要がある。この後、上述した読み出し動作と同様に、メモリコア部３および入出力回路が動作する（図２４(f)）。そして、読み出しレイテンシに対応する２クロック後に最初の読み出しデータQ20が出力される。
【００１６】
このように、図２３に示したSDRAMでは、書き込み動作後に読み出し動作を実行する場合、データ信号DQは、３クロック以上の期間にわたり伝達されない。この結果、データ信号DQを伝達するデータバスの使用効率が低下する。
図２５は、DDR SDRAMの別の例を示している。
このSDRAMは、チップ制御部２の回路構成が図２３と相違している。すなわち、このSDRAMは、コマンドラッチ１３と制御回路１４との間にシフトレジスタ２２を有している。シフトレジスタ２２は、コマンドラッチ１３から出力されるWR信号を取り込み、取り込んだ信号を所定のクロック数分遅らせて遅延書き込み制御信号WRDとして制御回路１４に出力している。このため、制御回路１４の動作は、書き込みコマンドの供給から所定のクロック数後に開始される。その他の回路構成は、図２３と同一である。
【００１７】
図２６は、上述したSDRAMにおいて、読み出し動作の間に書き込み動作を実行する例を示している。この例では、読み出しレイテンシおよび書き込みレイテンシは、ともに“２”にされている。
最初に供給される読み出しコマンドRD0、RD1に対応する動作は、図２４と同一であるため説明を省略する。
【００１８】
このSDRAMでは、読み出しコマンドRD1の受け付けから２クロック後に書き込みコマンドWRAが供給される。この例では、書き込みレイテンシは“２”であるため、書き込みデータDA0、DA1は、書き込みコマンドWRAから２クロック遅れて供給される。すなわち、書き込みデータDA0、DA1は、読み出しデータQ11の出力後のCLK信号に同期して供給される（図２６(a)）。
【００１９】
この後、図２４と同じタイミングで書き込み動作および読み出し動作が実行される。
図２５に示したSDRAMでは、書き込みコマンドの供給タイミングを早くできるが、内部の動作は図２４と同一になる。このため、図２５に示したタイミングと同様に、書き込み動作後に読み出し動作を実行する場合、データ信号DQは、３クロック以上の期間にわたり伝達されず、データバスの使用効率が低下する。
【００２０】
このように、従来のSDRAMは、読み出し動作と書き込み動作が混在するランダムアクセス時にデータバスの使用効率が低下する問題があった。データバスの使用効率が低下すると、単位時間あたりのデータ転送量が低減する。このため、例えば、画像処理のようにランダムアクセスを頻繁に行うグラフィックメモリにSDRAM等の高速メモリを採用することは困難であった。
【００２１】
一方、近時、データバス使用効率を向上するために、書き込みコマンドに対応して供給される書き込みデータを次の書き込みコマンドの供給時にメモリセルに書き込む“ディレイドライト”と称する機能を有するSDRAMが提案されている。
【００２２】
図２７は、この種のディレイドライト機能を有するSDRAMにおいて、読み出し動作の間に書き込み動作を実行する例を示している。この例では、読み出しレイテンシおよび書き込みレイテンシは、ともに“２”にされている。
最初に供給される読み出しコマンドRD0、RD1に対応する動作は、図２４と同一であるため説明を省略する。
【００２３】
このSDRAMでは、読み出しコマンドRD1の受け付けから２クロック後に書き込みコマンドWRAが供給される。この例では、書き込みレイテンシは“２”のため、書き込みデータDA0、DA1は、書き込みコマンドWR0から２クロック遅れて供給される。すなわち、書き込みデータDA0、DA1は、読み出しデータQ11の出力後のCLK信号に同期して供給される（図２７(a)）。
【００２４】
このとき、書き込みデータDA0、DA1は、メモリセルに書き込まれず、レジスタに保持される（図２７(b)）。
この後、書き込みコマンドWRAの次のCLK信号に同期して、読み出しコマンドRD2、RD3、RD4が順次に供給され、図２４と同じタイミングで読み出し動作が実行される（図２７(c)）。メモリコア部は、書き込み動作を実行していないため、読み出し動作をすぐに実行することができる。この結果、ディレイドライト機能を有するSDRAMでは、データ信号DQが伝達されない期間が最小限になり、データバスの使用効率が向上する。
【００２５】
さらに、読み出しコマンドRD4の受け付けから２クロック後に、次の書き込みコマンドWR1が供給される（図２７(d)）。この書き込みコマンドWR1の受け付けに同期して入出力回路およびメモリコア部が動作し、レジスタに保持されている前回の書き込みデータDA0、DA1がメモリセルに書き込まれる（図２７(e)）。
次に、書き込みデータDA2、DA3が、書き込みコマンドWR1から２クロック遅れて供給される。レジスタの内容は、書き込みデータDA2、DA3に書き換えられる（図２７(f)）。
【００２６】
このように、ディレイドライト機能を有するSDRAMでは、メモリセルへの書き込み動作を、書き込みデータの取り込みタイミングとは別に実行することができる。このため、書き込みコマンドに対応するメモリコア部の動作と、この書き込みコマンド直後に供給された読み出しコマンドに対応するメモリコア部の動作とが重なることが回避される。この結果、図２３、図２４に示したSDRAMに比べ、データバスの使用効率が向上し、データの転送量が増大する。
【００２７】
【発明が解決しようとする課題】
ところで、ディレイドライト機能を有するSDRAMは、最近提案された技術であり、その製品化には検討すべき事項がある。
例えば、グラフィックメモリでは、書き込みデータの所定ビットをマスクするデータマスク機能が必須であるが、ディレイドライト機能を有するSDRAMでは、データマスク機能の具体的な検討がなされていない。このため、従来のディレイドライト機能を有するSDRAMは、データマスク機能が必要なグラフィックメモリ等には適用できなかった。
【００２８】
本発明の目的は、ディレイドライト機能を有する半導体メモリにデータのマスク機能を持たせることにある。
【００２９】
【課題を解決するための手段】
図１は、本発明に関連する回路の基本原理を示すブロック図である。
【００３０】
半導体集積回路は、メモリセルMCと、保持部２２とを備えている。
保持部２２は、書き込みコマンドに対応して供給されるメモリセルMCへの書き込みデータおよび書き込みデータの所定のビットをマスクするマスク情報を、書き込み保持データおよびマスク保持情報として保持する。半導体集積回路は、次の書き込みコマンドを受けたときに、書き込み保持データをマスク保持情報に応じてマスクしてメモリセルMCに書き込む。保持部２２は、この書き込みコマンドに対応して供給される次の書き込みデータおよび次のマスク情報を書き込み保持データおよびマスク保持情報として保持する。すなわち、書き込み保持データおよびマスク保持情報が書き換えられる。
【００３１】
このため、次の書き込みコマンドを受けたときに前回取り込んだ書き込みデータを書き込む半導体集積回路において、この書き込みデータをマスクできる。
また、半導体集積回路は、データマスク回路２３を備えている。データマスク回路２３は、保持部２２から出力される書き込み保持データおよびマスク保持情報を受け、このマスク保持情報に応じて書き込み保持データをマスクする。
【００３２】
このように、データマスク回路２３は、書き込み保持データそのものをマスクするため、マスク機能を搭載する場合に、書き込み回路等の変更は最小限で済む。
図２は、本発明に関連する回路の基本原理を示すブロック図である。
半導体集積回路は、メモリセルMCに接続されるビット線BLと、スイッチ回路２４と、書き込み回路２５と、データマスク回路２３とを備えている。
【００３３】
スイッチ回路２４は、ビット線BLに接続されており、書き込み保持データをビット線BLに伝達する。書き込み回路２５は、書き込み保持データをスイッチ回路２４に供給する。データマスク回路２３は、マスク保持情報に応じて書き込み回路２５を制御し、書き込み保持データのうち所定のビットの書き込みをマスクする。
【００３４】
このように、データマスク回路２３は、書き込み保持データでなく書き込み回路２５を制御してデータをマスクする。
また、半導体集積回路は、書き込み保持データを書き込むメモリセルを選択するデコーダ２６と、データマスク回路２３とを備えている。
データマスク回路２３は、マスク保持情報に応じてデコーダ２６を制御し、書き込み保持データのうち所定のビットの書き込みをマスクする。
【００３５】
また、半導体集積回路は、メモリセルMCに接続されるビット線BLと、スイッチ回路２４と、データマスク回路２３とを備えている。
スイッチ回路２４は、ビット線BLに接続されおり、書き込み保持データをビット線BLに伝達する。データマスク回路２３は、マスク保持情報に応じてスイッチ回路２４を制御し、書き込み保持データのうち所定のビットの書き込みをマスクする。
【００３６】
このように、データマスク回路２３は、書き込み保持データでなくスイッチ回路２４を制御してデータをマスクする。
また、半導体集積回路は、アドレス保持部２７と、アドレス比較部２８と、データ選択部２９とを備えている。
アドレス保持部２７は、書き込みコマンドに対応して供給される書き込みアドレスを書き込み保持アドレスとして保持する。アドレス比較部２８は、書き込み保持アドレスと読み出しコマンドに対応して供給される読み出しアドレスとを比較する。データ選択部２９は、アドレス比較部２８の比較により両アドレスが一致したときに、マスク保持情報に応じて、メモリセルMCからの読み出しデータおよび書き込み保持データの所定のビットをそれぞれ選択する。
【００３７】
本半導体集積回路では、書き込みデータは、書き込み動作の直後にメモリセルMCに書き込まれておらず、保持部２２に保持されている。このため、書き込み動作の直後に、同じアドレスの読み出し動作が実行される場合、その読み出し動作では、保持部２２に保持されているデータを読み出しデータにする必要がある。ところが、書き込みデータの一部がマスクされる場合、マスクされたデータは、メモリセルMCに書き込まれることはない。このため、マスクされたビットについては、保持部２２に保持されているデータではなく、メモリセルMCに保持されているデータを読み出す必要がある。
【００３８】
本半導体集積回路では、書き込み動作の直後に、同じアドレスの読み出し動作が実行される場合にも、正しいデータを読み出すことができる。
図３は、本発明の基本原理を示すブロック図である。
半導体集積回路は、メモリセルMCと、データマスク回路３０と、保持部２２とを備えている。
【００３９】
データマスク回路３０は、書き込みコマンドに対応して供給される書き込みデータおよびマスク情報を受け、この書き込みデータの所定のビットをマスク情報に応じてマスクする。保持部２２は、データマスク回路３０によりマスクされたマスクデータをマスク保持データとして保持する。半導体集積回路は、次の書き込みコマンドを受けたときに、マスク保持データをメモリセルMCに書き込む。保持部２２は、この書き込みコマンドに対応して供給される次の書き込みデータから生成されるマスクデータをマスク保持データとして保持する。すなわち、マスク保持データが書き換えられる。
【００４０】
このため、次の書き込みコマンドを受けたときに前回取り込んだ書き込みデータを書き込む半導体集積回路において、書き込みデータをマスクできる。
また、マスクデータは、保持部２２より前で生成される。すなわち、マスク制御を入力回路側で行うことが可能になる。この結果、内部回路の動作が最小限になり、消費電力を低減できる。
【００４１】
また、半導体集積回路は、アドレス保持部２７と、アドレス比較部２８と、データ選択部２９とを備えている。
この半導体集積回路では、図２に示した半導体集積回路と同様に、データ選択部２９により、書き込み動作の直後に、同じアドレスの読み出し動作が実行される場合にも、正しいデータを読み出すことができる。
【００４２】
本発明に関連する半導体集積回路の制御方法では、書き込みコマンドに対応して供給されるメモリセルへの書き込みデータおよび書き込みデータの所定のビットをマスクするマスク情報が、書き込み保持データおよびマスク保持情報として保持される。次の書き込みコマンドを受けたときに、書き込み保持データは、マスク保持情報に応じてマスクしてメモリセルに書き込まれる。また、書き込みコマンドに対応して供給される次の書き込みデータおよび次のマスク情報が、書き込み保持データおよびマスク保持情報として保持される。すなわち、書き込み保持データおよびマスク保持情報が書き換えられる。
【００４３】
したがって、次の書き込みコマンドを受けたときに前回取り込んだ書き込みデータを書き込む半導体集積回路において、書き込みデータをマスクできる。
【００４４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。なお、各図面において太線で示した信号線は、複数本で構成されていることを示している。また、太線が接続された回路の一部は、複数の要素で構成されている。
【００４５】
図４は、本発明の半導体集積回路およびその制御方法の第１の実施形態を示している。なお、従来技術で説明した回路と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、SDRAM（以下、単にSDRAMとも称する）として形成されている。半導体集積回路は、入出力制御部１、チップ制御部２ａ、およびメモリコア部３を備えている。ここで、SDRAMが複数のバンクにより構成される場合、チップ制御部２ａおよびメモリコア部３は、それぞれのバンクに対応して複数組形成される。
【００４６】
入出力制御部１およびメモリコア部３は、図２１と同一の構成である。なお、この実施形態のSDRAMは、アドレスマルチプレクス方式を採用していないため、アドレス信号ADは、読み出し動作毎および書き込み動作毎に一度に供給される。
【００４７】
チップ制御部２ａは、読み出しラッチ３２、書き込みラッチ３４、制御回路３６、シフトレジスタ３８、スイッチ回路４０、制御レジスタ４２、アドレス比較器４４、データマスク回路４６、ライトアンプ１７、センスバッファ１６、およびデータセレクタ４８を備えている。ここで、制御レジスタ４２は、図１に示した保持部２２に対応し、アドレス比較器４４およびデータセレクタ４８は、図２に示したアドレス比較部２７およびデータ選択部２９に対応している。
【００４８】
読み出しラッチ３２および書き込みラッチ３４は、所定の内部コマンド信号ICMDをそれぞれラッチし、ラッチした信号をラッチ読み出し信号LRD、ラッチ書き込み信号LWRとして出力している。
制御回路３６は、LRD信号、LWR信号を受け、複数のタイミング信号を出力している。タイミング信号は、スイッチ回路４０、センスバッファ１６、ライトアンプ１７、およびメモリコア部３に供給されている。
【００４９】
シフトレジスタ３８は、LWR信号および図示しないICLK信号を受け、所定のタイミングのセット信号SET、リセット信号RESET、およびイネーブル信号ENAを出力している。
スイッチ回路４０は、制御回路３６からのタイミング信号に応じて、内部アドレス信号IADまたはレジスタアドレス信号RADの一方をメモリコア部３に出力している。
【００５０】
制御レジスタ４２は、フラグ部FLAG、アドレス保持部ADDR、マスク保持部MASK、およびデータ保持部DATAで構成されている。
フラグ部FLAGは、SET信号およびRESET信号を受け、フラグ信号FLGを出力している。
アドレス保持部ADDRは、IAD信号、SET信号、および図示しないLWR信号を受け、ラッチアドレス信号LADおよびレジスタアドレス信号RAD、/RADを出力している。ここで、“/”の付く信号は、負論理の信号である。LAD信号およびRAD、/RAD信号は、図２に示した書き込み保持アドレスに対応している
マスク保持部MASKは、内部データマスク信号IDM、SET信号、およびインバータを介してIDQS信号の反転信号/DQSを受け、レジスタマスク信号RDMを出力している。ここで、DM信号およびIDM信号は、図１に示したマスク情報に対応し、RDM信号は、マスク保持情報に対応している。
【００５１】
データ保持部DATAは、WDB信号、SET信号、および/DQS信号を受け、ラッチ書き込みデータ信号LWDおよびレジスタ書き込みデータ信号RWDを出力している。ここで、LWD信号およびRWD信号は、図１に示した書き込み保持データに対応している。
アドレス比較器４４は、読み出し動作において、FLG信号がＨレベルのときに、内部アドレス信号IADとラッチアドレス信号LADとを比較し、両信号が一致したときに一致信号S1を出力している。
【００５２】
データマスク回路４６は、RWD信号の所定のビットをRDM信号の情報に応じてマスクし、マスクしたデータを書き込みデータマスク信号WDMとして出力している。この実施形態では、RDM信号は、RDMa、RDMbの２ビットで構成されている。また、データ信号DQは、８ビットで構成されており、WDM信号は、WDMa0-WDMa7、WDMb0-WDMb7の16ビットで構成されている。そして、RDMa信号がＨレベルのときにWDMa0-WDMa7信号がマスクされ、RDMb信号がＨレベルのときにWDMb0-WDMb7信号がマスクされる。
【００５３】
すなわち、この実施形態では、データマスク回路４６は、自ら書き込みデータをマスクする。
データセレクタ４８は、S1信号および相補のWDM信号を受け、これ等信号の状態に応じて、RDATA信号の所定のビットおよびLWD信号の所定のビットを選択し、RDB信号として出力している。
【００５４】
図５は、シフトレジスタ３８の詳細を示している。
シフトレジスタ３８は、直列に接続された３つのDフリップフロップ３８ａと、遅延回路３８ｂと、RSフリップフロップ３８ｃとで構成されている。
【００５５】
各Dフリップフロップ３８ａには、ICLK信号の反転信号が供給されている。初段のDフリップフロップ３８ａは、ICLK信号の立ち下がりエッジに同期してLWR信号を取り込んでいる。最終段のDフリップフロップ３８ａは、SET信号を出力している。遅延回路３８ｂは、LWR信号を受け、受けた信号を所定時間遅らせてRESET信号として出力している。RSフリップフロップ３８ｃは、初段のDフリップフロップ３８ａの出力信号Q1をセット端子Sで受け、SET信号をリセット端子Rで受け、ENA信号を出力している。
【００５６】
図６は、シフトレジスタ３８の動作を示している。
まず、ライトコマンドWRAを受け付けたICLK信号に同期してLWR信号が約１クロックの期間Ｈレベルになる（図６(a)）。その後のICLK信号の立ち下がりに同期してQ1信号、Q2信号、SET信号が順次に約１クロックの期間Ｈレベルになる（図６(b),(c),(d)）。また、LWR信号から遅延回路３８ｂの遅延時間だけ遅れてRESET信号がＨレベルになる（図６(e)）。ENA信号は、Q1信号の立ち上がりエッジからSET信号の立ち上がりエッジの期間Ｈレベルになる（図６(f)）。
【００５７】
図７は、制御レジスタ４２およびデータマスク回路４６の詳細を示している。
制御レジスタ４２のフラグ部FLAGは、リセット端子Rを有するDフリップフロップ４２ａで形成されている。Dフリップフロップ４２ａは、SET信号に同期してＨレベルのFLG信号を出力している。入力端子Dは電源線VCCに接続され、リセット端子RはRESET信号を受けている。
【００５８】
制御レジスタ４２のアドレス保持部ADDRは、直列に接続されたDフリップフロップ４２ｂ、４２ｃを複数組有している。前段の各Dフリップフロップ４２ｂは、LWR信号に同期してIAD信号を取り込み、取り込んだ信号をLAD信号として出力している。後段の各Dフリップフロップ４２ｃは、SET信号に同期してLAD信号を取り込み、取り込んだ信号をRAD0-RADn信号、/RAD0-/RADn信号としてそれぞれ出力している。
【００５９】
制御レジスタ４２のマスク保持部MASKは、直列に接続されたDフリップフロップ４２ｂ、４２ｃを２組有している。前段の各Dフリップフロップ４２ｂは、/DQS信号に同期してIDM信号（IDMa、IDMb）を取り込み、取り込んだ信号をマスク信号として出力している。後段の各Dフリップフロップ４２ｃは、SET信号に同期して前段からのマスク信号を取り込み、取り込んだ信号をRDMa、RDMb信号をとして出力している。
【００６０】
制御レジスタ４２のデータ保持部DATAは、直列に接続されたDフリップフロップ４２ｂ、４２ｃを複数組有している。前段の各Dフリップフロップ４２ｂは、/DQS信号に同期して16ビットのWD信号（WDa0-WDa7、WDb0-WDb7）を取り込み、取り込んだ信号を16ビットのLWD信号（LWDa、LWDb）として出力している。後段の各Dフリップフロップ４２ｃは、SET信号に同期してLWD信号を取り込み、取り込んだ信号をRWD信号（RWDa0-RWDa7、RWDb0-RWDb7）、/RWD信号（/RWDa0-/RWDa7、/RWDb0-/RWDb7）として出力している。
【００６１】
データマスク回路４６は、RWDa、RWDb、/RWDa、/RWDb信号をそれぞれ受ける複数のAND回路４６ａと、RDMa、RDMb信号をそれぞれ受ける２つのインバータ４６ｂとで構成されている。
RWDa信号を受けるAND回路４６ａは、RDMa信号のＬレベル時（非マスク時）に、RWDa、/RWDa信号をWDMa、/WDMa信号（WDMa0-WDMa7、/WDMa0-/WDMa7）として出力している。WDMa、/WDMa信号は、RDMa信号のＨレベル時（マスク時）に、ともにＬレベルになる信号である。RWDb信号を受けるAND回路４６ａは、RDMb信号のＬレベル時（非マスク時）に、RWDb、/RWDb信号を、WDMb、/WDMb信号（WDMb0-WDMb7、/WDMb0-/WDMb7）として出力している。WDMb、/WDMb信号は、RDMb信号のＨレベル時（マスク時）に、ともにＬレベルになる信号である。
【００６２】
図８は、データセレクタ４８の詳細を示している。
データセレクタ４８は、複数のスイッチ回路４８ａと、組み合わせ回路４８ｂとからなる２つのユニットを有している。各ユニットは、LWDa信号用およびLWDb信号用としてそれぞれ使用される。
スイッチ回路４８ａは、nMOSおよびpMOSのソース・ドレインを相互に接続した２つのCMOS伝達ゲートで構成されている。CMOS伝達ゲートの出力は、互いに接続されている。一方のCMOS伝達ゲートの入力端子RINには、LWD信号が供給されている。他方のCMOS伝達ゲートの入力端子MINには、RDATA信号が供給されている。
【００６３】
組み合わせ回路４８ｂは、一致信号S1がＬレベル（アドレス不一致）のとき、またはWDMa0信号、/WDMa0信号がともにＬレベル（マスク必要）のときに、MIN端子側のCMOS伝達ゲートをオンにする。これと逆に、組み合わせ回路４８ｂは、S1信号がＨレベル（アドレス一致）、かつWDMa0信号、/WDMa0信号の一方がＨレベル（マスク不要）のときに、RIN端子側のCMOS伝達ゲートをオンにする。この実施形態では、データのマスクは、８ビット単位で行われる。このため、各ユニットの組み合わせ回路４８ｂには、いずれかのビットに対応するWDM、/WDM信号を供給すればよい。
【００６４】
なお、データセレクタ５４は、図示しない制御信号により読み出し動作時のみに動作する。
次に、上述したSDRAMの動作について説明する。
図９は、SDRAMの動作サイクルでの制御フローを示している。
まず、ステップS1において、SDRAMは、コマンドを受信する。
【００６５】
次に、ステップS2において、受信したコマンドが読み出しコマンドRDまたは書き込みコマンドWRであるかが判定される。読み出しコマンドRDと判定された場合、制御はステップS3に移行する。書き込みコマンドWRと判定された場合、制御はステップS7に移行する。ここで、ステップS3-S6は、読み出し動作のフローであり、ステップS7-S10は、書き込み動作のフローである。
【００６６】
ステップS3において、FLG信号がＨレベルかどうかが判定される。図４に示した制御レジスタ４２にデータが保持されているとき、FLG信号はＨレベルになっている。このとき、制御はステップS4に移行する。制御レジスタ４２に有効なデータが保持されていないとき、FLG信号はＬレベルになっている。このとき、制御はステップS6に移行する。なお、制御レジスタ４２は、ステップS3の判定後、RESET信号を受けて、FLG信号をリセットする。
【００６７】
ステップS4において、アドレス比較部４４は、IAD信号とLAD信号とを比較し、両アドレスが一致しているかどうかを判定する。両アドレスが一致した場合、アドレス比較部４４は、一致信号S1を出力し、制御はステップS5に移行する。このとき、読み出すデータは、まだメモリセルMCには書き込まれておらず、制御レジスタ４２内に保持されている。両アドレスが不一致の場合、制御はステップS6に移行する。このとき、読み出すデータはメモリセルMCに記憶されている。
【００６８】
ステップS5において、データセレクタ４８は、マスク情報（RDM信号）に従い、マスクが必要なビットについては、メモリセルMCからのRDATA信号を出力し、マスクが不要なビットについては、制御レジスタ４２にラッチされたLWD信号を出力する。この結果、直前の書き込みコマンドWRに対応する書き込みデータのうち、マスクを指示されたビットのデータは、メモリセルMCから読み出される。そして、動作サイクルが終了する。
【００６９】
また、ステップS6では、通常の読み出し動作が実行され、メモリセルMCからの読み出しデータ（RDATA信号）が出力される。そして、動作サイクルが終了する。
一方、書き込み動作では、ステップS7において、FLG信号がＨレベルかどうかが判定される。FLG信号がＨレベルのときに、制御はステップS8に移行する。このとき、制御レジスタ４２内には、前回の書き込みコマンドWR時に取り込んだデータが保持されている。FLG信号がＬレベルのときに、制御はステップS9に移行する。このとき制御レジスタ４２に有効なデータは保持されていない。なお、制御レジスタ４２は、ステップS7の判定後、RESET信号を受けて、FLG信号をリセットする。
【００７０】
ステップS8において、SDRAMは、制御レジスタ４２に保持されているアドレス（RAD）、データ（RWD）、マスク情報（RDM）に従い、メモリセルMCにデータを書き込む。この後、制御は、ステップS9に移行する。
ステップS9において、制御レジスタ４２は、書き込みコマンドWRに対応して新たに受けたアドレス（IAD）、データ（WD）、マスク情報（DM）を取り込む。すなわち、制御レジスタ４２の内容は、書き換えられる。書き換えられたデータは、次の書き込みコマンドWRに同期してメモリセルMCに書き込まれる。
【００７１】
次に、ステップS10において、制御レジスタ４２は、有効なデータを新たに保持したため、SET信号を受けてFLG信号をＨレベルにセットする。そして、動作サイクルが終了する。
図１０は、上述したSDRAMにおいて、読み出し動作の間に書き込み動作を実行する例を示している。この例では、読み出しレイテンシおよび書き込みレイテンシは、ともに“２”にされている。また、ICLK信号の下の四角は、メモリコア部３が動作する期間を示している。
【００７２】
まず、読み出しコマンドRD0、RD1が順次に供給され、コラム制御信号CLおよびセンスバッファイネーブル信号SBEが順次活性化される（図１０(a)）。そして、メモリセルMCから読み出されたデータが、RDB信号として伝達され、DQ信号として順次に出力される（図１０(b)）。
読み出しコマンドRD1の受け付けから２クロック後に、最初の書き込みコマンドWR0が供給される。このとき、制御レジスタ４２には、有効なデータは保持されておらず、FLG信号はＬレベルにされている。このため、制御回路３６は、CL信号を活性化することはない（図１０(c)）。また、書き込みコマンドWR0とともに供給される書き込み用のアドレス信号AD（図示せず）が制御レジスタ４２にラッチされ、LAD信号が生成される（図１０(d)）。
【００７３】
書き込みデータD0a、D0bは、書き込みコマンドWR0から２クロック遅れて供給される。書き込みデータD0a、D0bは、直列並列変換器１１により並列の書き込みデータ信号WDに変換される（図１０(e)）。変換されたWD信号は、/DQS信号の立ち上がりエッジ（図示せず）に同期して制御レジスタ４２にラッチされる。このとき、データマスク信号DMも制御レジスタ４２にラッチされる。ラッチされた各信号は、SET信号の活性化に同期して制御レジスタ４２のDフリップフロップ４２ｃに保持される。保持された信号は、RAD信号、RWD信号、およびRDM信号としてそれぞれ出力される（図１０(f),(g)）。
【００７４】
この後、書き込みコマンドWR0の次のCLK信号に同期して、読み出しコマンドRD2、RD3、RD4が順次に供給され、図２７と同様に読み出し動作が実行される。このとき、メモリコア部３は、書き込み動作を実行していないため、すぐに読み出し動作が実行される。
さらに、読み出しコマンドRD4の受け付けから２クロック後に、次の書き込みコマンドWR1が供給される（図１０(h)）。このとき、制御回路３６は、FLG信号のＨレベルを受けてCL信号を活性化し、メモリコア部３を動作させる。制御回路３６は、スイッチ回路４０を制御し、前回の書き込みコマンドWR0に対応するRAD信号を書き込みアドレスとしてメモリコア部３に供給する。また、データマスク回路４６は、RWD信号をRDM信号によりマスクする（図１０(i)）。マスクしたデータをライトアンプ１７を介してメモリコア部３に供給する。そして、前回の書き込みコマンドWR0に対応するデータの書き込み動作（ディレイドライト動作）が実行される。
【００７５】
書き込みコマンドWR1により、SET信号が活性化され、この書き込みコマンドWR1に対応するデータは、制御レジスタ４２のDフリップフロップ４２ｃに保持される。保持された信号は、RAD信号、RWD信号、およびRDM信号としてそれぞれ出力される（図１０(j),(k)）。
書き込みコマンドWR1の次のCLK信号に同期して、読み出しコマンドRD5、RD6が順次に供給される（図１０(l)）。
【００７６】
アドレス比較器４４は、読み出しコマンドRD5に対応するIAD信号（図示せず）と、ライトコマンドWR1に対応するLAD信号とを、FLG信号に同期して比較する（図１０(m)）。両信号が一致した場合、一致信号S1は、Ｈレベルになる（図１０(n)）。
データセレクタ４８は、S1信号のＨレベルおよび所定のレジスタマスク信号RDMa、RDMbを受け、そのマスク情報に応じてLWD信号をRDB信号として出力する。RDMa信号のみマスクを示している場合、RDMaに対応する最初のデータ信号DQ（Q50）は、メモリセルMCから読み出されと、RDMbに対応する次のデータ信号DQ（D1b）は、制御レジスタ４２から読み出される（図１０(o)）。
【００７７】
このように、この実施形態の半導体集積回路およびその制御方法では、制御レジスタ４２にマスク情報を保持し、アドレス比較器４４およびデータセレクタ４８を制御することで、ディレイドライト機能を有するSDRAMに、データマスク機能を持たせることができる。
また、データマスク回路２３は、レジスタ書き込みデータ信号RWDをレジスタマスク信号RDMでマスクして書き込みデータマスク信号WDMを生成する。すなわち、書き込みデータを直接マスクデータに変換したので、マスク機能を搭載する場合に、書き込み回路等の変更を最小限にできる。
【００７８】
そして、アドレス比較部４４、データマスク回路４６、およびデータセレクタ４８により、書き込みデータがマスクされ、書き込み動作の直後に同じアドレスの読み出し動作が実行された場合にも、正しいデータを読み出すことができる。
図１１は、本発明の半導体集積回路の第２の実施形態を示している。なお、第１の実施形態と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
【００７９】
この実施形態では、チップ制御部２ｂのデータマスク回路５０、ライトアンプ５２、およびデータセレクタ５４が、第１の実施形態のチップ制御部２ａと相違している。その他の構成は、第１の実施形態と同一である。ここで、ライトアンプ５２は、図２に示した書き込み回路２５に対応している。
【００８０】
データマスク回路５０は、例えば、AND回路で構成されており、書き込み制御信号WCONの活性化時にレジスタマスク信号RDM（RDMa、RDMb）をマスク信号MSK（MSKa、MSKb）として出力している。
ライトアンプ５２は、MSKa信号およびMSKb信号の活性化時に、レジスタ書き込みデータ信号RWDa信号およびRWDb信号をそれぞれデータ信号DBとして出力している。各MSK信号は、例えば、ライトアンプ５４内に形成された伝達ゲートを制御している。データ信号DBは、図２に示したスイッチ回路２４に対応するコラムスイッチ（図示せず）を介してビット線BLに伝達される。
【００８１】
すなわち、この実施形態のSDRAMでは、データマスク回路５０は、ライトアンプ５２を制御して、書き込みデータをマスクする。
データセレクタ５４は、アドレス一致信号S1、RDM信号を受け、これ等信号の状態に応じて、読み出しデータ信号RDATAの所定のビットおよびラッチ書き込みデータ信号LWDの所定のビットを選択し、読み出しデータ信号RDBとして出力している。
【００８２】
図１２は、データセレクタ５４の詳細を示している。
データセレクタ５４は、複数のスイッチ回路４８ａと、組み合わせ回路５４ａとからなる２つのユニットを有している。組み合わせ回路５４ａを除く構成は、データセレクタ４８と同一である。
組み合わせ回路５４ａは、一致信号S1がＬレベル（アドレス不一致）のとき、またはRDMa信号（RDMb信号）がＨレベル（マスク必要）のときに、MIN端子側のCMOS伝達ゲートをオンにする。これと逆に、組み合わせ回路４８ｂは、S1信号がＨレベル（アドレス一致）、かつRDMa信号（RDMb信号）がＬレベル（マスク不要）のときに、RIN端子側のCMOS伝達ゲートをオンにする。
【００８３】
この実施形態のSDRAMにおける動作サイクルでの制御フローおよび動作タイミングは、上述した図９および図１０と同一である。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ライトアンプ５２を制御することで書き込みデータをマスクできる。
【００８４】
図１３は、本発明の半導体集積回路の第３の実施形態を示している。なお、第１の実施形態と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
この実施形態では、チップ制御部２ｃのデータマスク回路５６、ライトアンプ１７、およびメモリコア部３のコラムデコーダ５８が、第２の実施形態と相違している。その他の構成は、第２の実施形態と同一である。
【００８５】
データマスク回路５６は、コラム制御信号CL、書き込み制御信号WCON、およびレジスタマスク信号RDM（RDMa、RDMb）を受け、コラム制御信号CL2（CL2a、CL2b）を出力している。データマスク回路５６は、読み出し動作時（WCON信号=Ｌレベル）に、CL信号をCL2信号として出力し、書き込み動作時（WCON信号=Ｈレベル）、かつRDM信号がＨレベルのときに、CL信号をCL2信号として出力する回路である。
【００８６】
コラムデコーダ５８は、CL2信号に応じてデコード信号を活性化し、コラムスイッチ（図示せず）を制御している。
この実施形態のSDRAMにおける動作サイクルでの制御フローおよび動作タイミングは、上述した図９および図１０と同一である。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、コラムデコーダ５８を制御することで書き込みデータをマスクできる。
【００８７】
図１４は、本発明の半導体集積回路の第４の実施形態を示している。なお、第１の実施形態と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
【００８８】
この実施形態では、チップ制御部２ｄの制御回路６０、データマスク回路６２、およびメモリコア部３のセンスアンプ６４、コラムデコーダ２１が、第３の実施形態と相違している。その他の構成は、第３の実施形態と同一である。
制御回路６０は、センスアンプ６４を制御する読み出しイネーブル信号RDENおよび書き込みイネーブル信号WRENを出力している。データマスク回路６２は、レジスタマスク信号RDM（RDMa、RDMb）の非活性化時に、書き込みイネーブル信号WRENを書き込みイネーブル信号WREN2（WREN2a、WREN2b）として出力している。
【００８９】
図１５は、センスアンプ６４およびその周囲の回路を示している。
センスアンプは６４は、２つのCMOSインバータの入力と出力を互いに接続して構成されている。各CMOSインバータの出力は、それぞれビット線/BL、BLに接続されている。各CMOSインバータのpMOSのソースには、センスアンプイネーブル信号SAENが接続され、各CMOSインバータのnMOSのソースには、センスアンプイネーブル信号/SAENが接続されている。
【００９０】
また、各ビット線BL、/BLには、２つのnMOSを並列に接続した読み出しスイッチ６６ａ、６６ｂおよび書き込みスイッチ６８ａ、６８ｂがそれぞれ接続されている。ここで、書き込みスイッチ６８ａ、６８ｂは、図２に示したスイッチ回路２４に対応している。
読み出しスイッチ６６ａ、６６ｂは、それぞれ一端を読み出しイネーブル信号/RDENに接続し、他端から読み出しデータ信号RDDB、/RDDBを出力している。読み出しスイッチ６６ａ、６６ｂにおける一端側のnMOSのゲートは、コラム選択信号CLnを受け、他端側のnMOSのゲートは、それぞれビット線/BL、BLに接続されている。すなわち、この実施形態では、読み出しスイッチ６６ａ、６６ｂは、増幅能力を有している。メモリセルMCからの読み出しデータは、nMOSのゲートをビット線BL、/BLに伝達された読み出し信号で制御することで伝達される。このような回路方式は、一般にダイレクトセンス方式と称されている。ダイレクトセンス方式は、メモリセルMCから読み出されたデータを完全に増幅する前にコラム選択信号CLnを活性化しても、読み出し動作が正しく実行される。このため、高速動作に適している。
【００９１】
書き込みスイッチ６８ａ、６８ｂは、それぞれ、一端を書き込みデータ信号/WDB、WDBに接続し、他端をビット線/BL、BLに接続している。書き込みスイッチ６８ａ、６８ｂにおける一端側のnMOSのゲートは、WREN2信号を受け、他端側のnMOSのゲートは、CLn信号を受けている。書き込み動作は、WREN2信号が活性化されて書き込みスイッチ６８ａ、６８ｂがオンすることで実行される。この実施形態では、データマスク回路６２が、RDM信号に応じてWREN2信号を制御することで、書き込みデータがマスクされる。
【００９２】
また、書き込みスイッチ専用のコラム選択信号を設け、WREN2信号の代わりにこのコラム選択信号を使用してマスク制御を行ってもよい。このとき、図１５に示したコラム選択信号CLnは、読み出しスイッチ６６ａ、６６ｂに接続されるコラム選択信号CLnと、書き込みスイッチ６８ａ、６８ｂに接続されるコラム選択信号CLnに分けられる。
【００９３】
この実施形態のSDRAMにおける動作サイクルでの制御フローおよび動作タイミングは、上述した図９および図１０と同一である。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、書き込みスイッチ６８ａ、６８ｂを制御することで書き込みデータをマスクできる。特に、ダイレクトセンス方式のセンスアンプ部の場合、これ等回路を変更することなく本発明を適用できる。センスアンプ周辺の回路のレイアウト設計は、メモリセルMCと同様に高度の技術を必要とする。このような回路を流用できるため、SDRAMの開発期間を短縮できる。
【００９４】
図１６は、本発明の半導体集積回路の第５の実施形態を示している。なお、第１の実施形態と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
【００９５】
この実施形態では、入出力制御部１ａは、第１の実施形態の直列並列変換器１０および制御レジスタ４２の代わりにデータマスク回路７０および制御レジスタ７２を有している。
データマスク回路７０は、マスクバッファ/ラッチ８からマスクデータを順次に受け、受けた信号で入力データ信号DINを順次にマスクし、相補のデータマスク信号として直列並列変換器１１に出力している。すなわち、この実施形態では、入力制御部１ａで書き込みデータがマスクされる。直列並列変換器１１は、マスクされたデータを並列の書き込みデータマスク信号WDM0、/WDM0に変換している。
【００９６】
チップ制御部２ｅの制御レジスタ７２は、FLAG部、ADDR部、DATA部が形成されており、MASK部は形成されていない。DATA部は、図７に示したDATA部と異なり、相補のWDM0信号、/WDM0信号をそれぞれラッチおよび保持するDフリップフロップ４２ｂ、４２ｃを有している。そして、DATA部は、ラッチおよび保持したデータをラッチ書き込みデータ信号LWDおよび書き込みデータマスク信号WDMとして出力している。FLAG部およびADDR部は図７と同一の回路である。
【００９７】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、入出力制御部１ａでマスク制御を行った。このため、コア制御部２ｅでマスク制御を行う必要がなくなり、内部回路の動作が最小限になる。この結果、消費電力を低減できる。
図１７は、本発明の半導体集積回路の第６の実施形態を示している。なお、第５の実施形態と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
【００９８】
この実施形態では、入出力制御部１ｂは、第１の実施形態の入出力制御部１にデータマスク回路７４を追加して構成されている。チップ制御部２ｅは、第５の実施形態と同一の回路である。
【００９９】
データマスク回路７４は、直列並列変換器１０からの並列のマスク信号を受け、データ信号WDをマスクし、相補のWDM0信号、/WDM0信号として出力している。
この実施形態においても、上述した第５の実施形態と同様の効果を得ることができる。
図１８は、本発明の半導体集積回路の第７の実施形態を示している。なお、上述した実施形態と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
【０１００】
この実施形態の半導体集積回路は、CLK信号の両エッジに同期してデータ信号DQを取り込むDDR方式のグラフィックメモリとして形成されている。
グラフィックメモリは、入出力制御部１ｃ、チップ制御部２ｆ、およびメモリコア部３を備えている。
入出力制御部１ｃは、クロックバッファ４、コマンドデコーダ７６、アドレスバッファ６、DQSバッファ７、マスクバッファ/ラッチ８、入出力バッファ/レジスタ９、直列並列変換器１０、直列並列変換器１１、カラーレジスタ７８、マスクレジスタ８０、および並列直列変換器１２を備えている。
【０１０１】
コマンドデコーダ７６は、コマンド信号CMDを受け、受けたコマンドを解読し、内部コマンド信号ICMD、内部マスク信号IMSK、および内部カラーレジスタ信号ICLRとして出力している。ここで、ICMD信号は、読み出しコマンド、通常の書き込みコマンド、およびブロック書き込みコマンド等を含んでいる。ブロック書き込みモードは、複数バイトのデータを連続して書き込むためのグラフィックメモリ特有の動作モードである。IMSK信号は、マスクレジスタ設定コマンドを受けたときに活性化され、ICLR信号は、カラーレジスタ設定コマンドを受けたときに活性化される。
【０１０２】
カラーレジスタ７８は、ICLR信号に同期して直列並列変換器１１からの書き込みデータ信号WD0を取り込み、カラー信号CLRとして出力している。カラーレジスタ７８に保持されているカラーデータ（CLR信号）は、ブロック書き込みモード時の書き込みデータとして使用される。
マスクレジスタ８０は、IMSK信号に同期して直列並列変換器１１からのWD0信号を取り込み、マスクレジスタ信号MRとして出力している。マスクレジスタ８０に保持されているデータ（MR信号）は、ブロック書き込みモード時に書き込まれるカラーデータの所定のビットをマスクするために使用される。すなわち、このグラフィックメモリでは、マスクレジスタ８０によりデータ信号DQを１ビット毎にマスクできる。
【０１０３】
チップ制御部２ｆは、読み出しラッチ３２、書き込みラッチ８２、制御回路３６、シフトレジスタ８４、スイッチ回路４０、８６、８８、制御レジスタ９０、アドレス比較器４４、データマスク回路９２、ライトアンプ１７、センスバッファ１６、およびデータセレクタ４８を備えている。
書き込みラッチ８２は、所定のICMD信号をラッチし、ラッチした信号をそれぞれラッチ書き込み信号LWRおよびバーストライト信号BWRとして出力している。
【０１０４】
シフトレジスタ８４は、LWR信号、BWR信号、および図示しないICLK信号を受け、所定のタイミングのセット信号SET、リセット信号RESET、およびイネーブル信号ENAを出力している。
スイッチ回路８６は、BWR信号に応じて、カラーレジスタ７８からのCLR信号または直列並列変換器１１からのデータ信号を選択し、書き込みデータ信号WDとして出力している。
【０１０５】
スイッチ回路８８は、BWR信号に応じて、WD0信号またはＨレベルの入力信号を選択し、バーストマスク信号BMSKとして出力している。
制御レジスタ９０は、フラグ部FLAG、アドレス保持部ADDR、マスク保持部MASK、データ保持部DATA、およびバーストアドレスマスク部BMASKで構成されている。フラグ部FLAG、アドレス保持部ADDR、マスク保持部MASK、データ保持部DATAは、第１の実施形態と同一の回路である。
【０１０６】
バーストアドレスマスク部BMASKは、BMSK信号を図示しない/DQS信号に同期して取り込み、取り込んだ信号をレジスタバーストアドレスマスク信号RAMとして出力している。
データマスク回路９２は、レジスタ書き込みデータ信号RWD信号の所定のビットをレジスタマスク信号RDMおよびのMR信号に応じてマスクし、マスクしたデータを書き込みデータマスク信号WDMとして出力している。
【０１０７】
図１９は、データマスク回路９２およびライトアンプ１７の詳細を示している。
データマスク回路９２は、ｎ個の組み合わせ回路９２(0)-９２(n)から構成されている。この実施形態では、“ｎ”および後述する“ｍ”は、DQ信号のビット数の２倍である16にされている。各組み合わせ回路９２(0)-９２(n)は、AND回路９２ａと、２つのAND回路９２ｂと、複数のAND回路９２ｃとを有している。
【０１０８】
AND回路９２ａは、マスク保持部MASKからのRDM信号（RDM0、RDM1）のＬレベルおよびマスクレジスタ８０からのMR信号（MR0-MRn）のＨレベルを受けて活性化され、Ｈレベルを出力する回路である。AND回路９２ｂは、AND回路９２ａからＨレベルを受けて活性化され、RWD信号の相補の信号を出力する回路である。AND回路９２ｃは、バーストアドレスマスク部BMASKからのRAM信号（RAM0-RAMm）に応じて活性化され、相補のRWD2、/RWD2信号をライトアンプ１７に伝達する回路である。
【０１０９】
ライトアンプ１７は、ｎ×ｍ個の書き込み回路１７(00)-１７(nm）から構成されている。各書き込み回路１７(00)-１７(nm）は、２つのインバータからなるバッファの入力および出力にnMOS伝達ゲート１７ａ、１７ｂをそれぞれ接続している。nMOS伝達ゲート１７ａのゲート電極には、WREN信号から形成された取り込みパルス信号が供給されている。nMOS伝達ゲート１７ｂのゲート電極は、組み合わせ回路１７ｃで制御されている。組み合わせ回路１７ｃは、nMOS伝達ゲート１７ａから伝達される相補のRWD2、/RWD2信号がともにＬレベルのとき、WREN信号から形成された書き込みパルス信号のnMOS伝達ゲート１７ｂへの伝達を禁止する回路である。
【０１１０】
次に、上述したグラフィックメモリの動作について説明する。
まず、通常の書き込み動作時には、図１８に示したスイッチ回路８６は、BWR信号のＬレベルを受けて直列並列変換器１１からのWD0信号を選択し、WD信号として出力する。同様に、スイッチ回路８８は、Ｈレベルの信号を選択し、BMSK信号として出力する。バーストアドレスマスク部BMASKは、各BMSK信号が全てＨレベルのとき、RAM信号を非活性化する。すなわち、通常動作時には、バーストアドレスマスク機能は無効になる。そして、RDM信号により所定のデータをマスクして、第１の実施形態と同じタイミングでディレイドライト動作が行われる。
【０１１１】
図２０は、ブロック書き込みモード時の書き込みデータ動作の概要を示している。なお、図２０では、書き込みデータおよびバーストコラムアドレスが８ビットの例を示している。実際には、この実施形態のグラフィックメモリは、CLK信号の立ち上がりエッジおよび立ち下がりエッジに同期してデータ信号DQを取り込むことができるため、書き込みデータおよびバーストコラムアドレスは16ビットである。
【０１１２】
ブロック書き込みモード時には、あらかじめ、カラーレジスタ設定コマンドおよびマスクレジスタ設定コマンドが供給され、図１８に示したカラーレジスタ７８およびマスクレジスタ８０に所定の値が書き込まれる。この例では、カラーレジスタ７８およびマスクレジスタ８０には、１６進数の“3A”および“4B”がそれぞれ書き込まれている。
【０１１３】
また、ブロック書き込みコマンドを受けて、書き込みラッチ８２は、BWR信号をＨレベルにする。スイッチ回路８６は、BWR信号を受けて、CLR信号を選択しWD信号として出力する。スイッチ回路８８は、BWR信号を受けて、ブロック書き込みコマンドに対応するWD0信号（DQ信号）を選択しBMSK信号として出力する。この例では、コラムアドレスをマスクするBMSK信号（DQ信号）は、１６進数の“67”にされている。
【０１１４】
制御レジスタ９０は、ブロック書き込みコマンドによるSET信号を受けて各データを保持する。保持されたデータは、次のブロック書き込みコマンドまたは書き込みコマンドを受けて、メモリセルMCに書き込まれる。
具体的には、図１９に示したデータマスク回路９２は、次のブロック書き込みコマンドまたは書き込みコマンドを受けて、RWD信号（カラーレジスタ７８のカラーデータ）をRAM信号（コラムアドレスのマスクデータ）に応じたライトアンプ１７に出力する。この際、各データマスク回路９２から出力される相補のRWD2、/RWD2信号は、次の場合にＬレベルになる。
【０１１５】
（１）RDM0信号またはRDM1信号（８ビット毎のマスク信号）がＨレベルのとき、８個のデータマスク回路９２から出力される全RWD2、/RWD2信号。
（２）MR0-MRn信号（マスクレジスタ８０のマスクデータ）がＬレベルのとき、対応するデータマスク回路９２から出力されるRWD2、/RWD2信号。
（３）RAM信号がＬレベルのとき、対応するデータマスク回路９２から出力されるRWD2、/RWD2信号。
【０１１６】
したがって、図２０に示したように、書き込みデータは、まず８ビット毎にマスクされ、次に、マスクレジスタ８０のデータに応じてマスクされ、さらに、各コラムアドレス毎にマスクされる。RDM0、RDM1信号がＬレベルの場合、８ビット毎のマスクはないため、カラーレジスタ７８に設定したデータは、図示したマスクパターンとして順次にライトアンプ１７に伝達され、メモリコア部３に書き込まれる。すなわち、ブロック書き込みが実行される。
【０１１７】
このように、ブロック書き込みモードを有するグラフィックメモリにおいても、従来のマスク機能を維持したまま、さらにディレイドライト動作を行うことができる。
【０１１８】
さらに、本発明をCLK信号の両エッジに同期してデータ信号DQを取り込むDDR方式のグラフィックメモリに適用したので、より高速に書き込み動作を実行できる。
図２１は、本発明の半導体集積回路の第８の実施形態を示している。なお、上述した第７の実施形態と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
【０１１９】
この実施形態の半導体集積回路は、CLK信号の両エッジに同期してデータ信号DQを取り込むDDR方式のグラフィックメモリとして形成されている。
この実施形態では、チップ制御部２ｇは、第７の実施形態のチップ制御部２ｆにマスク制御回路９４を追加して構成されている。また、データマスク回路９６が第７の実施形態のデータマスク回路９２と相違している。その他の回路は、第７の実施形態と同一である。
【０１２０】
マスク制御回路９４は、図１９に示したAND回路９２ａと同一の回路である。マスク制御回路９４は、直列並列変換器１０からの内部マスク信号IDMのＬレベルおよびマスクレジスタ８０からのMR信号のＨレベルを受けて活性化され、Ｈレベルを出力する回路である。マスク制御回路９４の出力信号は、制御レジスタ９０のマスク保持部MASKに保持されている。
【０１２１】
データマスク回路９６は、レジスタ書き込みデータ信号RWD信号の所定のビットをレジスタマスク信号RDMに応じてマスクし、マスクしたデータを書き込みデータマスク信号WDMとして出力している。
図２２は、データマスク回路９６およびライトアンプ１７の詳細を示している。
データマスク回路９６は、図１９に示したデータマスク回路９２のAND回路９２ａをRDM信号を受けるインバータ９６ａに置き換えた回路である。ライトアンプ１７は、図１９と同一の回路である。
【０１２２】
この実施形態のグラフィックメモリでは、マスク制御回路９４によりIDM信号とMR信号とを合成し、合成したマスク情報をマスク保持部MASKに保持している。このため、データマスク回路９６の論理規模を小さくでき、書き込み動作を第７の実施形態に比べ高速化できる。
なお、上述した実施形態では、本発明をSDRAMおよびグラフィックメモリに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明をクロック信号に同期して動作するFCRAM等の他のDRAMに適用してもよい。あるいは、DRAMのメモリコアを内蔵したシステムLSIに適用してもよい。
【０１２３】
また、上述した第１の実施形態では、本発明をDDR SDRAMに適用した例について述べたが、例えば、クロック信号の立ち上がりエッジに同期してデータを入出力するSDR SDRAM（Single Data Rate SDRAM）に適用してもよい。
さらに、上述した第１の実施形態では、読み出しレイテンシと書き込みレイテンシをともに“２”にした例について述べた。各レイテンシは、“２”以外でもよく、読み出しレイテンシと書き込みレイテンシを別の値にしてもよい。
【０１２４】
また、本発明が適用される半導体製造プロセスは、CMOSプロセスに限られず、Bi-CMOSプロセスでもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１２５】
【発明の効果】
本発明の半導体集積回路では、マスク動作に関係する内部回路の動作を最小限にでき、消費電力を低減できる。
【０１２８】
本発明の半導体集積回路では、書き込み動作の直後に、同じアドレスの読み出し動作が実行される場合にも、正しいデータを読み出すことができる。
【図面の簡単な説明】
【図１】 本発明に関連する回路の基本原理を示すブロック図である。
【図２】 本発明に関連する回路の基本原理を示すブロック図である。
【図３】 本発明の基本原理を示すブロック図である。
【図４】本発明の半導体集積回路およびその制御方法の第１の実施形態を示すブロック図である。
【図５】図４のシフトレジスタを示す回路図である。
【図６】図５のシフトレジスタの動作を示すタイミング図である。
【図７】図４の制御レジスタおよびデータマスク回路を示す回路図である。
【図８】図４のデータセレクタを示す回路図である。
【図９】第１の実施形態のSDRAMにおける動作サイクルでの制御を示すフローチャートである。
【図１０】第１の実施形態のSDRAMの動作を示すタイミング図である。
【図１１】本発明の半導体集積回路の第２の実施形態を示すブロック図である。
【図１２】図１１のデータセレクタを示す回路図である。
【図１３】本発明の半導体集積回路の第３の実施形態を示すブロック図である。
【図１４】本発明の半導体集積回路の第４の実施形態を示すブロック図である。
【図１５】図１４のセンスアンプおよびその周囲を示す回路図である。
【図１６】本発明の半導体集積回路の第５の実施形態を示すブロック図である。
【図１７】本発明の半導体集積回路の第６の実施形態を示すブロック図である。
【図１８】本発明の半導体集積回路の第７の実施形態を示すブロック図である。
【図１９】図１８のデータマスク回路およびライトアンプを示す回路図である。
【図２０】第７の実施形態におけるブロック書き込みモード時の書き込みデータ動作の概要を示す説明図である。
【図２１】本発明の半導体集積回路の第８の実施形態を示すブロック図である。
【図２２】図２１のデータマスク回路およびライトアンプを示す回路図である。
【図２３】従来のSDRAMを示すブロック図である。
【図２４】図２３のSDRAMの動作を示すタイミング図である。
【図２５】従来のSDRAMの別の例を示すブロック図である。
【図２６】図２５のSDRAMの動作を示すタイミング図である。
【図２７】従来のディレイドライト機能を有するSDRAMにおける動作を示すタイミング図である。
【符号の説明】
１、１ａ、１ｂ、１ｃ 入出力制御部
２ａ、２ｂ、２ｃ、２ｄ、２ｄ、２ｅ、２ｆ、２ｇ チップ制御部
３ メモリコア部
４ クロックバッファ
５ コマンドデコーダ
６ アドレスバッファ
７ DQSバッファ
８ マスクバッファ/ラッチ
９ 入出力バッファ/レジスタ
１０、１１ 直列並列変換器
１２ 並列直列変換器
１６ センスバッファ
１７ ライトアンプ
２２ 保持部
２３ データマスク回路
２４ スイッチ回路
２５ 書き込み回路
２６ デコーダ
２７ アドレス保持部
２８ アドレス比較部
２９ データ選択部
３０ データマスク回路
３２ 読み出しラッチ
３４ 書き込みラッチ
３６ 制御回路
３８ シフトレジスタ
４０ スイッチ回路
４２ 制御レジスタ
４４ アドレス比較器
４６ データマスク回路
４８ データセレクタ
５０ データマスク回路
５２ ライトアンプ
５４ データセレクタ
５６ データマスク回路
５８ コラムデコーダ
６０ 制御回路
６２ データマスク回路
６４ センスアンプ
７０ データマスク回路
７２ 制御レジスタ
７４ データマスク回路
７６ コマンドデコーダ
７８ カラーレジスタ
８０ マスクレジスタ
８２ 書き込みラッチ
８４ シフトレジスタ
８６、８８ スイッチ回路
９０ 制御レジスタ
９２ データマスク回路
９４ マスク制御回路
９６ データマスク回路
AD アドレス信号
ADDR アドレス保持部
BL、/BL ビット線
BMASK バーストアドレスマスク部
BMSK バーストマスク信号
BWR バーストライト信号
CL、CL2 コラム制御信号
CLK クロック信号
CLn コラム選択信号
CLR カラー信号
CMD コマンド信号
DATA データ保持部
DB データ信号
DIN 入力データ信号
DM データマスク信号
DOUT 出力データ信号
DQ データ信号
DQS データストローブ信号
ENA イネーブル信号
FLAG フラグ部
FLG フラグ信号
IAD 内部アドレス信号
ICLK 内部クロック信号
ICLR 内部カラーレジスタ信号
ICMD 内部コマンド信号
IDM 内部データマスク信号
IDQS 内部データストローブ信号
IMSK 内部マスク信号
LAD ラッチアドレス信号
LRD ラッチ読み出し信号
LWD ラッチ書き込みデータ信号
LWR ラッチ書き込み信号
MASK マスク保持部
MC メモリセル
MR マスクレジスタ信号
MSK マスク信号
RAD、/RAD レジスタアドレス信号
RBM レジスタバーストマスク信号
RDATA 読み出しデータ信号
RDB 読み出しデータ信号
RDEN 読み出しイネーブル信号
RDM レジスタマスク信号
RESET リセット信号
RWD レジスタ書き込みデータ信号
S1 一致信号
SEB センスバッファイネーブル信号
SET セット信号
WCON 書き込み制御信号
WD、WDB 書き込みデータ信号
WDM 書き込みデータマスク信号
WL ワード線
WREN、WREN2 書き込みイネーブル信号
Claims (2)
- メモリセルと、
書き込みコマンドに対応して供給される書き込みデータおよびマスク情報を受け、該書き込みデータの所定のビットを前記マスク情報に応じてマスクするデータマスク回路と、
前記データマスク回路によりマスクされたマスクデータをマスク保持データとして保持する保持部とを備え、
次の書き込みコマンドを受けたときに、前記マスク保持データを前記メモリセルに書き込み、
前記次の書き込みコマンドに対応して供給される次の書き込みデータから生成されるマスクデータを前記マスク保持データとして保持することを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記書き込みコマンドに対応して供給される書き込みアドレスを書き込み保持アドレスとして保持するアドレス保持部と、
前記書き込み保持アドレスと読み出しコマンドに対応して供給される読み出しアドレスとを比較するアドレス比較部と、
該アドレス比較部の比較により両アドレスが一致したときに、前記マスク保持情報に応じて、前記メモリセルからの読み出しデータおよび前記書き込み保持データの所定のビットをそれぞれ選択するデータ選択部とを備えたことを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31839499A JP4515566B2 (ja) | 1999-11-09 | 1999-11-09 | 半導体集積回路 |
| US09/629,619 US6252804B1 (en) | 1999-11-09 | 2000-07-31 | Semiconductor integrated circuit, and method of controlling same |
| KR1020000046353A KR100648534B1 (ko) | 1999-11-09 | 2000-08-10 | 반도체 집적 회로 및 그 제어 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31839499A JP4515566B2 (ja) | 1999-11-09 | 1999-11-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001135082A JP2001135082A (ja) | 2001-05-18 |
| JP4515566B2 true JP4515566B2 (ja) | 2010-08-04 |
Family
ID=18098674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31839499A Expired - Fee Related JP4515566B2 (ja) | 1999-11-09 | 1999-11-09 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6252804B1 (ja) |
| JP (1) | JP4515566B2 (ja) |
| KR (1) | KR100648534B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4817477B2 (ja) * | 1998-10-30 | 2011-11-16 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| JP4090165B2 (ja) * | 1999-11-22 | 2008-05-28 | 富士通株式会社 | 半導体記憶装置 |
| JP4588158B2 (ja) * | 2000-03-28 | 2010-11-24 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| US6515914B2 (en) * | 2001-03-21 | 2003-02-04 | Micron Technology, Inc. | Memory device and method having data path with multiple prefetch I/O configurations |
| US6918016B1 (en) * | 2001-07-17 | 2005-07-12 | Advanced Micro Devices, Inc. | Method and apparatus for preventing data corruption during a memory access command postamble |
| JP2003066108A (ja) * | 2001-08-28 | 2003-03-05 | Mitsubishi Electric Corp | 半導体テスト回路 |
| WO2004084230A1 (ja) * | 2003-03-20 | 2004-09-30 | Fujitsu Limited | 特殊書き込みモードを有する半導体記憶装置 |
| JP4768221B2 (ja) * | 2003-11-07 | 2011-09-07 | 富士通セミコンダクター株式会社 | メモリ装置 |
| KR100845796B1 (ko) | 2006-02-07 | 2008-07-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 입출력 회로 및 방법 |
| KR100800382B1 (ko) * | 2006-08-17 | 2008-02-01 | 삼성전자주식회사 | 반도체 메모리 장치에서의 신호제어방법 및 그에 따른컬럼선택라인 인에이블 신호 발생회로 |
| KR100907008B1 (ko) * | 2007-12-21 | 2009-07-08 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 데이터 마스킹 방법 |
| KR100925371B1 (ko) * | 2008-01-07 | 2009-11-09 | 주식회사 하이닉스반도체 | 반도체 집적 회로의 테스트 회로 |
| JP4947395B2 (ja) | 2010-01-07 | 2012-06-06 | 横河電機株式会社 | 半導体試験装置 |
| KR101223537B1 (ko) * | 2010-10-29 | 2013-01-21 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR20120095700A (ko) * | 2011-02-21 | 2012-08-29 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR102538703B1 (ko) * | 2018-05-02 | 2023-06-01 | 에스케이하이닉스 주식회사 | 모드레지스터제어회로를 포함하는 반도체시스템 |
| CN113519026B (zh) * | 2021-06-03 | 2023-05-02 | 长江存储科技有限责任公司 | 具有数据掩码的高速存储器器件 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09180439A (ja) * | 1995-12-27 | 1997-07-11 | Hitachi Ltd | 半導体記憶装置 |
| US5838631A (en) * | 1996-04-19 | 1998-11-17 | Integrated Device Technology, Inc. | Fully synchronous pipelined ram |
| JP3604861B2 (ja) * | 1997-03-11 | 2004-12-22 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JPH1145568A (ja) * | 1997-07-24 | 1999-02-16 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP4007673B2 (ja) * | 1998-03-31 | 2007-11-14 | 富士通株式会社 | メモリ装置 |
| JP2000100160A (ja) * | 1998-09-18 | 2000-04-07 | Nec Corp | 同期型半導体メモリ |
-
1999
- 1999-11-09 JP JP31839499A patent/JP4515566B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-31 US US09/629,619 patent/US6252804B1/en not_active Expired - Lifetime
- 2000-08-10 KR KR1020000046353A patent/KR100648534B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010050041A (ko) | 2001-06-15 |
| KR100648534B1 (ko) | 2006-11-24 |
| JP2001135082A (ja) | 2001-05-18 |
| US6252804B1 (en) | 2001-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061004 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091027 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091117 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100112 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100511 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100513 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140521 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |