KR100648534B1

KR100648534B1 - 반도체 집적 회로 및 그 제어 방법

Info

Publication number: KR100648534B1
Application number: KR1020000046353A
Authority: KR
Inventors: 도미타히로요시
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1999-11-09
Filing date: 2000-08-10
Publication date: 2006-11-24
Also published as: US6252804B1; KR20010050041A; JP4515566B2; JP2001135082A

Abstract

본 발명은 메모리 셀을 구비하여 지연 기록 기능(delayed write function)을 갖는 반도체 집적 회로에, 데이터의 마스크 기능을 갖게 하는 것을 과제로 한다.

메모리 셀(MC)과 유지부(22)를 구비한다. 유지부(22)는 기록 커맨드에 대응하여 공급되는 기록 데이터 및 기록 데이터의 소정 비트를 마스크하는 마스크 정보를, 기록 유지 데이터 및 마스크 유지 정보로서 유지한다. 반도체 집적 회로는 다음 기록 커맨드를 수신했을 때에, 기록 유지 데이터를 마스크 유지 정보에 따라서 마스크하여 메모리 셀(MC)에 기록한다. 유지부(22)는 이 기록 커맨드에 대응하여 공급되는 다음 기록 데이터 및 다음 마스크 정보를 기록 유지 데이터 및 마스크 유지 정보로서 유지한다. 이 때문에, 지연 기록 기능을 갖는 반도체 집적 회로에 있어서, 기록 데이터를 마스크할 수 있다.

Description

반도체 집적 회로 및 그 제어 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF CONTROLLING SAME}

도 1은 제1항 및 제2항에 기재한 발명의 기본 원리를 나타내는 블록도.

도 2는 제3항 내지 제6항에 기재한 발명의 기본 원리를 나타내는 블록도.

도 3은 제7항 및 제8항에 기재한 발명의 기본 원리를 나타내는 블록도.

도 4는 본 발명의 반도체 집적 회로 및 그 제어 방법의 제1 실시 형태를 나타내는 블록도.

도 5는 도 4의 시프트 레지스터를 나타내는 회로도.

도 6은 도 5의 시프트 레지스터의 동작을 나타내는 타이밍도.

도 7은 도 4의 제어 레지스터 및 데이터 마스크 회로를 나타내는 회로도.

도 8은 도 4의 데이터 셀렉터를 나타내는 회로도.

도 9는 제1 실시 형태의 SDRAM에 있어서의 동작 사이클에서의 제어를 나타내는 흐름도.

도 10은 제1 실시 형태의 SDRAM의 동작을 나타내는 타이밍도.

도 11은 본 발명의 반도체 집적 회로의 제2 실시 형태를 나타내는 블록도.

도 12는 도 11의 데이터 셀렉터를 나타내는 회로도.

도 13은 본 발명의 반도체 집적 회로의 제3 실시 형태를 나타내는 블록도.

도 14는 본 발명의 반도체 집적 회로의 제4 실시 형태를 나타내는 블록도.

도 15는 도 14의 감지 증폭기 및 그 주위를 나타내는 회로도.

도 16은 본 발명의 반도체 집적 회로의 제5 실시 형태를 나타내는 블록도.

도 17은 본 발명의 반도체 집적 회로의 제6 실시 형태를 나타내는 블록도.

도 18은 본 발명의 반도체 집적 회로의 제7 실시 형태를 나타내는 블록도.

도 19는 도 18의 데이터 마스크 회로 및 기록 증폭기를 나타내는 회로도.

도 20은 제7 실시 형태에 있어서의 블록 기록 모드시의 기록 데이터 동작의 개요를 나타내는 설명도.

도 21은 본 발명의 반도체 집적 회로의 제8 실시 형태를 나타내는 블록도.

도 22는 도 21의 데이터 마스크 회로 및 기록 증폭기를 나타내는 회로도.

도 23은 종래의 SDRAM을 나타내는 블록도.

도 24는 도 23의 SDRAM의 동작을 나타내는 타이밍도.

도 25는 종래의 SDRAM의 다른 예를 나타내는 블록도.

도 26은 도 25의 SDRAM의 동작을 나타내는 타이밍도.

도 27은 종래의 지연 기록 기능을 갖는 SDRAM에 있어서의 동작을 나타내는 타이밍도.

<도면의 주요 부분에 대한 설명>

1, 1a, 1b, 1c : 입출력 제어부

2a, 2b, 2c, 2d, 2d, 2e, 2f, 2g : 칩 제어부

3 : 메모리 코어부

4 : 클록 버퍼

5 : 커맨드 디코더

6 : 어드레스 버퍼

7 : DQS 버퍼

8 : 마스크 버퍼/래치

9 : 입출력 버퍼/레지스터

10, 11 : 직렬 병렬 변환기

12 : 병렬 직렬 변환기

16 : 감지 버퍼

17 : 기록 증폭기

22 : 유지부

23 : 데이터 마스크 회로

24 : 스위치 회로

25 : 기록 회로

26 : 디코더

27 : 어드레스 유지부

28 : 어드레스 비교부

29 : 데이터 선택부

30 : 데이터 마스크 회로

32 : 판독 래치

34 : 기록 래치

36 : 제어 회로

38 : 시프트 레지스터

40 : 스위치 회로

42 : 제어 레지스터

44 : 어드레스 비교기

46 : 데이터 마스크 회로

48 : 데이터 셀렉터

50 : 데이터 마스크 회로

52 : 기록 증폭기

54 : 데이터 셀렉터

56 : 데이터 마스크 회로

58 : 컬럼 디코더

60 : 제어 회로

62 : 데이터 마스크 회로

64 : 감지 증폭기

70 : 데이터 마스크 회로

72 : 제어 레지스터

74 : 데이터 마스크 회로

76 : 커맨드 디코더

78 : 컬러 레지스터

80 : 마스크 레지스터

82 : 기록 래치

84 : 시프트 레지스터

86, 88 : 스위치 회로

90 : 제어 레지스터

92 : 데이터 마스크 회로

94 : 마스크 제어 회로

96 : 데이터 마스크 회로

AD : 어드레스 신호

ADDR : 어드레스 유지부

BL, /BL : 비트선

BMASK : 버스트 어드레스 마스크부

BMSK : 버스트 마스크 신호

BWR : 버스트 기록 신호

CL, CL2 : 컬럼 제어 신호

CLK : 클록 신호

CLn : 컬럼 선택 신호

CLR : 컬러 신호

CMD : 커맨드 신호

DATA : 데이터 유지부

DB : 데이터 신호

DIN : 입력 데이터 신호

DM : 데이터 마스크 신호

DOUT : 출력 데이터 신호

DQ : 데이터 신호

DQS : 데이터 스트로브 신호

ENA : 인에이블 신호

FLAG : 플래그부

FLG : 플래그 신호

IAD : 내부 어드레스 신호

ICLK : 내부 클록 신호

ICLR : 내부 컬러 레지스터 신호

ICMD : 내부 커맨드 신호

IDM : 내부 데이터 마스크 신호

IDQS : 내부 데이터 스트로브 신호

IMSK : 내부 마스크 신호

LAD : 래치 어드레스 신호

LRD : 래치 판독 신호

LWD : 래치 기록 데이터 신호

LWR : 래치 기록 신호

MASK : 마스크 유지부

MC : 메모리 셀

MR : 마스크 레지스터 신호

MSK : 마스크 신호

RAD, /RAD : 레지스터 어드레스 신호

RBM : 레지스터 버스트 마스크 신호

RDATA : 판독 데이터 신호

RDB : 판독 데이터 신호

RDEN : 판독 인에이블 신호

RDM : 레지스터 마스크 신호

RESET : 리셋트 신호

RWD : 레지스터 기록 데이터 신호

S1 : 일치 신호

SEB : 감지 버퍼 인에이블 신호

SET : 셋트 신호

WCON : 기록 제어 신호

WD, WDB : 기록 데이터 신호

WDM : 기록 데이터 마스크 신호

WL : 워드선

WREN, WREN2 : 기록 인에이블 신호

본 발명은 메모리 셀을 갖춘 반도체 집적 회로 및 그 제어 방법에 관한 것으로, 특히, 데이터 마스크 기능을 갖는 반도체 집적 회로에 관한 것이다.

반도체 집적 회로는 반도체 제조 기술의 발달에 의해 고속화의 일로를 걷고 있다. 특히, 마이크로 컴퓨터 등의 동작 주파수는 해마다 증가되고 있어, DRAM 등의 반도체 메모리의 동작 주파수와의 격차는 점점 더 커지고 있다.

이 격차를 축소하기 위해서, SDRAM(Synchronous DRAM), DDR SDRAM(Double Data Rate Synchronous DRAM), FCRAM(Fast Cycle RAM) 등의 고속 메모리가 개발되어 있다.

도 23은 클록 신호의 상승 엣지 및 하강 엣지에 동기하여 데이터를 입출력하는 DDR SDRAM(이하, 단순히 SDRAM이라고도 함)의 일례를 나타낸다. 또, 각 도면에 있어서 굵은 선으로 나타낸 신호선은 복수 라인으로 구성되어 있는 것을 나타낸다. 또, 굵은 선이 접속된 회로의 일부는 복수의 요소로 구성된다.

SDRAM은 입출력 제어부(1), 칩 제어부(2) 및 복수의 메모리 코어부(3)를 구비한다. 여기서, SDRAM이 복수의 뱅크에 의해 구성되는 경우, 칩 제어부(2) 및 메모리 코어부(3)는 각각의 뱅크에 대응하여 복수 조(組) 형성된다.

입출력 제어부(1)는 클록 버퍼(4), 커맨드 디코더(5), 어드레스 버퍼(6), DQS 버퍼(7), 마스크 버퍼/래치(8), 입출력 버퍼/레지스터(9), 직렬 병렬 변환기(10, 11) 및 병렬 직렬 변환기(12)를 포함한다.

클록 버퍼(4)는 외부로부터 클록 신호(CLK)를 수신하여, 수신한 신호를 내부 클록 신호(ICLK)로서 소정의 회로에 출력한다. 커맨드 디코더(5)는 커맨드 신호(CMD)를 수신하여, 수신한 커맨드를 해독하여, 내부 커맨드 신호(ICMD)로서 출력한다. 어드레스 버퍼(6)는 어드레스 신호(AD)를 수신하여, 수신한 신호를 내부 어드레스 신호(IAD)로서 출력한다. 또, 이 SDRAM은 어드레스 멀티 플렉스 방식을 채용하고 있지 않기 때문에, 어드레스 신호(AD)는 판독 동작마다 및 기록 동작마다 한번에 공급된다.

DQS 버퍼(7)는 데이터 스트로브 신호(DQS)를 수신하여, 수신한 신호를 내부 데이터 스트로브 신호(IDQS)로서 출력한다. 마스크 버퍼/래치(8)는 인에이블 신호(ENA)의 활성화시에, 내부 데이터 스트로브 신호(IDQS)에 동기하여 데이터 마스크 신호(DM)를 수신하여, 수신한 신호를 직렬 병렬 변환기(10)에 출력한다. 입출력 데이터 버퍼/레지스터(9)는 판독 동작에 있어서, 출력 데이터 신호(DOUT)를 수신하여, 인에이블 신호(ENA)의 활성화시에, 수신한 신호를 내부 데이터 스트로브 신호(IDQS)에 동기하여 데이터 신호(DQ)로서 출력한다(판독 동작시). 또, 입출력 데이터 버퍼/레지스터(9)는 기록 동작에 있어서, 인에이블 신호(ENA)의 활성화시에 내부 데이터 스트로브 신호(IDQS)에 동기하여 데이터 신호(DQ)를 수신하여, 수신한 신호를 입력 데이터 신호(DIN)로서 출력한다(기록 동작시).

직렬 병렬 변환기(10)는 마스크 버퍼/래치(8)로부터 연속하여 공급되는 마스 크 신호를 병렬로 변환하여, 내부 마스크 신호(IDM)으로서 출력한다. 직렬 병렬 변환기(11)는 입출력 버퍼/레지스터(9)로부터 공급되는 직렬의 입력 데이터 신호(DIN)를 순차로 수신하여, 수신한 신호를 병렬로 변환하여 기록 데이터 신호(WDB)로서 출력한다. 병렬 직렬 변환기(12)는 감지 버퍼(16)로부터 공급되는 병렬의 판독 데이터 신호(RDB)를 직렬로 변환하여, 출력 데이터 신호(DOUT)로서 순차로 출력한다.

칩 제어부(2)는 커맨드 래치(13), 제어 회로(14), 데이터 마스크 회로(15), 감지 버퍼(16) 및 기록 증폭기(17)를 구비한다.

커맨드 래치(13)는 내부 커맨드 신호(ICMD)를 수신하여, 수신한 신호에 따라서 판독 제어 신호(RD), 기록 제어 신호(WR) 등을 출력한다. 제어 회로(14)는 판독 제어 신호(RD) 및 기록 제어 신호(WR)를 수신하여, 인에이블 신호(ENA) 및 복수의 타이밍 신호를 출력한다. 타이밍 신호는 감지 버퍼(16), 기록 증폭기(17) 및 메모리 코어부(3)의 로우 디코더(19), 감지 증폭기(20), 컬럼 디코더(21)에 공급된다.

데이터 마스크 회로(15)는 기록 데이터 신호(WDB) 중, 내부 마스크 신호(IDM)에 따른 소정의 비트를 마스크하여, 마스크한 신호를 기록 데이터 신호(WDBM)로서 출력한다.

감지 버퍼(16)는 메모리 코어부(3)로부터의 데이터 신호(DB)를 수신하여, 수신한 신호를 타이밍 신호에 동기하여 판독 데이터 신호(RDB)로서 출력한다. 기록 증폭기(17)는 기록 데이터 신호(WDBM)를 수신하여, 수신한 신호를 타이밍 신호에 동기하여 데이터 신호(DB)로서 출력한다.

메모리 코어부(3)는 복수의 메모리 셀(MC)을 갖는 메모리 셀부(18), 로우 디코더(19), 감지 증폭기(20) 및 컬럼 디코더(21)를 포함한다.

로우 디코더(19)는 타이밍 신호 및 내부 어드레스 신호(IAD)로부터 생성되는 프리디코드 신호를 수신하여, 메모리 셀(MC)에 접속된 워드선(WL)을 활성화하는 기능을 갖는다. 컬럼 디코더(21)는 타이밍 신호 및 내부 어드레스 신호(IAD)로부터 생성되는 프리디코드 신호를 수신하여, 비트선(BL)에 접속된 컬럼 스위치(도시하지 않음)를 제어하는 기능을 갖는다. 감지 증폭기(20)는 판독 동작시에 메모리 셀(MC)로부터 비트선(BL)을 통해 전달되는 데이터를 증폭하고, 기록 동작시에 기록 동작시에 공급되는 데이터 신호(DB)를 증폭하는 기능을 갖는다.

도 24는 상술한 SDRAM에 있어서, 판독 동작 동안에 기록 동작을 실행하는 예를 나타낸다. 이 예에서는, 판독 커맨드의 수신에서부터 판독 데이터가 출력될 때까지의 클록수인 판독 레이턴시(latency)가 "2"로 되어 있다. 또한, 기록 커맨드의 수신에서부터 기록 데이터를 접수할 때까지의 클록수인 기록 레이턴시가 "0"으로 되어 있다.

또, 이후의 설명에서는 클록 신호(CLK)를 CLK 신호와 같이 생략하여 부르는 경우가 있다.

우선, 판독 커맨드(RD0, RD1)가 CLK 신호에 동기하여 순차로 공급되어, 메모리 코어부(3)가 동작한다(도 24(a)). 또, 특별히 도시하지는 않지만, 판독 커맨드와 함께, 판독 어드레스가 공급된다. 메모리 코어부(3)는 판독 커맨드의 접수에서 부터 약 1 클록 늦게 판독 데이터를 출력한다. 이 후, 입출 력 회로가 동작한다(도 24(b)). 여기서, 입출력 회로는 도 23에 나타낸 감지 버퍼(16), 병렬 직렬 변환기(12) 및 입출력 버퍼/레지스터(9)에 대응한다.

그리고, 판독 데이터(Q00, Q01, Q10, Q11)가 각 판독 커맨드(RD0, RD1)의 접수에서부터 2 클록후에 순차로 데이터 신호(DQ)로서 출력된다. 판독 데이터(Q00, Q01 및 Q10, Q11)는 병렬의 판독 데이터(RDB)를 병렬 직렬 변환기(12)에 의해 변환함으로써 생성된다.

이 후, 기록 커맨드가 공급된다. DQ 신호를 전달하는 단자는 입출력 단자이기 때문에, 기록 데이터(DA0, DA1)는 신호의 충돌을 피하기 위해서 판독 데이터(Q11)의 출력후가 아니면 공급할 수 없다. 또한, 기록 레이턴시는 "0"이기 때문에, 기록 커맨드(WRA)는 기록 데이터(DA0)와 같은 CLK 신호에 동기하여 공급된다(도 24(c)). 특별히 도시하지는 않지만, 기록 데이터와 함께 기록 어드레스가 공급된다.

기록 커맨드(WRA)를 수신한 후, 입출력 회로가 동작하여, 기록 데이터(DA0, DA1)를 병렬로 변환한다. 변환된 기록 데이터(WDB)의 소정의 비트는 데이터 마스크 회로(15)에 의해 마스크되어, 기록 데이터(WDBM)로서 메모리 코어부(3)에 전달된다(도 24(d)). 이 때의 입출력 회로는 도 23에 나타낸 입출력 버퍼/레지스터(9), 직렬 병렬 변환기(11), 데이터 마스크 회로(15) 및 기록 증폭기(17)에 대응한다. 메모리 코어부(3)는 기록 커맨드(WRA)의 접수에서부터 약 1 클록 늦게 동작하여, 메모리 셀(MC)에 데이터를 기록한다(도 24(e)).

이어서, 판독 커맨드가 공급된다. 이 때, 메모리 코어부(3)의 동작이 중복하지 않기 위해, 판독 커맨드(RD2)는 기록 커맨드(WRA)의 접수에서부터 2 클록후의 CLK 신호에 동기하여 공급할 필요가 있다. 이 후, 상술한 판독 동작과 같은 식으로, 메모리 코어부(3) 및 입출력 회로가 동작한다(도 24(f)). 그리고, 판독 레이턴시에 대응하는 2 클록후에 최초의 판독 데이터(Q20)가 출력된다.

이와 같이, 도 23에 나타낸 SDRAM에서는, 기록 동작후에 판독 동작을 실행하는 경우, 데이터 신호(DQ)는 3 클록 이상의 기간에 걸치어 전달되지 않는다. 이 결과, 데이터 신호(DQ)를 전달하는 데이터 버스의 사용 효율이 저하된다.

도 25는 DDR SDRAM의 다른 예를 나타낸다.

이 SDRAM은 칩 제어부(2)의 회로 구성이 도 23과 상이하다. 즉, 이 SDRAM은 커맨드 래치(13)와 제어 회로(14)의 사이에 시프트 레지스터(22)를 구비한다. 시프트 레지스터(22)는 커맨드 래치(13)로부터 출력되는 WR 신호를 수신하여, 수신한 신호를 소정의 클록수만큼 늦춰 지연 기록 제어 신호(WRD)로서 제어 회로(14)에 출력한다. 이 때문에, 제어 회로(14)의 동작은 기록 커맨드의 공급에서부터 소정 클록수 후에 시작된다. 그 밖의 회로 구성은 도 23과 동일하다.

도 26은 상술한 SDRAM에 있어서, 판독 동작 동안에 기록 동작을 실행하는 예를 나타낸다. 이 예에서는, 판독 레이턴시 및 기록 레이턴시는 모두 "2"로 되어 있다.

최초에 공급되는 판독 커맨드(RD0, RD1)에 대응하는 동작은 도 24와 동일하기 때문에 설명을 생략한다.

이 SDRAM에서는, 판독 커맨드(RD1)의 접수에서부터 2 클록후에 기록 커맨드(WRA)가 공급된다. 이 예에서는, 기록 레이턴시는 "2"이기 때문에, 기록 데이터(DA0, DA1)는 기록 커맨드(WRA)에서부터 2 클록 늦게 공급된다. 즉, 기록 데이터(DA0, DA1)는 판독 데이터(Q11)의 출력후의 CLK 신호에 동기하여 공급된다(도 26(a)).

이 후, 도 24와 같은 타이밍에 기록 동작 및 판독 동작이 실행된다.

도 25에 나타낸 SDRAM에서는 기록 커맨드의 공급 타이밍을 빨리 할수 있지만, 내부의 동작은 도 24와 동일하게 된다. 이 때문에, 도 25에 나타낸 타이밍과 마찬가지로, 기록 동작후에 판독 동작을 실행하는 경우, 데이터 신호(DQ)는 3 클록 이상의 기간에 걸쳐 전달되지 않아, 데이터 버스의 사용 효율이 저하된다.

이와 같이, 종래의 SDRAM은 판독 동작과 기록 동작이 혼재하는 랜덤 액세스시에 데이터 버스의 사용 효율이 저하되는 문제가 있었다. 데이터 버스의 사용 효율이 저하되면, 단위 시간당 데이터 전송량이 저감된다. 이 때문에, 예컨대, 화상 처리와 같이 랜덤 액세스를 빈번히 행하는 그래픽 메모리에 SDRAM 등의 고속 메모리를 채용하는 것은 곤란했다.

한편, 최근, 데이터 버스 사용 효율을 향상시키기 위해서, 기록 커맨드에 대응하여 공급되는 기록 데이터를 다음 기록 커맨드의 공급시에 메모리 셀에 기록하는 "지연 기록(delayed write)"라 불리는 기능을 갖는 SDRAM이 제안되어 있다.

도 27은 이런 종류의 지연 기록 기능을 갖는 SDRAM에 있어서, 판독 동작 동안에 기록 동작을 실행하는 예를 나타낸다. 이 예에서는, 판독 레이턴시 및 기록 레이턴시는 모두 "2"로 되어 있다.

최초로 공급되는 판독 커맨드(RD0, RD1)에 대응하는 동작은 도 24와 동일하기 때문에 설명을 생략한다.

이 SDRAM에서는, 판독 커맨드(RD1)의 접수에서부터 2 클록후에 기록 커맨드(WRA)가 공급된다. 이 예에서는, 기록 레이턴시는 "2"이기 때문에, 기록 데이터(DA0, DA1)는 기록 커맨드(WR0)로부터 2클록 늦게 공급된다. 즉, 기록 데이터(DA0, DA1)는 판독 데이터(Q11) 출력후의 CLK 신호에 동기하여 공급된다(도 27(a)).

이 때, 기록 데이터(DA0, DA1)는 메모리 셀에 기록되지 않고, 레지스터에 유지된다(도 27(b)).

이 후, 기록 커맨드(WRA)의 다음 CLK 신호에 동기하여, 판독 커맨드(RD2, RD3, RD4)가 순차로 공급되어, 도 24와 같은 타이밍에 판독 동작이 실행된다(도 27(c)). 메모리 코어부는 기록 동작을 실행하지 않고 있기 때문에, 판독 동작을 바로 실행할 수 있다. 이 결과, 지연 기록 기능을 갖는 SDRAM에서는 데이터 신호(DQ)가 전달되지 않는 기간이 최소한으로 되어, 데이터 버스의 사용 효율이 향상된다.

또한, 판독 커맨드(RD4)의 접수에서부터 2 클록후에, 다음 기록 커맨드(WR1)가 공급된다(도 27(d)). 이 기록 커맨드(WR1)의 접수에 동기하여 입출력 회로 및 메모리 코어부가 동작하여, 레지스터에 유지되어 있는 전회의 기록 데이터(DA0, DA1)가 메모리 셀에 기록된다(도 27(e)).

이어서, 기록 데이터(DA2, DA3)가 기록 커맨드(WR1)로부터 2 클록 늦게 공급된다. 레지스터의 내용은 기록 데이터(DA2, DA3)에 재기록된다(도 27(f)).

이와 같이, 지연 기록 기능을 갖는 SDRAM에서는, 메모리 셀에의 기록 동작을, 기록 데이터를 수신하는 타이밍과는 별도로 실행할 수 있다. 이 때문에, 기록 커맨드에 대응하는 메모리 코어부의 동작과, 이 기록 커맨드 직후에 공급된 판독 커맨드에 대응하는 메모리 코어부의 동작이 겹치는 것을 회피할 수 있다. 이 결과, 도 23, 도 24에 나타낸 SDRAM에 비하여, 데이터 버스의 사용 효율이 향상되어, 데이터의 전송량이 증대된다.

그런데, 지연 기록 기능을 갖는 SDRAM은 최근 제안된 기술이며, 그 제품화에는 검토하여야 할 사항이 있다.

예컨대, 그래픽 메모리에서는 기록 데이터의 소정 비트를 마스크하는 데이터 마스크 기능이 필수이지만, 지연 기록 기능을 갖는 SDRAM에서는 데이터 마스크 기능의 구체적인 검토가 이루어지지 않고 않다. 이 때문에, 종래의 지연 기록 기능을 갖는 SDRAM은 데이터 마스크 기능이 필요한 그래픽 메모리 등에는 적용할 수 없었다.

본 발명의 목적은 지연 기록 기능을 갖는 반도체 메모리에 데이터의 마스크 기능을 갖게 하는 데에 있다.

도 1은 청구범위 제1항 및 제2항에 기재한 발명의 기본 원리를 나타내는 블 록도이다.

제1항의 반도체 집적 회로는 메모리 셀(MC)과, 유지부(22)를 구비한다.

유지부(22)는 기록 커맨드에 대응하여 공급되는 메모리 셀(MC)에의 기록 데이터 및 기록 데이터의 소정의 비트를 마스크하는 마스크 정보를, 기록 유지 데이터 및 마스크 유지 정보로서 유지한다. 반도체 집적 회로는 다음 기록 커맨드를 수신했을 때에, 기록 유지 데이터를 마스크 유지 정보에 따라서 마스크하여 메모리 셀(MC)에 기록한다. 유지부(22)는 이 기록 커맨드에 대응하여 공급되는 다음 기록 데이터 및 다음 마스크 정보를 기록 유지 데이터 및 마스크 유지 정보로서 유지한다. 즉, 기록 유지 데이터 및 마스크 유지 정보가 재기록된다.

이 때문에, 다음 기록 커맨드를 수신했을 때에 전회 수신한 기록 데이터를 기록하는 반도체 집적 회로에 있어서, 이 기록 데이터를 마스크할 수 있다.

제2항의 반도체 집적 회로는 데이터 마스크 회로(23)를 구비한다. 데이터 마스크 회로(23)는 유지부(22)로부터 출력되는 기록 유지 데이터 및 마스크 유지 정보를 수신하여, 이 마스크 유지 정보에 따라서 기록 유지 데이터를 마스크한다.

이와 같이, 데이터 마스크 회로(23)는 기록 유지 데이터 그 자체를 마스크하기 때문에, 마스크 기능을 탑재하는 경우에, 기록 회로 등의 변경은 최소한으로 끝난다.

도 2는 청구범위 제3항 내지 제6항에 기재한 발명의 기본 원리를 나타내는 블록도이다.

제3항의 반도체 집적 회로는 메모리 셀(MC)에 접속되는 비트선(BL)과, 스위 치 회로(24)와, 기록 회로(25)와, 데이터 마스크 회로(23)를 구비한다.

스위치 회로(24)는 비트선(BL)에 접속되어 있어, 기록 유지 데이터를 비트선(BL)에 전달한다. 기록 회로(25)는 기록 유지 데이터를 스위치 회로(24)에 공급한다. 데이터 마스크 회로(23)는 마스크 유지 정보에 따라서 기록 회로(25)를 제어하여, 기록 유지 데이터 중 소정 비트의 기록을 마스크한다.

이와 같이, 데이터 마스크 회로(23)는 기록 유지 데이터가 아니라 기록 회로(25)를 제어하여 데이터를 마스크한다.

제4항의 반도체 집적 회로는 기록 유지 데이터를 기록하는 메모리 셀을 선택하는 디코더(26)와, 데이터 마스크 회로(23)를 구비한다.

데이터 마스크 회로(23)는 마스크 유지 정보에 따라서 디코더(26)를 제어하여, 기록 유지 데이터 중 소정 비트의 기록을 마스크한다.

제5항의 반도체 집적 회로는 메모리 셀(MC)에 접속되는 비트선(BL)과, 스위치 회로(24)와, 데이터 마스크 회로(23)를 구비한다.

스위치 회로(24)는 비트선(BL)에 접속되어 있어, 기록 유지 데이터를 비트선(BL)에 전달한다. 데이터 마스크 회로(23)는 마스크 유지 정보에 따라서 스위치 회로(24)를 제어하여, 기록 유지 데이터 중 소정 비트의 기록을 마스크한다.

이와 같이, 데이터 마스크 회로(23)는 기록 유지 데이터가 아니라 스위치 회로(24)를 제어하여 데이터를 마스크한다.

제6항의 반도체 집적 회로는 어드레스 유지부(27)와, 어드레스 비교부(28)와, 데이터 선택부(29)를 구비한다.

어드레스 유지부(27)는 기록 커맨드에 대응하여 공급되는 기록 어드레스를 기록 유지 어드레스로서 유지한다. 어드레스 비교부(28)는 기록 유지 어드레스와 판독 커맨드에 대응하여 공급되는 판독 어드레스를 비교한다. 데이터 선택부(29)는 어드레스 비교부(28)의 비교에 의해 양 어드레스가 일치했을 때에, 마스크 유지 정보에 따라서, 메모리 셀(MC)로부터의 판독 데이터 및 기록 유지 데이터의 소정 비트를 각각 선택한다.

본 반도체 집적 회로에서는, 기록 데이터는 기록 동작 직후에 메모리 셀(MC)에 기록되지 않고, 유지부(22)에 유지된다. 이 때문에, 기록 동작 직후에, 동일한 어드레스의 판독 동작이 실행되는 경우, 그 판독 동작에서는 유지부(22)에 유지되어 있는 데이터를 판독 데이터로 할 필요가 있다. 그런데, 기록 데이터의 일부가 마스크되는 경우, 마스크된 데이터는 메모리 셀(MC)에 기록되는 일은 없다. 이 때문에, 마스크된 비트에 관해서는 유지부(22)에 유지되어 있는 데이터가 아니라, 메모리 셀(MC)에 유지되어 있는 데이터를 판독할 필요가 있다.

본 반도체 집적 회로에서는 기록 동작 직후에, 동일한 어드레스의 판독 동작이 실행되는 경우에도 올바른 데이터를 판독할 수 있다.

도 3은 청구범위 제7항 및 제8항에 기재한 발명의 기본 원리를 나타내는 블록도이다.

제7항의 반도체 집적 회로는 메모리 셀(MC)과, 데이터 마스크 회로(30)와, 유지부(22)를 구비한다.

데이터 마스크 회로(30)는 기록 커맨드에 대응하여 공급되는 기록 데이터 및 마스크 정보를 수신하여, 이 기록 데이터의 소정의 비트를 마스크 정보에 따라서 마스크한다. 유지부(22)는 데이터 마스크 회로(30)에 의해 마스크된 마스크 데이터를 마스크 유지 데이터로서 유지한다. 반도체 집적 회로는 다음 기록 커맨드를 수신했을 때에, 마스크 유지 데이터를 메모리 셀(MC)에 기록한다. 유지부(22)는 이 기록 커맨드에 대응하여 공급되는 다음 기록 데이터로부터 생성되는 마스크 데이터를 마스크 유지 데이터로서 유지한다. 즉, 마스크 유지 데이터가 재기록된다.

이 때문에, 다음 기록 커맨드를 수신했을 때에 전회 수신한 기록 데이터를 기록하는 반도체 집적 회로에 있어서, 기록 데이터를 마스크할 수 있다.

또한, 마스크 데이터는 유지부(22)보다 앞에 생성된다. 즉, 마스크 제어를 입력 회로측에서 실행할 수 있게 된다. 이 결과, 내부 회로의 동작이 최소한으로 되어, 소비 전력을 저감할 수 있다.

제8항의 반도체 집적 회로는 어드레스 유지부(27)와, 어드레스 비교부(28)와, 데이터 선택부(29)를 구비한다.

이 반도체 집적 회로에서는, 제6항의 반도체 집적 회로와 마찬가지로, 데이터 선택부(29)에 의해, 기록 동작 직후에, 동일한 어드레스의 판독 동작이 실행되는 경우에도 올바른 데이터를 판독할 수 있다.

제9항의 반도체 집적 회로의 제어 방법에서는, 기록 커맨드에 대응하여 공급되는 메모리 셀에의 기록 데이터 및 기록 데이터의 소정의 비트를 마스크하는 마스크 정보가 기록 유지 데이터 및 마스크 유지 정보로서 유지된다. 다음 기록 커맨드를 수신했을 때에, 기록 유지 데이터는 마스크 유지 정보에 따라서 마스크하여 메모리 셀에 기록된다. 또한, 기록 커맨드에 대응하여 공급되는 다음 기록 데이터 및 다음 마스크 정보가 기록 유지 데이터 및 마스크 유지 정보로서 유지된다. 즉, 기록 유지 데이터 및 마스크 유지 정보가 재기록된다.

따라서, 다음 기록 커맨드를 수신했을 때에 전회 수신한 기록 데이터를 기록하는 반도체 집적 회로에 있어서, 기록 데이터를 마스크할 수 있다.

이하, 본 발명의 실시 형태를 도면을 이용하여 설명한다. 한편, 각 도면에 있어서 굵은 선으로 나타낸 신호선은 복수 라인으로 구성되어 있음을 나타내고 있다. 또한, 굵은 선이 접속된 회로의 일부는 복수의 요소로 구성되어 있다.

도 4는 본 발명의 반도체 집적 회로 및 그 제어 방법의 제1 실시 형태를 나타내고 있다. 이 실시 형태는 청구범위 제1항, 제2항, 제6항 및 제9항에 대응한다. 또, 종래 기술에서 설명한 회로와 동일한 회로에 관해서는 동일한 부호를 붙여, 이들 회로에 관한 상세한 설명을 생략한다.

이 실시 형태의 반도체 집적 회로는 실리콘 기판 상에, CMOS 프로세스 기술을 사용하여, SDRAM(이하, 단순히 SDRAM이라고도 함)으로서 형성되어 있다. 반도체 집적 회로는 입출력 제어부(1), 칩 제어부(2a) 및 메모리 코어부(3)를 갖추고 있다. 여기서, SDRAM이 복수의 뱅크에 의해 구성되는 경우, 칩 제어부(2a) 및 메모리 코어부(3)는 각각의 뱅크에 대응하여 복수 조 형성된다.

입출력 제어부(1) 및 메모리 코어부(3)는 도 21과 동일한 구성이다. 또한, 이 실시 형태의 SDRAM은 어드레스 멀티 플렉스 방식을 채용하고 있지 않기 때문에, 어드레스 신호(AD)는 판독 동작마다 및 기록 동작마다 한번에 공급된다.

칩 제어부(2a)는 판독 래치(32), 기록 래치(34), 제어 회로(36), 시프트 레지스터(38), 스위치 회로(40), 제어 레지스터(42), 어드레스 비교기(44), 데이터 마스크 회로(46), 기록 증폭기(17), 감지 버퍼(16) 및 데이터 셀렉터(48)를 갖추고 있다. 여기서, 제어 레지스터(42)는 도 1에 나타낸 유지부(22)에 대응하고, 어드레스 비교기(44) 및 데이터 셀렉터(48)는 도 2에 나타낸 어드레스 비교부(27) 및 데이터 선택부(29)에 대응한다.

판독 래치(32) 및 기록 래치(34)는 소정의 내부 커맨드 신호(ICMD)를 각각 래치하여, 래치한 신호를 래치 판독 신호(LRD), 래치 기록 신호(LWR)로서 출력한다.

제어 회로(36)는 LRD 신호, LWR 신호를 수신하여, 복수의 타이밍 신호를 출력한다. 타이밍 신호는 스위치 회로(40), 감지 버퍼(16), 기록 증폭기(17) 및 메모리 코어부(3)에 공급된다.

시프트 레지스터(38)는 LWR 신호 및 도시하지 않은 ICLK 신호를 수신하여, 소정 타이밍의 셋트 신호(SET), 리셋트 신호(RESET) 및 인에이블 신호(ENA)를 출력한다.

스위치 회로(40)는 제어 회로(36)로부터의 타이밍 신호에 따라서, 내부 어드레스 신호(IAD) 또는 레지스터 어드레스 신호(RAD)의 한쪽을 메모리 코어부(3)에 출력한다.

제어 레지스터(42)는 플래그부(FLAG), 어드레스 유지부(ADDR), 마스크 유지부(MASK) 및 데이터 유지부(DATA)로 구성되어 있다.

플래그부(FLAG)는 SET 신호 및 RESET 신호를 수신하여, 플래그 신호(FLG)를 출력한다.

어드레스 유지부(ADDR)는 IAD 신호, SET 신호 및 도시하지 않은 LWR 신호를 수신하여, 래치 어드레스 신호(LAD) 및 레지스터 어드레스 신호(RAD, /RAD)를 출력한다. 여기서, "/"가 붙은 신호는 부논리(負論理)의 신호이다. LAD 신호 및 RAD, /RAD 신호는 도 2에 나타낸 기록 유지 어드레스에 대응한다.

마스크 유지부(MASK)는 내부 데이터 마스크 신호(IDM), SET 신호 및 인버터를 통해 IDQS 신호의 반전 신호(/DQS)를 수신하여, 레지스터 마스크 신호(RDM)를 출력한다. 여기서, DM 신호 및 IDM 신호는 도 1에 나타낸 마스크 정보에 대응하고, RDM 신호는 마스크 유지 정보에 대응한다.

데이터 유지부(DATA)는 WDB 신호, SET 신호 및 /DQS 신호를 수신하여, 래치 기록 데이터 신호(LWD) 및 레지스터 기록 데이터 신호(RWD)를 출력한다. 여기서, LWD 신호 및 RWD 신호는 도 1에 나타낸 기록 유지 데이터에 대응한다.

어드레스 비교기(44)는 판독 동작에 있어서, FLG 신호가 H 레벨일 때에, 내부 어드레스 신호(IAD)와 래치 어드레스 신호(LAD)를 비교하여, 양 신호가 일치했을 때에 일치 신호(S1)를 출력한다.

데이터 마스크 회로(46)는 RWD 신호의 소정 비트를 RDM 신호의 정보에 따라서 마스크하여, 마스크한 데이터를 기록 데이터 마스크 신호(WDM)로서 출력한다. 이 실시 형태에서는, RDM 신호는 RDMa, RDMb의 2 비트로 구성되어 있다. 또한, 데이터 신호(DQ)는 8 비트로 구성되어 있고, WDM 신호는 WDMa0∼WDMa7, WDMb0∼WDMb7 의 16 비트로 구성되어 있다. 그리고, RDMa 신호가 H 레벨일 때에 WDMa0∼WDMa7 신호가 마스크되고, RDMb 신호가 H 레벨일 때에 WDMb0∼WDMb7 신호가 마스크된다.

즉, 이 실시 형태에서는, 데이터 마스크 회로(46)는 스스로 기록 데이터를 마스크한다.

데이터 셀렉터(48)는 S1 신호 및 상보의 WDM 신호를 수신하여, 이들 신호의 상태에 따라서, RDATA 신호의 소정의 비트 및 LWD 신호의 소정의 비트를 선택하여, RDB 신호로서 출력한다.

도 5는 시프트 레지스터(38)를 상세히 나타내고 있다.

시프트 레지스터(38)는 직렬로 접속된 3개의 D 플립플롭(38a)과, 지연 회로(38b)와, RS 플립플롭(38c)으로 구성되어 있다.

각 D 플립플롭(38a)에는 ICLK 신호의 반전 신호가 공급된다. 초단의 D 플립플롭(38a)은 ICLK 신호의 하강 엣지에 동기하여 LWR 신호를 수신한다. 최종단의 D 플립플롭(38a)은 SET 신호를 출력한다. 지연 회로(38b)는 LWR 신호를 수신하여, 수신한 신호를 소정 시간 늦춰 RESET 신호로서 출력한다. RS 플립플롭(38c)은 초단의 D 플립플롭(38a)의 출력 신호(Q1)를 셋트 단자(S)로 받고, SET 신호를 리셋트 단자(R)로 수신하여, ENA 신호를 출력한다.

도 6은 시프트 레지스터(38)의 동작을 나타내고 있다.

우선, 기록 커맨드(WRA)를 접수한 ICLK 신호에 동기하여 LWR 신호가 약 1 클록 기간 H 레벨이 된다(도 6(a)). 그 후의 ICLK 신호의 하강에 동기하여 Q1 신호, Q2 신호, SET 신호가 순차로 약 1 클록 기간 H 레벨이 된다(도 6의 (b), (c), (d)). 또한, LWR 신호로부터 지연 회로(38b)의 지연 시간만큼 늦게 RESET 신호가 H 레벨이 된다(도 6(e)). ENA 신호는 Q1 신호의 상승 엣지에서부터 SET 신호의 상승 엣지 기간 H 레벨이 된다(도 6(f)).

도 7은 제어 레지스터(42) 및 데이터 마스크 회로(46)를 상세히 나타내고 있다.

제어 레지스터(42)의 플래그부(FLAG)는 리셋트 단자(R)를 갖는 D 플립플롭(42a)으로 형성되어 있다. D 플립플롭(42a)은 SET 신호에 동기하여 H 레벨의 FLG 신호를 출력한다. 입력 단자(D)는 전원선(VCC)에 접속되고, 리셋트 단자(R)는 RESET 신호를 받고 있다.

제어 레지스터(42)의 어드레스 유지부(ADDR)는 직렬로 접속된 D 플립플롭(42b, 42c)을 복수 조 갖고 있다. 전단의 각 D 플립플롭(42b)은 LWR 신호에 동기하여 IAD 신호를 수신하여, 수신한 신호를 LAD 신호로서 출력한다. 후단의 각 D 플립플롭(42c)은 SET 신호에 동기하여 LAD 신호를 수신하여, 수신한 신호를 RAD0∼RADn 신호, /RAD0∼/RADn 신호로서 각각 출력한다.

제어 레지스터(42)의 마스크 유지부(MASK)는 직렬로 접속된 D 플립플롭(42b, 42c)을 2조 갖고 있다. 전단의 각 D 플립플롭(42b)은 /DQS 신호에 동기하여 IDM 신호(IDMa, IDMb)를 수신하여, 수신한 신호를 마스크 신호로서 출력한다. 후단의 각 D 플립플롭(42c)은 SET 신호에 동기하여 전단으로부터의 마스크 신호를 수신하여, 수신한 신호를 RDMa, RDMb 신호로서 출력한다.

제어 레지스터(42)의 데이터 유지부(DATA)는 직렬로 접속된 D 플립플롭(42b, 42c)을 복수 조 갖고 있다. 전단의 각 D 플립플롭(42b)은 /DQS 신호에 동기하여 16 비트의 WD 신호(WDa0∼WDa7, WDb0∼WDb7)를 수신하여, 수신한 신호를 16 비트의 LWD 신호(LWDa, LWDb)로서 출력한다. 후단의 각 D 플립플롭(42c)은 SET 신호에 동기하여 LWD 신호를 수신하여, 수신한 신호를 RWD 신호(RWDa0∼RWDa7, RWDb0∼RWDb7), /RWD 신호(/RWDa0∼/RWDa7, /RWDb0∼/RWDb7)로서 출력한다.

데이터 마스크 회로(46)는 RWDa, RWDb, /RWDa, /RWDb 신호를 각각 받는 복수의 AND 회로(46a)와, RDMa, RDMb 신호를 각각 받는 2개의 인버터(46b)로 구성되어 있다.

RWDa 신호를 받는 AND 회로(46a)는 RDMa 신호의 L 레벨시(비(非)마스크시)에, RWDa, /RWDa 신호를 WDMa, /WDMa 신호(WDMa0∼WDMa7, /WDMa0∼/WDMa7)로서 출력한다. WDMa, /WDMa 신호는 RDMa 신호의 H 레벨시(마스크시)에, 함께 L 레벨이 되는 신호이다. RWDb 신호를 받는 AND 회로(46a)는 RDMb 신호의 L 레벨시(비마스크시)에, RWDb, /RWDb 신호를, WDMb, /WDMb 신호(WDMb0∼WDMb7, /WDMb0∼/WDMb7)로서 출력한다. WDMb, /WDMb 신호는 RDMb 신호의 H 레벨시(마스크시)에, 함께 L 레벨이 되는 신호이다.

도 8은 데이터 셀렉터(48)를 상세히 나타내고 있다.

데이터 셀렉터(48)는 복수의 스위치 회로(48a)와, 조합 회로(48b)로 이루어지는 2개의 유닛을 갖고 있다. 각 유닛은 LWDa 신호용 및 LWDb 신호용으로서 각각 사용된다.

스위치 회로(48a)는 nMOS 및 pMOS의 소스·드레인을 서로 접속한 2개의 CMOS 전달 게이트로 구성되어 있다. CMOS 전달 게이트의 출력은 서로 접속되어 있다. 한쪽의 CMOS 전달 게이트의 입력 단자(RIN)에는 LWD 신호가 공급된다. 다른 쪽의 CMOS 전달 게이트의 입력 단자(MIN)에는 RDATA 신호가 공급된다.

조합 회로(48b)는 일치 신호(S1)가 L 레벨(어드레스 불일치)일 때, 또는 WDMa0 신호, /WDMa0 신호가 함께 L 레벨(마스크 필요)일 때에, MIN 단자측의 CMOS 전달 게이트를 온으로 한다. 이와 반대로, 조합 회로(48b)는 S1 신호가 H 레벨(어드레스 일치), 또 WDMa0 신호, /WDMa0 신호의 한쪽이 H 레벨(마스크 불필요)일 때에, RIN 단자측의 CMOS 전달 게이트를 온으로 한다. 이 실시 형태에서는, 데이터의 마스크는 8 비트 단위로 행해진다. 이 때문에, 각 유닛의 조합 회로(48b)에는 어느 한 비트에 대응하는 WDM, /WDM 신호를 공급하면 된다.

또, 데이터 셀렉터(54)는 도시하지 않은 제어 신호에 의해 판독 동작시에만 동작한다.

이어서, 상술한 SDRAM의 동작에 관해서 설명한다.

도 9는 SDRAM의 동작 사이클에서의 제어 흐름을 나타내고 있다.

우선, 단계 S1에 있어서, SDRAM은 커맨드를 수신한다.

이어서, 단계 S2에 있어서, 수신한 커맨드가 판독 커맨드(RD) 또는 기록 커맨드(WR)인지가 판정된다. 판독 커맨드(RD)라고 판정된 경우, 제어는 단계 S3으로 이행한다. 기록 커맨드(WR)라고 판정된 경우, 제어는 단계 S7로 이행한다. 여기서, 단계 S3∼S6은 판독 동작의 흐름이며, 단계 S7∼S10은 기록 동작의 흐름이다.

단계 S3에 있어서, FLG 신호가 H 레벨인지의 여부가 판정된다. 도 4에 나타 낸 제어 레지스터(42)에 데이터가 유지되어 있을 때, FLG 신호는 H 레벨로 된다. 이 때, 제어는 단계 S4로 이행한다. 제어 레지스터(42)에 유효한 데이터가 유지되고 있지 않을 때, FLG 신호는 L 레벨로 된다. 이 때, 제어는 단계 S6으로 이행한다. 또, 제어 레지스터(42)는 단계 S3의 판정후, RESET 신호를 수신하여, FLG 신호를 리셋트한다.

단계 S4에 있어서, 어드레스 비교부(44)는 IAD 신호와 LAD 신호를 비교하여, 양 어드레스가 일치하고 있는지의 여부를 판정한다. 양 어드레스가 일치한 경우, 어드레스 비교부(44)는 일치 신호(S1)를 출력하고, 제어는 단계 S5로 이행한다. 이 때, 판독하는 데이터는 아직 메모리 셀(MC)에는 기록되지 않고, 제어 레지스터(42) 내에 유지된다. 양 어드레스가 일치하지 않는 경우, 제어는 단계 S6으로 이행한다. 이 때, 판독하는 데이터는 메모리 셀(MC)에 기억되어 있다.

단계 S5에 있어서, 데이터 셀렉터(48)는 마스크 정보(RDM 신호)에 따라서, 마스크가 필요한 비트에 관해서는 메모리 셀(MC)로부터의 RDATA 신호를 출력하고, 마스크가 불필요한 비트에 관해서는 제어 레지스터(42)에 래치된 LWD 신호를 출력한다. 이 결과, 직전의 기록 커맨드(WR)에 대응하는 기록 데이터 중, 마스크를 지시받은 비트의 데이터는 메모리 셀(MC)로부터 판독된다. 그리고, 동작 사이클이 종료된다.

또한, 단계 S6에서는 통상의 판독 동작이 실행되어, 메모리 셀(MC)로부터의 판독 데이터(RDATA 신호)가 출력된다. 그리고, 동작 사이클이 종료된다.

한편, 기록 동작에서는 단계 S7에 있어서, FLG 신호가 H 레벨인지의 여부가 판정된다. FLG 신호가 H 레벨일 때에, 제어는 단계 S8로 이행한다. 이 때, 제어 레지스터(42) 내에는 전회의 기록 커맨드(WR)시에 수신한 데이터가 유지된다. FLG 신호가 L 레벨일 때에, 제어는 단계 S9로 이행한다. 이 때 제어 레지스터(42)에 유효한 데이터는 유지되고 있지 않다. 또, 제어 레지스터(42)는 단계 S7의 판정후, RESET 신호를 수신하여, FLG 신호를 리셋트한다.

단계 S8에 있어서, SDRAM은 제어 레지스터(42)에 유지되고 있는 어드레스(RAD), 데이터(RWD), 마스크 정보(RDM)에 따라서, 메모리 셀(MC)에 데이터를 기록한다. 이 후, 제어는 단계 S9로 이행한다.

단계 S9에 있어서, 제어 레지스터(42)는 기록 커맨드(WR)에 대응하여 새롭게 받은 어드레스(IAD), 데이터(WD), 마스크 정보(DM)를 수신한다. 즉, 제어 레지스터(42)의 내용은 재기록된다. 재기록된 데이터는 다음 기록 커맨드(WR)에 동기하여 메모리 셀(MC)에 기록된다.

이어서, 단계 S10에 있어서, 제어 레지스터(42)는 유효한 데이터를 새롭게 유지했기 때문에, SET 신호를 수신하여 FLG 신호를 H 레벨로 셋트한다. 그리고, 동작 사이클이 종료된다.

도 10은 상술한 SDRAM에 있어서, 판독 동작 동안에 기록 동작을 실행하는 예를 나타내고 있다. 이 예에서는, 판독 레이턴시 및 기록 레이턴시는 모두 "2"로 되어 있다. 또한, ICLK 신호의 아래의 사각은 메모리 코어부(3)가 동작하는 기간을 나타내고 있다.

우선, 판독 커맨드(RD0, RD1)가 순차로 공급되어, 컬럼 제어 신호(CL) 및 감 지 버퍼 인에이블 신호(SBE)가 순차 활성화된다(도 10(a)). 그리고, 메모리 셀(MC)에서 판독된 데이터가 RDB 신호로서 전달되어, DQ 신호로서 순차로 출력된다(도 10(b)).

판독 커맨드(RD1)의 접수에서부터 2 클록후에, 최초의 기록 커맨드(WR0)가 공급된다. 이 때, 제어 레지스터(42)에는 유효한 데이터는 유지되고 있지 않고, FLG 신호는 L 레벨로 된다. 이 때문에, 제어 회로(36)는 CL 신호를 활성화하는 일은 없다(도 10(c)). 또, 기록 커맨드(WR0)와 함께 공급되는 기록용의 어드레스 신호(AD)(도시하지 않음)가 제어 레지스터(42)에 래치되어, LAD 신호가 생성된다(도 10(d)).

기록 데이터(DOa, DOb)는 기록 커맨드(WR0)에서부터 2 클록 늦게 공급된다. 기록 데이터(DOa, DOb)는 직렬 병렬 변환기(11)에 의해 병렬의 기록 데이터 신호(WD)로 변환된다(도 10(e)). 변환된 WD 신호는 /DQS 신호의 상승 엣지(도시하지 않음)에 동기하여 제어 레지스터(42)에 래치된다. 이 때, 데이터 마스크 신호(DM)도 제어 레지스터(42)에 래치된다. 래치된 각 신호는 SET 신호의 활성화에 동기하여 제어 레지스터(42)의 D 플립플롭(42c)에 유지된다. 유지된 신호는 RAD 신호, RWD 신호 및 RDM 신호로서 각각 출력된다(도 10의 (f), (g)).

이 후, 기록 커맨드(WR0)의 다음 CLK 신호에 동기하여, 판독 커맨드(RD2, RD3, RD4)가 순차로 공급되어, 도 27과 같은 식으로 판독 동작이 실행된다. 이 때, 메모리 코어부(3)는 기록 동작을 실행하고 있지 않기 때문에, 바로 판독 동작이 실행된다.

또한, 판독 커맨드(RD4)의 접수에서부터 2 클록후에, 다음 기록 커맨드(WR1)가 공급된다(도 10(h)). 이 때, 제어 회로(36)는 FLG 신호의 H 레벨을 수신하여 CL 신호를 활성화하여, 메모리 코어부(3)를 동작시킨다. 제어 회로(36)는 스위치 회로(40)를 제어하여, 전회의 기록 커맨드(WR0)에 대응하는 RAD 신호를 기록 어드레스로서 메모리 코어부(3)에 공급한다. 또한, 데이터 마스크 회로(46)는 RWD 신호를 RDM 신호에 의해 마스크한다(도 10(i)). 마스크한 데이터를 기록 증폭기(17)를 통해 메모리 코어부(3)에 공급한다. 그리고, 전회의 기록 커맨드(WR0)에 대응하는 데이터의 기록 동작(지연 기록 동작)이 실행된다.

기록 커맨드(WR1)에 의해, SET 신호가 활성화되고, 이 기록 커맨드(WR1)에 대응하는 데이터는 제어 레지스터(42)의 D 플립플롭(42c)에 유지된다. 유지된 신호는 RAD 신호, RWD 신호 및 RDM 신호로서 각각 출력된다(도 10의 (j), (k)).

기록 커맨드(WR1)의 다음 CLK 신호에 동기하여, 판독 커맨드(RD5, RD6)가 순차로 공급된다(도 10(l)).

어드레스 비교기(44)는 판독 커맨드(RD5)에 대응하는 IAD 신호(도시하지 않음)와, 기록 커맨드(WR1)에 대응하는 LAD 신호를, FLG 신호에 동기하여 비교한다(도 10(m)). 양 신호가 일치한 경우, 일치 신호(S1)는 H 레벨이 된다(도 10(n)).

데이터 셀렉터(48)는 S1 신호의 H 레벨 및 소정의 레지스터 마스크 신호(RDMa, RDMb)를 수신하여, 그 마스크 정보에 따라서 LWD 신호를 RDB 신호로서 출력한다. RDMa 신호만 마스크를 나타내고 있은 경우, RDMa에 대응하는 최초의 데이터 신호(DQ)(Q50)는 메모리 셀(MC)로부터 판독되고, RDMb에 대응하는 다음 데이 터 신호(DQ)(D1b)는 제어 레지스터(42)로부터 판독된다(도 10(O)).

이와 같이, 이 실시 형태의 반도체 집적 회로 및 그 제어 방법에서는, 제어 레지스터(42)에 마스크 정보를 유지하여, 어드레스 비교기(44) 및 데이터 셀렉터(48)를 제어함으로써, 지연 기록 기능을 갖는 SDRAM에, 데이터 마스크 기능을 갖게 할 수 있다.

또한, 데이터 마스크 회로(23)는 레지스터 기록 데이터 신호(RWD)를 레지스터 마스크 신호(RDM)로 마스크하여 기록 데이터 마스크 신호(WDM)를 생성한다. 즉, 기록 데이터를 직접 마스크 데이터로 변환했기 때문에, 마스크 기능을 탑재하는 경우에, 기록 회로 등의 변경을 최소한으로 할 수 있다.

그리고, 어드레스 비교부(44), 데이터 마스크 회로(46) 및 데이터 셀렉터(48)에 의해, 기록 데이터가 마스크되어, 기록 동작 직후에 동일한 어드레스의 판독 동작이 실행된 경우에도 올바른 데이터를 판독할 수 있다.

도 11은 본 발명의 반도체 집적 회로의 제2 실시 형태를 나타내고 있다. 이 실시 형태는 청구범위 제3항에 대응한다. 또, 제1 실시 형태와 동일한 회로에 관해서는 동일한 부호를 붙여, 이들 회로에 관한 상세한 설명을 생략한다.

이 실시 형태에서는 칩 제어부(2b)의 데이터 마스크 회로(50), 기록 증폭기(52) 및 데이터 셀렉터(54)가 제1 실시 형태의 칩 제어부(2a)와 상이하다. 그 밖의 구성은 제1 실시 형태와 동일하다. 여기서, 기록 증폭기(52)는 도 2에 나타낸 기록 회로(25)에 대응한다.

데이터 마스크 회로(50)는 예컨대, AND 회로로 구성되어 있고, 기록 제어 신 호(WCON)의 활성화시에 레지스터 마스크 신호(RDM)(RDMa, RDMb)를 마스크 신호(MSK)(MSKa, MSKb)로서 출력한다.

기록 증폭기(52)는 MSKa 신호 및 MSKb 신호의 활성화시에, 레지스터 기록 데이터 신호 RWDa 신호 및 RWDb 신호를 각각 데이터 신호(DB)로서 출력한다. 각 MSK 신호는 예컨대, 기록 증폭기(54) 내에 형성된 전달 게이트를 제어한다. 데이터 신호(DB)는 도 2에 나타낸 스위치 회로(24)에 대응하는 컬럼 스위치(도시하지 않음)를 통해 비트선(BL)에 전달된다.

즉, 이 실시 형태의 SDRAM에서는, 데이터 마스크 회로(50)는 기록 증폭기(52)를 제어하여, 기록 데이터를 마스크한다.

데이터 셀렉터(54)는 어드레스 일치 신호(S1), RDM 신호를 수신하여, 이들 신호의 상태에 따라서, 판독 데이터 신호(RDATA)의 소정의 비트 및 래치 기록 데이터 신호(LWD)의 소정의 비트를 선택하여, 판독 데이터 신호(RDB)로서 출력한다.

도 12는 데이터 셀렉터(54)를 상세히 나타내고 있다.

데이터 셀렉터(54)는 복수의 스위치 회로(48a)와, 조합 회로(54a)로 이루어지는 2개의 유닛을 갖고 있다. 조합 회로(54a)를 제외한 구성은 데이터 셀렉터(48)와 동일하다.

조합 회로(54a)는 일치 신호(S1)가 L 레벨(어드레스 불일치)일 때, 또는 RDMa 신호(RDMb 신호)가 H 레벨(마스크 필요)일 때에, MIN 단자측의 CMOS 전달 게이트를 온으로 한다. 이와 반대로, 조합 회로(48b)는 S1 신호가 H 레벨(어드레스 일치), 또 RDMa 신호(RDMb 신호)가 L 레벨(마스크 불필요)일 때에, RIN 단자측의 CMOS 전달 게이트를 온으로 한다.

이 실시 형태의 SDRAM에 있어서의 동작 사이클에서의 제어 흐름 및 동작 타이밍은 상술한 도 9 및 도 10과 동일하다.

이 실시 형태에 있어서도, 상술한 제1 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는 기록 증폭기(52)를 제어함으로써 기록 데이터를 마스크할 수 있다.

도 13은 본 발명의 반도체 집적 회로의 제3 실시 형태를 나타내고 있다. 이 실시 형태는 청구범위 제4항에 대응한다. 또, 제1 실시 형태와 동일한 회로에 관해서는 동일한 부호를 붙여, 이들 회로에 관한 상세한 설명을 생략한다.

이 실시 형태에서는 칩 제어부(2c)의 데이터 마스크 회로(56), 기록 증폭기(17) 및 메모리 코어부(3)의 컬럼 디코더(58)가 제2 실시 형태와 상이하다. 그 밖의 구성은 제2 실시 형태와 동일하다.

데이터 마스크 회로(56)는 컬럼 제어 신호(CL), 기록 제어 신호(WCON) 및 레지스터 마스크 신호(RDM)(RDMa, RDMb)를 수신하여, 컬럼 제어 신호(CL2)(CL2a, CL2b)를 출력한다. 데이터 마스크 회로(56)는 판독 동작시(WCON 신호=L 레벨)에, CL 신호를 CL2 신호로서 출력하고, 기록 동작시(WCON 신호=H 레벨), 또 RDM 신호가 H 레벨일 때에, CL 신호를 CL2 신호로서 출력하는 회로이다.

컬럼 디코더(58)는 CL2 신호에 따라서 디코드 신호를 활성화하여, 컬럼 스위치(도시하지 않음)를 제어한다.

이 실시 형태의 SDRAM에 있어서의 동작 사이클에서의 제어 흐름 및 동작 타 이밍은 상술한 도 9 및 도 10과 동일하다.

이 실시 형태에 있어서도, 상술한 제1 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는 컬럼 디코더(58)를 제어함으로써 기록 데이터를 마스크할 수 있다.

도 14는 본 발명의 반도체 집적 회로의 제4 실시 형태를 나타내고 있다. 이 실시 형태는 청구범위 제5항에 대응한다. 또, 제1 실시 형태와 동일한 회로에 관해서는 동일한 부호를 붙여, 이들 회로에 관한 상세한 설명을 생략한다.

이 실시 형태에서는 칩 제어부(2d)의 제어 회로(60), 데이터 마스크 회로(62) 및 메모리 코어부(3)의 감지 증폭기(64), 컬럼 디코더(21)가 제3 실시 형태와 상이하다. 그 밖의 구성은 제3 실시 형태와 동일하다.

제어 회로(60)는 감지 증폭기(64)를 제어하는 판독 인에이블 신호(RDEN) 및 기록 인에이블 신호(WREN)를 출력한다. 데이터 마스크 회로(62)는 레지스터 마스크 신호(RDM)(RDMa, RDMb)의 비활성화시에, 기록 인에이블 신호(WREN)를 기록 인에이블 신호(WREN2)(WREN2a, WREN2b)로서 출력한다.

도 15는 감지 증폭기(64) 및 그 주위의 회로를 나타내고 있다.

감지 증폭기(64)는 2개의 CMOS 인버터의 입력과 출력을 서로 접속하여 구성되어 있다. 각 CMOS 인버터의 출력은 각각 비트선(/BL, BL)에 접속되어 있다. 각 CMOS 인버터의 pMOS의 소스에는 감지 증폭기 인에이블 신호(SAEN)가 접속되고, 각 CMOS 인버터의 nMOS의 소스에는 감지 증폭기 인에이블 신호(/SAEN)가 접속되어 있다.

또한, 각 비트선(BL, /BL)에는 2개의 nMOS를 병렬로 접속한 판독 스위치(66a, 66b) 및 기록 스위치(68a, 68b)가 각각 접속되어 있다. 여기서, 기록 스위치(68a, 68b)는 도 2에 나타낸 스위치 회로(24)에 대응한다.

판독 스위치(66a, 66b)는 각각 일단을 판독 인에이블 신호(/RDEN)에 접속하고, 타단으로부터 판독 데이터 신호(RDDB, /RDDB)를 출력한다. 판독 스위치(66a, 66b)에 있어서의 일단측의 nMOS의 게이트는 컬럼 선택 신호(CLn)를 받고, 타단측의 nMOS의 게이트는 각각 비트선(/BL, BL)에 접속되어 있다. 즉, 이 실시 형태에서는, 판독 스위치(66a, 66b)는 증폭 능력을 갖고 있다. 메모리 셀(MC)로부터의 판독 데이터는 nMOS의 게이트를 비트선(BL, /BL)에 전달된 판독 신호로 제어함으로써 전달된다. 이러한 회로 방식은 일반적으로 다이렉트 센스 방식이라 불리고 있다. 다이렉트 센스 방식은 메모리 셀(MC)로부터 판독된 데이터를 완전히 증폭하기 전에 컬럼 선택 신호(CLn)를 활성화하여도, 판독 동작이 올바르게 실행된다. 이 때문에, 고속 동작에 적합하다.

기록 스위치(68a, 68b)는 각각, 일단을 기록 데이터 신호(/WDB, WB)에 접속하고, 타단을 비트선(/BL, BL)에 접속한다. 기록 스위치(68a, 68b)에 있어서의 일단측의 nMOS의 게이트는 WREN2 신호를 받고, 타단측의 nMOS의 게이트는 CLn 신호를 받고 있다. 기록 동작은 WREN2 신호가 활성화되어 기록 스위치(68a, 68b)가 온으로 됨으로써 실행된다. 이 실시 형태에서는 데이터 마스크 회로(62)가 RDM 신호에 따라서 WREN2 신호를 제어함으로써, 기록 데이터가 마스크된다.

또한, 기록 스위치 전용의 컬럼 선택 신호를 설치하여, WREN2 신호 대신에 이 컬럼 선택 신호를 사용하여 마스크 제어를 하더라도 좋다. 이 때, 도 15에 나타낸 컬럼 선택 신호(CLn)는 판독 스위치(66a, 66b)에 접속되는 컬럼 선택 신호(CLn)와, 기록 스위치(68a, 68b)에 접속되는 컬럼 선택 신호(CLn)로 나뉜다.

이 실시 형태에 있어서도, 상술한 제1 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는 기록 스위치(68a, 68b)를 제어함으로써 기록 데이터를 마스크할 수 있다. 특히, 다이렉트 센스 방식의 감지 증폭기부의 경우, 이들 회로를 변경하지 않고서 본 발명을 적용할 수 있다. 감지 증폭기 주변 회로의 레이아웃 설계는 메모리 셀(MC)과 마찬가지로 고도의 기술을 필요로 한다. 이러한 회로를 유용할 수 있기 때문에, SDRAM의 개발 기간을 단축할 수 있다.

도 16은 본 발명의 반도체 집적 회로의 제5 실시 형태를 나타내고 있다. 이 실시 형태는 청구범위 제7항 및 제8항에 대응한다. 또, 제1 실시 형태와 동일한 회로에 관해서는 동일한 부호를 붙여, 이들 회로에 관한 상세한 설명을 생략한다.

이 실시 형태에서는 입출력 제어부(1a)는 제1 실시 형태의 직렬 병렬 변환기(10) 및 제어 레지스터(42) 대신에 데이터 마스크 회로(70) 및 제어 레지스터(72)를 갖고 있다.

데이터 마스크 회로(70)는 마스크 버퍼/래치(8)로부터 마스크 데이터를 순차로 수신하여, 수신한 신호로 입력 데이터 신호(DIN)를 순차로 마스크하여, 상보의 데이터 마스크 신호로서 직렬 병렬 변환기(11)에 출력한다. 즉, 이 실시 형태에서 는 입력 제어부(1a)에서 기록 데이터가 마스크된다. 직렬 병렬 변환기(11)는 마스크된 데이터를 병렬의 기록 데이터 마스크 신호(WDM0, /WDM0)로 변환한다.

칩 제어부(2e)의 제어 레지스터(72)는 FLAG부, ADDR부, DATA부가 형성되어 있고, MASK부는 형성되어 있지 않다. DATA부는 도 7에 나타낸 DATA부와 달리, 상보의 WDM0 신호, /WDM0 신호를 각각 래치 및 유지하는 D 플립플롭(42b, 42c)을 갖고 있다. 그리고, DATA부는 래치 및 유지한 데이터를 래치 기록 데이터 신호(LWD) 및 기록 데이터 마스크 신호(WDM)로서 출력한다. FLAG부 및 ADDR부는 도 7과 동일한 회로이다.

이 실시 형태에 있어서도, 상술한 제1 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는 입출력 제어부(1a)에서 마스크 제어를 했다. 이 때문에, 코어 제어부(2e)에서 마스크 제어를 할 필요가 없어져, 내부 회로의 동작이 최소한으로 된다. 이 결과, 소비 전력을 저감할 수 있다.

도 17은 본 발명의 반도체 집적 회로의 제6 실시 형태를 나타내고 있다. 이 실시 형태는 청구범위 제7항 및 제8항에 대응한다. 또, 제5 실시 형태와 동일한 회로에 관해서는 동일한 부호를 붙여, 이들 회로에 관한 상세한 설명을 생략한다.

이 실시 형태에서는, 입출력 제어부(1b)는 제1 실시 형태의 입출력 제어부(1)에 데이터 마스크 회로(74)를 추가하여 구성되어 있다. 칩 제어부(2e)는 제5 실시 형태와 동일한 회로이다.

데이터 마스크 회로(74)는 직렬 병렬 변환기(10)로부터의 병렬의 마스크 신호를 수신하여, 데이터 신호(WD)를 마스크하여, 상보의 WDM0 신호, /WDM0 신호로서 출력한다.

이 실시 형태에 있어서도 상술한 제5 실시 형태와 동일한 효과를 얻을 수 있다.

도 18은 본 발명의 반도체 집적 회로의 제7 실시 형태를 나타내고 있다. 이 실시 형태는 청구범위 제1항, 제2항, 제6항 및 제9항에 대응한다. 또, 상술한 실시 형태와 동일한 회로에 관해서는 동일한 부호를 붙여, 이들 회로에 관한 상세한 설명을 생략한다.

이 실시 형태의 반도체 집적 회로는 CLK 신호의 양 엣지에 동기하여 데이터 신호(DQ)를 수신하는 DDR 방식의 그래픽 메모리로서 형성되어 있다.

그래픽 메모리는 입출력 제어부(1c), 칩 제어부(2f) 및 메모리 코어부(3)를 갖추고 있다.

입출력 제어부(1c)는 클록 버퍼(4), 커맨드 디코더(76), 어드레스 버퍼(6), DQS 버퍼(7), 마스크 버퍼/래치(8), 입출력 버퍼/레지스터(9), 직렬 병렬 변환기(10), 직렬 병렬 변환기(11), 컬러 레지스터(78), 마스크 레지스터(80) 및 병렬 직렬 변환기(12)를 갖추고 있다.

커맨드 디코더(76)는 커맨드 신호(CMD)를 수신하여, 수신한 커맨드를 해독하여, 내부 커맨드 신호(ICMD), 내부 마스크 신호(IMSK) 및 내부 컬러 레지스터 신호(ICLR)로서 출력한다. 여기서, ICMD 신호는 판독 커맨드, 통상의 기록 커맨드 및 블록 기록 커맨드 등을 포함한다. 블록 기록 모드는 복수 바이트의 데이터를 연속하여 기록하기 위한 그래픽 메모리 특유의 동작 모드이다. IMSK 신호는 마스 크 레지스터 설정 커맨드를 수신했을 때에 활성화되고, ICLR 신호는 컬러 레지스터 설정 커맨드를 수신했을 때에 활성화된다.

컬러 레지스터(78)는 ICLR 신호에 동기하여 직렬 병렬 변환기(11)로부터의 기록 데이터 신호(WD0)를 수신하여, 컬러 신호(CLR)로서 출력한다. 컬러 레지스터(78)에 유지되어 있는 컬러 데이터(CLR 신호)는 블록 기록 모드시의 기록 데이터로서 사용된다.

마스크 레지스터(80)는 IMSK 신호에 동기하여 직렬 병렬 변환기(11)로부터의 WD0 신호를 수신하여, 마스크 레지스터 신호(MR)로서 출력한다. 마스크 레지스터(80)에 유지되어 있는 데이터(MR 신호)는 블록 기록 모드시에 기록되는 컬러 데이터의 소정의 비트를 마스크하기 위해서 사용된다. 즉, 이 그래픽 메모리에서는 마스크 레지스터(80)에 의해 데이터 신호(DQ)를 1 비트마다 마스크할 수 있다.

칩 제어부(2f)는 판독 래치(32), 기록 래치(82), 제어 회로(36), 시프트 레지스터(84), 스위치 회로(40, 86, 88), 제어 레지스터(90), 어드레스 비교기(44), 데이터 마스크 회로(92), 기록 증폭기(17), 감지 버퍼(16) 및 데이터 셀렉터(48)를 갖추고 있다.

기록 래치(82)는 소정의 ICMD 신호를 래치하여, 래치한 신호를 각각 래치 기록 신호(LWR) 및 버스트 기록 신호(BWR)로서 출력한다.

시프트 레지스터(84)는 LWR 신호, BWR 신호 및 도시하지 않은 ICLK 신호를 수신하여, 소정 타이밍의 셋트 신호(SET), 리셋트 신호(RESET) 및 인에이블 신호(ENA)를 출력한다.

스위치 회로(86)는 BWR 신호에 따라서, 컬러 레지스터(78)로부터의 CLR 신호 또는 직렬 병렬 변환기(11)로부터의 데이터 신호를 선택하여, 기록 데이터 신호(WD)로서 출력한다.

스위치 회로(88)는 BWR 신호에 따라서, WD0 신호 또는 H 레벨의 입력 신호를 선택하여, 버스트 마스크 신호(BMSK)로서 출력한다.

제어 레지스터(90)는 플래그부(FLAG), 어드레스 유지부(ADDR), 마스크 유지부(MASK), 데이터 유지부(DATA) 및 버스트 어드레스 마스크부(BMASK)로 구성되어 있다. 플래그부(FLAG), 어드레스 유지부(ADDR), 마스크 유지부(MASK), 데이터 유지부(DATA)는 제1 실시 형태와 동일한 회로이다.

버스트 어드레스 마스크부(BMASK)는 BMSK 신호를 도시하지 않은 /DQS 신호에 동기하여 수신하여, 수신한 신호를 레지스터 버스트 어드레스 마스크 신호(RAM)로서 출력한다.

데이터 마스크 회로(92)는 레지스터 기록 데이터 신호 RWD 신호의 소정의 비트를 레지스터 마스크 신호(RDM) 및 MR 신호에 따라서 마스크하여, 마스크한 데이터를 기록 데이터 마스크 신호(WDM)로서 출력한다.

도 19는 데이터 마스크 회로(92) 및 기록 증폭기(17)를 상세히 나타내고 있다.

데이터 마스크 회로(92)는 n개의 조합 회로(92(0)-92(n))로 구성되어 있다. 이 실시 형태에서는, "n" 및 후술하는 "m"은 DQ 신호의 비트수의 2배인 16으로 되 어 있다. 각 조합 회로(92(0)-92(n))는 AND 회로(92a)와, 2개의 AND 회로(92b)와, 복수의 AND 회로(92c)를 갖고 있다.

AND 회로(92a)는 마스크 유지부(MASK)로부터의 RDM 신호(RDM0, RDM1)의 L 레벨 및 마스크 레지스터(80)로부터의 MR 신호(MR0∼MRn)의 H 레벨을 수신하여 활성화되어, H 레벨을 출력하는 회로이다. AND 회로(92b)는 AND 회로(92a)로부터 H 레벨을 수신하여 활성화되어, RWD 신호의 상보의 신호를 출력하는 회로이다. AND 회로(92c)는 버스트 어드레스 마스크부(BMASK)로부터의 RAM 신호(RAM0∼RAMm)에 따라서 활성화되어, 상보의 RWD2, /RWD2 신호를 기록 증폭기(17)에 전달하는 회로이다.

기록 증폭기(17)는 n×m개의 기록 회로(17(00)-17(nm))로 구성되어 있다. 각 기록 회로(17(00)-17(nm))는 2개의 인버터로 이루어지는 버퍼의 입력 및 출력에 nMOS 전달 게이트(17a, 17b)를 각각 접속한다. nMOS 전달 게이트(17a)의 게이트 전극에는 WREN 신호로부터 형성된 입력 펄스 신호가 공급된다. nMOS 전달 게이트(17b)의 게이트 전극은 조합 회로(17c)로 제어된다. 조합 회로(17c)는 nMOS 전달 게이트(17a)로부터 전달되는 상보의 RWD2, /RWD2 신호가 함께 L 레벨일 때, WREN 신호로부터 형성된 기록 펄스 신호의 nMOS 전달 게이트(17b)에의 전달을 금지하는 회로이다.

이어서, 상술한 그래픽 메모리의 동작에 관해서 설명한다.

우선, 통상의 기록 동작시에는 도 18에 나타낸 스위치 회로(86)는, BWR 신호의 L 레벨을 수신하여 직렬 병렬 변환기(11)로부터의 WD0 신호를 선택하여, WD 신호로서 출력한다. 같은 식으로, 스위치 회로(88)는 H 레벨의 신호를 선택하여, BMSK 신호로서 출력한다. 버스트 어드레스 마스크부(BMASK)는 각 BMSK 신호가 전부 H 레벨일 때, RAM 신호를 비활성화한다. 즉, 통상 동작시에는 버스트 어드레스 마스크 기능은 무효가 된다. 그리고, RDM 신호에 의해 소정의 데이터를 마스크하여, 제1 실시 형태와 동일한 타이밍에 지연 기록 동작이 행해진다.

도 20은 블록 기록 모드시의 기록 데이터 동작의 개요를 나타내고 있다. 또, 도 20에서는 기록 데이터 및 버스트 컬럼 어드레스가 8 비트인 예를 나타내고 있다. 실제로는, 이 실시 형태의 그래픽 메모리는 CLK 신호의 상승 엣지 및 하강 엣지에 동기하여 데이터 신호(DQ)를 수신하기 위해, 기록 데이터 및 버스트 컬럼 어드레스는 16 비트이다.

블록 기록 모드시에는 미리, 컬러 레지스터 설정 커맨드 및 마스크 레지스터 설정 커맨드가 공급되어, 도 18에 나타낸 컬러 레지스터(78) 및 마스크 레지스터(80)에 소정의 값이 기록된다. 이 예에서는, 컬러 레지스터(78) 및 마스크 레지스터(80)에는 16 진수의 "3A" 및 "4B"가 각각 기록된다.

또한, 블록 기록 커맨드를 수신하여, 기록 래치(82)는 BWR 신호를 H 레벨로 한다. 스위치 회로(86)는 BWR 신호를 수신하여, CLR 신호를 선택하여 WD 신호로서 출력한다. 스위치 회로(88)는 BWR 신호를 수신하여, 블록 기록 커맨드에 대응하는 WD0 신호(DQ 신호)를 선택하여 BMSK 신호로서 출력한다. 이 예에서는 컬럼 어드레스를 마스크하는 BMSK 신호(DQ 신호)는 16 진수인 "67"로 된다.

제어 레지스터(90)는 블록 기록 커맨드에 의한 SET 신호를 수신하여 각 데이터를 유지한다. 유지된 데이터는 다음 블록 기록 커맨드 또는 기록 커맨드를 수신 하여, 메모리 셀(MC)에 기록된다.

구체적으로는, 도 19에 나타낸 데이터 마스크 회로(92)는 다음 블록 기록 커맨드 또는 기록 커맨드를 수신하여, RWD 신호(컬러 레지스터(78)의 컬러 데이터)를 RAM 신호(컬럼 어드레스의 마스크 데이터)에 따른 기록 증폭기(17)에 출력한다. 이 때, 각 데이터 마스크 회로(92)로부터 출력되는 상보의 RWD2, /RWD2 신호는 다음 경우에 L 레벨이 된다.

(1) RDM0 신호 또는 RDM1 신호(8 비트마다의 마스크 신호)가 H 레벨일 때, 8개의 데이터 마스크 회로(92)로부터 출력되는 전체 RWD2, /RWD2 신호.

(2) MR0∼MRn 신호(마스크 레지스터(80)의 마스크 데이터)가 L 레벨일 때, 대응하는 데이터 마스크 회로(92)로부터 출력되는 RWD2, /RWD2 신호.

(3) RAM 신호가 L 레벨일 때, 대응하는 데이터 마스크 회로(92)로부터 출력되는 RWD2, /RWD2 신호.

따라서, 도 20에 나타낸 바와 같이, 기록 데이터는 우선, 8 비트마다 마스크되고, 이어서, 마스크 레지스터(80)의 데이터에 따라서 마스크되며, 또한, 각 컬럼 어드레스마다 마스크된다. RDM0, RDM1 신호가 L 레벨인 경우, 8 비트마다의 마스크는 없기 때문에, 컬러 레지스터(78)에 설정한 데이터는 도시한 마스크 패턴으로서 순차로 기록 증폭기(17)에 전달되어, 메모리 코어부(3)에 기록된다. 즉, 블록 기록이 실행된다.

이와 같이, 블록 기록 모드를 갖는 그래픽 메모리에 있어서도, 종래의 마스크 기능을 유지한 채로, 더욱 지연 기록 동작을 할 수 있다.

또한, 본 발명을 CLK 신호의 양 엣지에 동기하여 데이터 신호(DQ)를 수신하는 DDR 방식의 그래픽 메모리에 적용했기 때문에, 보다 고속으로 기록 동작을 실행할 수 있다.

도 21은 본 발명의 반도체 집적 회로의 제8 실시 형태를 나타내고 있다. 이 실시 형태는 청구범위 제1항, 제2항, 제6항 및 제9항에 대응한다. 또, 상술한 제7 실시 형태와 동일한 회로에 관해서는 동일한 부호를 붙여, 이들 회로에 관한 상세한 설명을 생략한다.

이 실시 형태에서는, 칩 제어부(2g)는 제7 실시 형태의 칩 제어부(2f)에 마스크 제어 회로(94)를 추가하여 구성되어 있다. 또한, 데이터 마스크 회로(96)가 제7 실시 형태의 데이터 마스크 회로(92)와 상이하다. 그 밖의 회로는 제7 실시 형태와 동일하다.

마스크 제어 회로(94)는, 도 19에 나타낸 AND 회로(92a)와 동일한 회로이다. 마스크 제어 회로(94)는 직렬 병렬 변환기(10)로부터의 내부 마스크 신호(IDM)의 L 레벨 및 마스크 레지스터(80)로부터의 MR 신호의 H 레벨을 수신하여 활성화되어, H 레벨을 출력하는 회로이다. 마스크 제어 회로(94)의 출력 신호는 제어 레지스터(90)의 마스크 유지부(MASK)에 유지되어 있다.

데이터 마스크 회로(96)는 레지스터 기록 데이터 신호 RWD 신호의 소정의 비트를 레지스터 마스크 신호(RDM)에 따라서 마스크하여, 마스크한 데이터를 기록 데 이터 마스크 신호(WDM)로서 출력한다.

도 22는 데이터 마스크 회로(96) 및 기록 증폭기(17)를 상세히 나타내고 있다.

데이터 마스크 회로(96)는 도 19에 나타낸 데이터 마스크 회로(92)의 AND 회로(92a)를 RDM 신호를 받는 인버터(96a)로 대체한 회로이다. 기록 증폭기(17)는 도 19와 동일한 회로이다.

이 실시 형태의 그래픽 메모리에서는 마스크 제어 회로(94)에 의해 IDM 신호와 MR 신호를 합성하여, 합성한 마스크 정보를 마스크 유지부(MASK)에 유지한다. 이 때문에, 데이터 마스크 회로(96)의 논리 규모를 작게 할 수 있어, 기록 동작을 제7 실시 형태에 비해 고속화할 수 있다.

또, 상술한 실시 형태에서는 본 발명을 SDRAM 및 그래픽 메모리에 적용한 예에 관해서 설명했다. 그러나, 본 발명은 이러한 실시 형태에 한정되는 것은 아니다. 예컨대, 본 발명을 클록 신호에 동기하여 동작하는 FCRAM 등의 다른 DRAM에 적용하더라도 좋다. 혹은, DRAM의 메모리 코어를 내장한 시스템 LSI에 적용하더라도 좋다.

또한, 상술한 제1 실시 형태에서는, 본 발명을 DDR SDRAM에 적용한 예에 관해서 설명했지만, 예컨대, 클록 신호의 상승 엣지에 동기하여 데이터를 입출력하는 SDR SDRAM(Single Data Rate SDRAM)에 적용하더라도 좋다.

더욱이, 상술한 제1 실시 형태에서는, 판독 레이턴시와 기록 레이턴시를 함께 "2"로 한 예에 관해서 설명했다. 각 레이턴시는 "2" 이외라도 좋고, 판독 레이 턴시와 기록 레이턴시를 다른 값으로 하여도 좋다.

또한, 본 발명이 적용되는 반도체 제조 프로세스는 CMOS 프로세스에 한정되지 않고, Bi-CMOS 프로세스라도 좋다.

이상, 본 발명에 관해서 상세히 설명해 왔지만, 상기한 실시 형태 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이에 한정되는 것은 아니다. 본 발명을 일탈하지 않은 범위에서 변형 가능한 것은 분명하다.

제1항의 반도체 집적 회로에서는, 다음 기록 커맨드를 수신했을 때에 전회 수신한 기록 데이터를 기록하는 반도체 집적 회로에 있어서, 기록 데이터를 마스크할 수 있다.

제2항의 반도체 집적 회로에서는, 마스크 기능을 탑재하는 경우에 기록 회로 등의 변경을 최소한으로 할 수 있다.

제3항의 반도체 집적 회로에서는, 데이터 마스크 회로는 기록 유지 데이터가 아니라 기록 회로를 제어하여 데이터를 마스크할 수 있다.

제4항의 반도체 집적 회로에서는, 데이터 마스크 회로는 마스크 유지 정보에 따라서 디코더를 제어하여, 기록 유지 데이터 중 소정 비트의 기록을 마스크할 수 있다.

제5항의 반도체 집적 회로에서는, 데이터 마스크 회로는 기록 유지 데이터가 아니라 스위치 회로를 제어하여 데이터를 마스크할 수 있다.

제6항의 반도체 집적 회로에서는, 기록 동작 직후에, 동일한 어드레스의 판 독 동작이 실행되는 경우에도 올바른 데이터를 판독할 수 있다.

제7항의 반도체 집적 회로에서는, 마스크 동작에 관계되는 내부 회로의 동작을 최소한으로 할 수 있어, 소비 전력을 저감시킬 수 있다.

제8항의 반도체 집적 회로에서는, 기록 동작 직후에, 동일한 어드레스의 판독 동작이 실행되는 경우에도 올바를 데이터를 판독할 수 있다.

제9항의 반도체 집적 회로의 제어 방법에서는 다음 기록 커맨드를 수신했을 때에 전회 수신한 기록 데이터를 기록하는 반도체 집적 회로에 있어서, 기록 데이터를 마스크할 수 있다.

Claims

메모리 셀과,

기록 커맨드에 대응하여 공급되는 상기 메모리 셀에의 기록 데이터 및 상기 기록 데이터의 소정의 비트를 마스크하는 마스크 정보를, 각각 기록 유지 데이터 및 마스크 유지 정보로서, 다음 기록 커맨드가 공급될 때까지 유지하는 유지부를 구비하여,

다음 기록 커맨드를 수신했을 때에 상기 기록 유지 데이터를 상기 마스크 유지 정보에 따라 마스크하여 상기 메모리 셀에 기록하고,

상기 다음 기록 커맨드에 대응하여 공급되는 다음 기록 데이터 및 다음 마스크 정보를 상기 기록 유지 데이터 및 상기 마스크 유지 정보로서 유지하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 유지부로부터 출력되는 상기 기록 유지 데이터 및 상기 마스크 유지 정보를 수신하여, 상기 마스크 유지 정보에 따라서 상기 기록 유지 데이터를 마스크하는 데이터 마스크 회로를 구비한 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서,

상기 메모리 셀에 접속되는 비트선과,

상기 비트선에 접속되어 상기 기록 데이터를 비트선에 전달하는 스위치 회로 와,

상기 기록 유지 데이터를 상기 스위치 회로에 공급하는 기록 회로와,

상기 마스크 유지 정보에 따라서 상기 기록 회로를 제어하여 상기 기록 유지 데이터를 마스크하는 데이터 마스크 회로를 구비한 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서,

상기 기록 유지 데이터를 기록하는 상기 메모리 셀을 선택하는 디코더와,

상기 마스크 유지 정보에 따라서 상기 디코더를 제어하는 데이터 마스크 회로를 구비한 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서,

상기 메모리 셀에 접속되는 비트선과,

상기 비트선에 접속되어 상기 기록 유지 데이터를 비트선에 전달하는 스위치 회로와,

상기 마스크 유지 정보에 따라서 상기 스위치 회로를 제어하여 상기 기록 유지 데이터를 마스크하는 데이터 마스크 회로를 구비한 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서,

상기 기록 커맨드에 대응하여 공급되는 기록 어드레스를 기록 유지 어드레스로서 유지하는 어드레스 유지부와,

상기 기록 유지 어드레스와 판독 커맨드에 대응하여 공급되는 판독 어드레스를 비교하는 어드레스 비교부와,

상기 어드레스 비교부의 비교에 의해 양 어드레스가 일치했을 때에, 상기 마스크 유지 정보에 따라서, 상기 메모리 셀로부터의 판독 데이터 및 상기 기록 유지 데이터의 소정의 비트를 각각 선택하는 데이터 선택부를 구비한 것을 특징으로 하는 반도체 집적 회로.
메모리 셀과,

기록 커맨드에 대응하여 공급되는 기록 데이터 및 마스크 정보를 수신하여 상기 기록 데이터의 소정의 비트를 상기 마스크 정보에 따라서 마스크하는 데이터 마스크 회로와,

상기 데이터 마스크 회로에 의해 마스크된 마스크 데이터를 마스크 유지 데이터로서, 다음 기록 커맨드가 공급될 때까지 유지하는 유지부를 구비하여,

다음 기록 커맨드를 수신했을 때에 상기 마스크 유지 데이터를 상기 메모리 셀에 기록하고,

상기 다음 기록 커맨드에 대응하여 공급되는 다음 기록 데이터로부터 생성되는 마스크 데이터를 상기 마스크 유지 데이터로서 유지하는 것을 특징으로 하는 반도체 집적 회로.
제7항에 있어서,

상기 기록 커맨드에 대응하여 공급되는 기록 어드레스를 기록 유지 어드레스로서 유지하는 어드레스 유지부와,

상기 기록 유지 어드레스와 판독 커맨드에 대응하여 공급되는 판독 어드레스를 비교하는 어드레스 비교부와,

상기 어드레스 비교부의 비교에 의해 양 어드레스가 일치했을 때에, 상기 마스크 유지 정보에 따라서, 상기 메모리 셀로부터의 판독 데이터 및 상기 기록 유지 데이터의 소정의 비트를 각각 선택하는 데이터 선택부를 구비한 것을 특징으로 하는 반도체 집적 회로.
기록 커맨드에 대응하여 공급되는 메모리 셀에의 기록 데이터 및 상기 기록 데이터의 소정의 비트를 마스크하는 마스크 정보를 기록 유지 데이터 및 마스크 유지 정보로서, 다음 기록 커맨드가 공급될 때까지 유지하는 단계와,

다음 기록 커맨드를 수신했을 때에 상기 기록 유지 데이터를 상기 마스크 유지 정보에 따라서 마스크하여 상기 메모리 셀에 기록하는 단계와,

상기 다음 기록 커맨드에 대응하여 공급되는 다음 기록 데이터 및 다음 마스크 정보를 상기 기록 유지 데이터 및 상기 마스크 유지 정보로서 유지하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 제어 방법.