JP2001189078A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＱＳグリッジ耐性の向上と使い勝手のよい
ＤＤＲ構成の半導体記憶装置を提供する。 【解決手段】 クロック信号に同期して、内部回路の動
作が制御されるダイナミック型ＲＡＭであって、書き込
み動作のときに入力される第２のクロック信号を用い、
それに対応してシリアルに入力された複数の書き込みデ
ータを順次に複数からなる第１のラッチ回路に取り込
み、上記第１のラッチ回路に取り込まれた書き込みデー
タを上記第１のクロック信号を用いて第２のラッチ回路
に取り込んで入出力データバスに伝える入力回路を備
え、上記第１のクロック信号と第２のクロック信号の論
理により上記第２のクロック信号の終了時に発生するノ
イズに対してマスクをする論理回路を設けて第３のクロ
ック信号を形成し、少なくとも上記第２のラッチ回路の
入力に上記書き込みデータを出力する第１のラッチ回路
に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特にＤＤＲ構成のシンクロナスのダイナミック
型ＲＡＭ（ランダム・アクセス・メモリ）におけるデー
タ入力回路に利用して有効な技術に関するものである。

【０００２】

【従来の技術】ＤＤＲ ＳＤＲＡＭ（Double Data Rate
Synchronous Dynamic Random AccessMemory ）におけ
るデータ入力系の仕様では、ＳＤＲＡＭ全体のタイミン
グを制御するクロック信号ＣＬＫではなく、図８に示す
ようにデータストローブ信号ＤＱＳのエッジに同期して
書き込み用データが入力される。つまり、クロック信号
ＣＬＫの立ち上がりタイミングで、ライトコマンド（Wr
ite)が入力されると、上記ＤＱＳはハイインピーダンス
状態から、一旦期間ｔＷＰＲＥの間ロウレベルになる
（Preamble) 。

【０００３】その後に、上記ライトコマンドに対応した
クロックＣＬＫから時間ｔＤＱＳＳで規定されるタイミ
ングでロウレベルからハイレベルに変化するデータスト
ローブ信号ＤＱＳが入力され、この信号ＤＳＱのロウレ
ベルからハイレベル及びハイレベルからロウレベルへの
変化に対応し、セットアップ／ホールド時間（ｔＱＤＱ
ＳＳ／ｔＱＤＱＳＨ）が確保された入力データＤ０〜Ｄ
４等が入力される。上記時間ｔＤＱＳＳは、０．７５ｔ
ＣＫ〜１．２５ｔＣＫの幅を持って規定されている。所
望のデータ長分（同図ではＤ０〜Ｄ３）の入力データＤ
ｉｎが入力されると、上記クロック信号ＤＱＳは、時間
ｔＷＰＳＴの間ロウレベルとなり（Postamble)、再びハ
イインピーダンス状態に戻る。

【０００４】本願発明者等においては、この発明に先立
って上記のデータ入力系の仕様に対応して、図９に示す
ような入力回路を開発した。この回路は、上記クロック
信号ＤＱＳにより動作するスルーラッチ回路を組み合わ
せて、３段のシフトレジスタと２段のシフトレジスタを
構成し、データＤ０とＤ２はクロック信号ＤＱＳの立ち
上がりエッジに同期して上記３段のシフトレジスタで転
送し、データＤ１とＤ３は、クロック信号ＤＱＳの立ち
下がりエッジに同期して上記２段のシフトレジスタで転
送し、２系統入力データＤｉｎ１ｓｔと、入力データＤ
ｉｎ２ｎｄにパラレル変換し、クロック信号ＣＬＫで入
力信号を取り込む一対のラッチ回路に入力させてＤＱＳ
−ＣＬＫ間でのタイミングの乗り換えを行い、かかるク
ロック信号ＣＬＫに同期してメモリアレイの選択された
メモリセルに書き込み動作を行なわせる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
入力回路においては次のような問題の生じることが判明
した。すなわち、図１０に示すように上記ライトコマン
ドに対応したクロックＣＬＫから規定される時間ｔＤＱ
ＳＳが０．７５ｔＣＫのように短いとき、所望のデータ
長分のデータが入力されたとき、クロック信号ＣＬＫに
同期して形成されるクロック信号ＤＩＣＬＫが到来する
前に、上記クロック信号ＤＱＳがハイインピーダンス状
態に戻り、上記クロック信号ＤＱＳが入力される入力端
子がハイインピーダンスに戻る際において、上記クロッ
ク信号ＤＱＳを形成している出力回路においてグリッジ
と呼ばれるノイズを発生させてしまう可能性があり、か
かるノイズを入力回路においてはクロック信号ＤＱＳと
見做してシフトクロックを発生させて上記シフトレジス
タに対して１ビットのシフト動作を行なわせてしまう。
このシフト動作により、本来保持すべきデータが消滅
し、遅れて搭載する上記クロック信号ＤＩＣＬＫによる
タイミングでは、無効データ（invalid)を書き込みデー
タとして取り込んでしまうという問題の生じることが判
明した。

【０００６】この発明の目的は、ＤＱＳグリッジ耐性の
向上を図った半導体記憶装置を提供することにある。こ
の発明の他の目的は、使い勝手のよいＤＤＲ構成の半導
体記憶装置を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。クロック信号に同期して、内部回路の
動作が制御されるダイナミック型ＲＡＭであって、書き
込み動作のときに入力される第２のクロック信号を用
い、それに対応してシリアルに入力された複数の書き込
みデータを順次に複数からなる第１のラッチ回路に取り
込み、上記第１のラッチ回路に取り込まれた書き込みデ
ータを上記第１のクロック信号を用いて第２のラッチ回
路に取り込んで入出力データバスに伝える入力回路を備
え、上記第１のクロック信号と第２のクロック信号の論
理により上記第２のクロック信号の終了時に発生するノ
イズに対してマスクをする論理回路を設けて第３のクロ
ック信号を形成し、少なくとも上記第２のラッチ回路の
入力に上記書き込みデータを出力する第１のラッチ回路
に供給する。

【０００８】

【発明の実施の形態】図７には、この発明る係るダイナ
ミック型ＲＡＭの一実施例のブロック図が示されてい
る。この実施例におけるダイナミック型ＲＡＭは、ＤＤ
Ｒ ＳＤＲＡＭ（Double Data Rate Synchronous Dynam
ic Random Access Memory ；以下単にＤＤＲ ＳＤＲＡ
Ｍという）に向けられている。この実施例のＤＤＲ Ｓ
ＤＲＡＭは、特に制限されないが、４つのメモリバンク
に対応して４つのメモリアレイ２００Ａ〜２００Ｄが設
けられる。４つのメモリバンク０〜３にそれぞれ対応さ
れたメモリアレイ２００Ａ〜２００Ｄは、マトリクス配
置されたダイナミック型メモリセルを備え、図に従えば
同一列に配置されたメモリセルの選択端子は列毎のワー
ド線（図示せず）に結合され、同一行に配置されたメモ
リセルのデータ入出力端子は行毎に相補データ線（図示
せず）に結合される。

【０００９】上記メモリアレイ２００Ａの図示しないワ
ード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによる
ロウアドレス信号のデコード結果に従って１本が選択レ
ベルに駆動される。メモリアレイ２００Ａの図示しない
相補データ線はセンスアンプ（Sense AMP)２０２Ａ及び
カラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合
される。センスアンプ２０２Ａは、メモリセルからのデ
ータ読出しによって夫々の相補データ線に現れる微小電
位差を検出して増幅する増幅回路である。それにおける
カラム選択回路２０３Ａは、上記相補データ線を各別に
選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路
を含む。カラムスイッチ回路はカラムデコーダ２０３Ａ
によるカラムアドレス信号のデコード結果に従って選択
動作される。

【００１０】メモリアレイ２００Ｂないし２００Ｄも同
様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３
Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。
上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化され
て、ライトバッファを持つデータ入力回路(Din Buffer)
２１０の出力端子及びメインアンプを含むデータ出力回
路（Dout Buffer)２１１の入力端子に接続される。端子
ＤＱは、特に制限されないが、１６ビットからなるデー
タＤ０−Ｄ１５を入力又は出力するデータ入出力端子と
される。ＤＱＳバッファ（DQS Buffer) ２１５は、読み
出し動作のときに上記端子ＤＱから出力するデータのデ
ータストローブ信号を形成する。

【００１１】アドレス入力端子から供給されるアドレス
信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buff
er）２０４で一旦保持され、時系列的に入力される上記
アドレス信号のうち、ロウ系アドレス信号はロウアドレ
スバッファ(Row Address Buffer)２０５に保持され、カ
ラム系アドレス信号はカラムアドレスバッファ（Column
Address Buffer)２０６に保持される。リフレッシュカ
ウンタ(Refresh Counter) ２０８は、オートマチックリ
フレッシュ( Automatic Refresh)及びセルフリフレッシ
ュ(Self Refresh)時の行アドレスを発生する。

【００１２】例えば、２５６Ｍビットのような記憶容量
を持つ場合、カラムアドレス信号としては、２ビット単
位でのメモリアクセスを行うようにする場合には、アド
レス信号Ａ１４を入力するアドレス端子が設けられる。
×４ビット構成では、アドレス信号Ａ１１まで有効とさ
れ、×８ビット構成ではアドレス信号Ａ１０までが有効
とされ、×１６ビット構成ではアドレス信号Ａ９までが
有効とされる。６４Ｍビットのような記憶容量の場合に
は、×４ビット構成では、アドレス信号Ａ１０まで有効
とされ、×８ビット構成ではアドレス信号Ａ９までが有
効とされ、そして図のように×１６ビット構成ではアド
レス信号Ａ８までが有効とされる。

【００１３】上記カラムアドレスバッファ２０６の出力
は、カラムアドレスカウンタ（Column Address Counte
r) ２０７のプリセットデータとして供給され、列（カ
ラム）アドレスカウンタ２０７は後述のコマンドなどで
指定されるバーストモードにおいて上記プリセットデー
タとしてのカラムアドレス信号、又はそのカラムアドレ
ス信号を順次インクリメントした値を、カラムデコーダ
２０３Ａ〜２０３Ｄに向けて出力する。

【００１４】モードレジスタ(Mode Register) ２１３
は、各種動作モード情報を保持する。上記ロウデコーダ
(Row Decoder) ２０１ＡないしＤは、バンクセレクト
（Bank Select)回路２１２で指定されたバンクに対応し
たもののみが動作し、ワード線の選択動作を行わせる。
コントロール回路（Control Logic)２０９は、特に制限
されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、クロックイネーブル信号ＣＫＥ、チップ
セレクト信号／ＣＳ、カラムアドレスストローブ信号／
ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びラ
イトイネーブル信号／ＷＥなどの外部制御信号と、／Ｄ
Ｍ及びＤＱＳとモードレジスタ２１３を介したアドレス
信号とが供給され、それらの信号のレベルの変化やタイ
ミングなどに基づいてＤＤＲ ＳＤＲＡＭの動作モード
及び上記回路ブロックの動作を制御するための内部タイ
ミング信号を形成するもので、それぞれに信号に対等し
た入力バッファを備える。

【００１５】クロック信号ＣＬＫと／ＣＬＫは、クロッ
クバッファを介してＤＬＬ回路２１４に入力され、内部
クロックが発生される。上記内部クロックは、特に制限
されないが、データ出力回路２１１とＤＱＳバッファ２
１５の入力信号として用いられる。また、上記クロック
バッファを介したクロック信号はデータ入力回路２１０
や、列アドレスカウンタ２０７に供給されるクロック端
子に供給される。

【００１６】他の外部入力信号は当該内部クロック信号
の立ち上がりエッジに同期して有意とされる。チップセ
レクト信号／ＣＳはそのロウレベルによってコマンド入
力サイクルの開始を指示する。チップセレクト信号／Ｃ
Ｓがハイレベルのとき（チップ非選択状態）やその他の
入力は意味を持たない。但し、後述するメモリバンクの
選択状態やバースト動作などの内部動作はチップ非選択
状態への変化によって影響されない。／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号
とは機能が相違し、後述するコマンドサイクルを定義す
るときに有意の信号とされる。

【００１７】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、リードモードにおいて、データ出力回
路２１１に対するアウトプットイネーブルの制御を行う
外部制御信号／ＯＥを設けた場合には、かかる信号／Ｏ
Ｅもコントロール回路２０９に供給され、その信号が例
えばハイレベルのときにはデータ出力回路２１１は高出
力インピーダンス状態にされる。

【００１８】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１１のレベルによって
定義される。

【００１９】アドレス信号Ａ１２とＡ１３は、上記ロウ
アドレスストローブ・バンクアクティブコマンドサイク
ルにおいてバンク選択信号とみなされる。即ち、Ａ１２
とＡ１３の組み合わせにより、４つのメモリバンク０〜
３のうちの１つが選択される。メモリバンクの選択制御
は、特に制限されないが、選択メモリバンク側のロウデ
コーダのみの活性化、非選択メモリバンク側のカラムス
イッチ回路の全非選択、選択メモリバンク側のみのデー
タ入力回路２１０及びデータ出力回路への接続などの処
理によって行うことができる。

【００２０】上記カラムアドレス信号は、前記のように
２５６Ｍビットで×１６ビット構成の場合には、クロッ
ク信号ＣＬＫ（内部クロック）の立ち上がりエッジに同
期するリード又はライトコマンド（後述のカラムアドレ
ス・リードコマンド、カラムアドレス・ライトコマン
ド）サイクルにおけるＡ０〜Ａ９のレベルによって定義
される。そして、この様にして定義されたカラムアドレ
スはバーストアクセスのスタートアドレスとされる。

【００２１】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、２，４，８とされ、設定可能なＣＡ
Ｓレイテンシイは２，２．５とされ、設定可能なライト
モードは、バーストライトとシングルライトとされる。

【００２２】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。

【００２３】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１２とＡ１
３によるメモリバンクの選択を有効にするコマンドであ
り、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ
＝ハイレベルによって指示され、このときＡ０〜Ａ９に
供給されるアドレスがロウアドレス信号として、Ａ１２
とＡ１３に供給される信号がメモリバンクの選択信号と
して取り込まれる。取り込み動作は上述のように内部ク
ロック信号の立ち上がりエッジに同期して行われる。例
えば、当該コマンドが指定されると、それによって指定
されるメモリバンクにおけるワード線が選択され、当該
ワード線に接続されたメモリセルがそれぞれ対応する相
補データ線に導通される。

【００２４】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ９（×１６ビット構成の場
合）に供給されるカラムアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号はバーストスタートアドレスとしてカラム
アドレスカウンタ２０７に供給される。

【００２５】これによって指示されたバーストリード動
作においては、その前にロウアドレスストローブ・バン
クアクティブコマンドサイクルでメモリバンクとそれに
おけるワード線の選択が行われており、当該選択ワード
線のメモリセルは、内部クロック信号に同期してカラム
アドレスカウンタ２０７から出力されるアドレス信号に
従って順次選択されて連続的に読出される。連続的に読
出されるデータ数は上記バーストレングスによって指定
された個数とされる。また、出力バッファ２１１からの
データ読出し開始は上記ＣＡＳレイテンシイで規定され
る内部クロック信号のサイクル数を待って行われる。

【００２６】（４）カラムアドレス・ライトコマンド
（Ｗｒ） 当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ル、／ＲＡＳ＝ハイレベルによって指示され、このとき
Ａ０〜Ａ９に供給されるアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号はバーストライトにおいてはバーストスタ
ートアドレスとしてカラムアドレスカウンタ２０７に供
給される。これによって指示されたバーストライト動作
の手順もバーストリード動作と同様に行われる。但し、
ライト動作にはＣＡＳレイテンシイはなく、ライトデー
タの取り込みは当該カラムアドレス・ライトコマンドサ
イクルの１クロック後から開始される。

【００２７】（５）プリチャージコマンド（Ｐｒ） これはＡ１２とＡ１３によって選択されたメモリバンク
に対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。

【００２８】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。

【００２９】（７）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００３０】ＤＤＲ ＳＤＲＡＭにおいては、１つのメ
モリバンクでバースト動作が行われているとき、その途
中で別のメモリバンクを指定して、ロウアドレスストロ
ーブ・バンクアクティブコマンドが供給されると、当該
実行中の一方のメモリバンクでの動作には何ら影響を与
えることなく、当該別のメモリバンクにおけるロウアド
レス系の動作が可能にされる。

【００３１】したがって、例えば１６ビットからなるデ
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。こ
の実施例のＤＤＲ ＳＤＲＡＭは、上記のように１６ビ
ットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１の
アドレスにより約４Ｍのアドレスを持ち、４つのメモリ
バンクで構成されることから、全体では約２５６Ｍビッ
ト（４Ｍ×４バンク×１６ビット）のような記憶容量を
持つようにされる。

【００３２】ＤＤＲ ＳＤＲＡＭの詳細な読み出し動作
は、次の通りである。チップセレクト／ＣＳ, ／ＲＡ
Ｓ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬ
Ｋ信号に同期して入力される。／ＲＡＳ＝０と同時に行
アドレスとバンク選択信号が入力され、それぞれロウア
ドレスバファ２０５とバンクセレクト回路２１２で保持
される。バンクセレクト回路２１２で指定されたバンク
のロウデコーダ２１０がロウアドレス信号をデコードし
てメモリセルアレイ２００から行全体のデータが微小信
号として出力される。出力された微小信号はセンスアン
プ２０２によって増幅, 保持される。指定されたバンク
はアクティブ（Active）になる。

【００３３】行アドレス入力から３ＣＬＫ後、ＣＡＳ＝
０と同時に列アドレスとバンク選択信号が入力され、そ
れぞれがカラムアドレスバッファ２０６とバンクセレク
ト回路２１２で保持される。指定されたバンクがアクテ
ィブであれば、保持された列アドレスがカラムアドレス
カウンタ２０７から出力され、カラムデコーダ２０３が
列を選択する。選択されたデータがセンスアンプ２０２
から出力される。このとき出力されるデータは２組分で
ある（×４ビット構成では８ビット、×１６ビット構成
では３２ビット）。

【００３４】センスアンプ２０２から出力されたデータ
はデータバスＤａｔａＢｕｓを介してデータ出力回路２
１１からチップ外へ出力される。出力タイミングはＤＬ
Ｌ２１４から出力されるＱＣＬＫの立上がり、立ち下が
りの両エッジに同期する。この時、上記のように２組分
のデータはパラレル→シリアル変換され、１組分×２の
データとなる。データ出力と同時に、ＤＱＳバッファ２
１５からデータストローブ信号ＤＱＳが出力される。モ
ードレジスタ２１３に保存されているバースト長が４以
上の場合、カラムアドレスカウンタ２０７は自動的にア
ドレスをインクリメントされて、次の列データを読み出
すようにされる。

【００３５】上記ＤＬＬ２１４の役割は、データ出力回
路２１１と、ＤＱＳバッファ２１５の動作クロックを生
成する。上記データ出力回路２１１とＤＱＳバッファ２
１５は、ＤＬＬ２１４で生成された内部クロック信号が
入力されてから、実際にデータ信号やデータストローブ
信号が出力されるまでに時間がかかる。そのため、適当
なレプリカ回路を用いて内部クロック信号の位相を外部
ＣＬＫよりも進める事により、データ信号やデータスト
ローブ信号の位相を外部クロックＣＬＫに一致させる。
したがって、上記ＤＱＳバッファは、上記のようなデー
タ出力動作以外のときには、出力ハイインピーダンス状
態にされる。

【００３６】書き込み動作のときには、上記ＤＤＲ Ｓ
ＤＲＡＭのＤＱＳバッファ２１５が出力ハイインピーダ
ンス状態であるので、上記端子ＤＱＳにはマクロプロセ
ッサ等のようなデータ処理装置からデータストローブ信
号ＤＱＳが入力され、端子ＤＱにはそれに同期した書き
込みデータが入力される。データ入力回路２１０は、上
記端子ＤＱから入力された書き込みデータを、上記端子
ＤＱＳから入力されたデータストローブ信号に基づいて
形成されたクロック信号により、前記のようにシリアル
に取り込み、クロック信号ＣＬＫに同期してパラレルに
変換して、データバスＤａｔａＢｕｓを介して選択され
たメモリバンクに伝えられて、かかるメモリバンクの選
択されたメモリセルに書き込まれる。このような書き込
み動作において、前記のように端子ＤＱＳにのるグリッ
ジと呼ばれるノイズによって、上記データ入力回路２１
０が誤動作しないように、上記グリッジのマスク機能が
付加される。

【００３７】図１には、この発明に係るデータ入力回路
とそのクロック生成回路の一実施例の回路図が示されて
いる。データ入力回路は、データ入力バッファと、入力
部のフリップフロップ回路ＦＦ１、出力部のフリップフ
ロップ回路ＦＦ２及び書き込みデータ取り込み用のフリ
ップフロップ回路ＦＦ３から構成される。上記フリップ
フロップ回路ＦＦ１とＦＦ２は、前記データストローブ
信号ＤＱＳに対応して動作させられ、フリップフロップ
回路ＦＦ３はＳＤＲＡＭのチップ全体の制御に用いられ
るクロック信号ＣＬＫにより動作させられて、書き込み
データに対してＤＱＳ−ＣＬＫ間でのタイミングの乗り
換えを行なわせる。

【００３８】外部端子Ｄｉｎから入力された書き込みデ
ータは、２段縦列接続のインバータ回路Ｎ１とＮ２から
なる入力バッファにより内部信号に変換される。上記入
力部のフリップフロップ回路ＦＦ１は、入力取り込み用
のクロック信号ＤＱＳＣＫにより動作する３個のスルー
ラッチ回路から構成される。スルーラッチ回路の１つ
は、入力側のクロックドインバータ回路Ｃ１と、インバ
ータ回路Ｎ１及びこのインバータ回路の入力と出力との
間に設けられた帰還用のクロックドインバータ回路Ｃ２
から構成される。他の２つのスルーラッチ回路も、上記
と同様なクロックドインバータ回路Ｃ３とＣ４及びイン
バータ回路Ｎ４、クロックドインバータ回路Ｃ５とＣ６
及びインバータ回路Ｎ５から構成される。

【００３９】上記スルーラッチ回路Ｃ１、Ｃ２及びＮ３
とスルーラッチ回路Ｃ３、Ｃ４及びＮ４は縦列接続され
る。このうちの入力側のスルーラッチ回路と、残り１つ
のスルーラッチ回路Ｃ５、Ｃ６及びＮ５には、上記入力
バッファにより形成された内部信号が供給される。上記
２段縦列接続のスルーラッチのうち、前段側のスルーラ
ッチ回路（Ｃ１，Ｃ２，Ｎ３）は、クロック信号ＤＱＳ
ＣＫがロウレベルのときに入力側のクロックドインバー
タ回路Ｃ１が動作状態となり、帰還側のクロックドイン
バータ回路Ｃ２が出力ハイイインピーダンスとなり、入
力信号をスルーさせる。

【００４０】上記２段縦列接続のスルーラッチのうち、
後段側のスルーラッチ回路（Ｃ３，Ｃ４，Ｎ４）は、逆
にクロック信号ＤＱＳＣＫがハイレベルのときに入力側
のクロックドインバータ回路Ｃ１が動作状態となり、帰
還側のクロックドインバータ回路Ｃ２が出力ハイイイン
ピーダンスとなり入力信号をスルーさせる。つまり、ク
ロック信号ＤＱＳＣＫがロウレベルときには、入力側の
クロックドインバータ回路Ｃ１が出力ハイインピーダン
ス状態となり、帰還側のクロックドインバータ回路Ｃ２
が動作状態となりその前にスルーさせた入力信号を保持
している。したがって、上記入力側のスルーラッチが入
力信号をスルーさせているときには、出力側のスルーラ
ッチ回路は、それ以前に取り込まれた入力信号を保持し
ている。これにより、クロック信号ＤＱＳＣＫのハイレ
ベルとロウレベルにより、１ビットのシフト動作が行な
われる。

【００４１】上記残り１つのスルーラッチ回路（Ｃ５，
Ｃ６，Ｎ５）は、上記後段側のスルーラッチ回路（Ｃ
３，Ｃ４，Ｎ４）と同じくクロック信号ＤＱＳＣＫがハ
イレベルのときに入力側のクロックドインバータ回路Ｃ
５が動作状態となり、帰還側のクロックドインバータ回
路Ｃ６が出力ハイインピーダンスとなり入力信号をスル
ーさせる。つまり、クロック信号ＤＱＳＣＫがロウレベ
ルになって、上記スルーラッチ回路（Ｃ１，Ｃ２，Ｎ
３）が入力信号をスルーさせているときには、入力側の
クロックドインバータ回路Ｃ５が出力ハイインピーダン
ス状態となり、帰還側のクロックドインバータ回路Ｃ２
が動作状態となりそれ以前にスルーさせた入力信号を保
持している。

【００４２】この結果、クロック信号ＤＱＳＣＫに同期
してシリアルに入力される１つ目のデータＤ０は、クロ
ック信号ＤＱＳＣＫがロウレベルからハイレベルに変化
するタイミングでスルーラッチ回路（Ｃ１，Ｃ２，Ｎ
３）に取り込まれ、クロック信号ＤＱＳＣＫがハイレベ
ルからロウレベルに変化するタイミングでスルーラッチ
回路（Ｃ３，Ｃ４，Ｎ４）に転送されるとともに、かか
るタイミングで入力された２つ目のデータは、スルーラ
ッチ回路（Ｃ５，Ｃ６，Ｎ５）に取り込まれる。これに
より、２ビットのシリアルデータがパラレルデータとし
て取り込まれる。以下、同様にシリアルに入力される書
き込みデータがあると、上記のようなタイミングでパラ
レル変換されて取り込まれる。

【００４３】フリップフロップ回路ＦＦ２とＦＦ３は、
上記パラレル変換された２ビットのデータに対応して、
それぞれ一対のスルーラッチ回路から構成される。この
実施例では、上記フリップフロップ回路ＦＦ２の動作を
制御するクロック信号を、前記図８のように入力信号を
パラレル変換するフリップフロップ回路ＦＦ１と同じク
ロック信号ＤＱＳＣＫを用いるではなく、次に説明する
グリッジマスク機能を付加したクロック発生回路で形成
されたクロック信号ＤＱＳＣＫ１が用いられる。上記フ
リップフロップ回路ＦＦ３は、前記同様にクロック信号
ＣＬＫに対応したクロック信号ＤＩＣＬＫにより動作さ
せられて、前記のようにデータストローブ信号ＤＱＳに
対応したクロックからチップ全般の制御に用いられるク
ロック信号ＣＬＫの乗り換えを行なわせる。

【００４４】クロック生成回路は、クロック信号ＣＬＫ
とＤＱＳを入力とし、前記クロック信号ＤＱＳＣＫ、Ｄ
ＱＳＣＫ１及びＤＩＣＬＫを形成する。このうち、クロ
ック信号ＤＱＳＣＫは、前記データストローブ信号ＤＱ
Ｓに対応した信号であり、クロック信号ＤＩＣＬＫも上
記クロック信号ＣＬＫに対応した信号である。つまり、
上記クロック信号ＤＱＳＣＫは、外部端子から供給され
たデータストローブ信号ＤＱＳを受ける入力バッファを
通した信号がそのまま用いられ、上記クロック信号ＤＩ
ＣＬＫは、外部端子から供給されたクロック信号ＣＬＫ
を受ける入力バッファを通した信号がそのまま用いられ
る。

【００４５】クロック信号ＤＱＳＣＫ１は、前記のよう
なグリッジに実質的に応答しないようにマスク機能を実
現する論理回路により形成される。この実施例では、ナ
ンドゲート回路Ｇ１とＧ２でセット／リセットのフリッ
プフロップ回路を構成し、かかるフリップフロップ回路
のセット入力ＳＢに上記クロック信号ＣＬＫの条件を付
加することにより、上記グリッジに実質的に応答しない
クロック信号ＤＱＳＣＫ１を形成する。

【００４６】上記セット入力信号ＳＢを形成するナンド
ゲート回路Ｇ３の入力には、クロック信号ＣＬＫと、デ
ータストローブ信号ＤＱＳを供給する。なお、タイミン
グ調整のために上記データストローブ信号ＤＱＳは、遅
延させた信号も用いられる。上記フリップフロップ回路
のリセット入力信号ＲＢは、遅延回路とインバータ回路
により反転遅延信号を形成し、それと更には反転遅延し
た信号とをナンドゲート回路Ｇ４に入力して、上記デー
タストローブ信号ＤＱＳがハイレベルからロウレベルに
変化するときに形成される１ショットパルスが用いられ
る。なお、セット入力信号ＳＢを形成するために、デー
タストローブ信号ＤＱＳを遅延させた信号を形成する遅
延回路及びオアゲート回路は省略するものであってもよ
い。

【００４７】図２には、上記データ入力回路の動作の一
例を説明するためのタイミング図が示されている。同図
においては、コマンド入力から最初のデータストローブ
信号ＤＱＳが入力されるまでの時間ｔＤＱＳＳが、許容
最小の０．７５ｔＣＫのときの動作が示されている。こ
のようにデータストローブ信号ＤＱＳがクロック信号Ｃ
ＬＫに先行して入力された場合に、前記クロック信号Ｄ
ＱＳＣＫ１は、データストローブ信号ＤＱＳが先にハイ
レベルにされるので、クロック信号ＣＬＫがロウレベル
からハイレベルに変化するタイミングに対応してロウレ
ベルからハイレベルに変化し、１番目のデータＤ０と２
番目のデータＤ１をフリップフロップ回路ＦＦ２に取り
込む。そして、クロック信号ＣＬＫに対応して形成され
るクロック信号ＤＩＣＬＫにより、取り込んだデータを
フリップフロップ回路ＦＦ３に転送した後に、３番目の
データＤ２と４番目のデータＤ３を上記クロック信号Ｄ
ＱＳＣＫ１のロウレベルからハイレベルに変化するタイ
ミングで取り込む。

【００４８】上記クロック信号ＤＱＳＣＫ１のハイレベ
ルからロウレベルの変化に対応してデータＤ２とＤ３を
フリップフロップ回路ＦＦ２が取り込んだ状態で、上記
フリップフロップ回路ＦＦ３に対してデータＤ２とＤ３
を転送する前に、言い換えるならば、クロック信号ＤＩ
ＣＬＫがロウレベルからハイレベルに変化する前に、デ
ータストローブ信号ＤＱＳがハイインピーダンスに戻る
際にグリッジと呼ばれるノイズが発生したしても、この
ときはクロック信号ＣＬＫがロウレベルにされている
で、前記クロック生成回路のフリップフロップ回路のセ
ット信号ＳＢを発生させない。したがって、上記フリッ
プフロップ回路ＦＦ２に対してデータの取り込みを行な
わせるようなクロック信号ＤＱＳＣＫ１が形成されない
から、前記データＤ２とＤ３を保持したままとなり、ク
ロック信号ＤＩＣＬＫに対応してフリップフロップ回路
ＦＦ３に書き込みデータとして取り込まれるものとな
る。

【００４９】図３には、上記データ入力回路の動作の他
の一例を説明するためのタイミング図が示されている。
同図においては、コマンド入力から最初のデータストロ
ーブ信号ＤＱＳが入力されるまでの時間ｔＤＱＳＳが、
最大最小の１．２５ｔＣＫのときの動作が示されてい
る。このようにデータストローブ信号ＤＱＳがクロック
信号ＣＬＫより遅れて入力された場合に、クロック信号
ＣＬＫがハイレベルであるので、前記クロック信号ＤＱ
ＳＣＫ１は、データストローブ信号ＤＱＳに対応して形
成される。

【００５０】このため、クロック信号ＤＱＳＣＫ１のハ
イレベルからロウレベルの変化に対応してデータＤ２と
Ｄ３をフリップフロップ回路ＦＦ２が取り込んだ状態
で、上記クロック信号ＤＩＣＬＫがロウレベルからハイ
レベルに変化してそれを取り込んでしまう。つまり、上
記フリップフロップ回路ＦＦ３に対してデータＤ２とＤ
３を転送した後に、データストローブ信号ＤＱＳがハイ
インピーダンスに戻るようになるため、グリッジと呼ば
れるノイズが発生したしても、すでに有効なデータはフ
リップフロップ回路ＦＦ３に転送されているので、上記
グリッジによって、フリップフロップ回路ＦＦ２の保持
データＤ２とＤ３が消滅しても何な問題にならない。

【００５１】図４には、この発明に係るデータ入力回路
とそのクロック生成回路の他の一実施例の回路図が示さ
れている。この実施例は、基本的には前記図１の実施例
と同様である。クロック生成回路において、入力される
信号が反転信号を用いている。つまり、クロック信号Ｃ
ＬＫ及びデータストローブ信号ＤＱＳは、入力バッファ
を構成する１つのインバータ回路の出力信号により反転
した信号をクロック生成回路に入力している。そして、
セット／リセットのフリップフロップ回路の出力信号を
２つのインバータ回路を通して出力させるようにするこ
とにより、論理レベルを前記図１の同じくしている。こ
のように論理レベルを逆にしても、同様な動作を行なわ
せることができる。

【００５２】図５には、この発明に係るデータ入力回路
とそのクロック生成回路の他の一実施例の回路図が示さ
れている。この実施例は、基本的には前記図１の実施例
と同様である。ただし、クロック生成回路において、セ
ット入力ＳＢとリセット入力ＲＢの両方に対して、クロ
ック信号ＣＬＫの論理条件を加えている。つまり、セッ
ト入力ＳＢは、前記同様にクロック信号ＣＬＫとデータ
ストローブ信号ＤＱＳのうちいずれか遅くハイレベルに
されたタイミングで形成され、リセット信号ＲＢも、同
様にクロック信号ＣＬＫとデータストローブ信号ＤＱＳ
のうちいずれか遅くロウレベルにされたタイミングで形
成されるようになっている。これにより、クロック信号
ＤＱＳＣＫ１のパルスデューティの分配が容易になる。

【００５３】つまり、クロック信号ＤＱＳＣＫ１のパル
スデューティが、クロック信号ＣＬＫとデータストロー
ブ信号ＤＱＳのうちいずれかタイミングが遅れている方
の信号のパルスデューティと同等になる。その結果、ク
ロック信号ＤＱＳＣＫ１のパルスデューティは、ほぼ
０．５ｔＣＫとなるので、パルスがつぶれる恐れがなく
分配が容易になる。

【００５４】図６には、この発明に係るデータ入力回路
とそのクロック生成回路の更に他の一実施例の回路図が
示されている。この実施例は、基本的には前記図１の実
施例と同様である。ただし、クロック生成回路におい
て、セット入力ＳＢをクロック信号ＣＬＫのロウレベル
からハイレベルへの変化タイミングで形成し、リセット
入力ＳＢをデータストローブ信号ＤＱＳのハイレベルか
らロウレベルの変化タイミングで形成するものである。
クロック信号ＣＬＫとデータストローブ信号ＤＱＳの位
相関係は、前記図８に示したようにデータストローブ信
号ＤＱＳは、ｔＤＱＳＳ＝０．７５ｔＣＫ〜１．２５ｔ
ＣＫと、０．５ｔＣＫのパルス幅を持つように形成され
るので、この実施例のような単純な論理回路でもグリッ
ジを実質的除去することができる。

【００５５】別の表現をすると、クロック信号ＣＬＫと
データストローブ信号ＤＱＳの位相関係は、前述に示し
たように、ｔＤＱＳＳ＝０．７５ｔＣＫ〜１．２５ｔＣ
Ｋと規定されており、クロック信号ＣＬＫとデータスト
ローブ信号ＤＱＳはそれぞれ０．５ｔＣＫのパルス幅を
持つように形成されるので、データストローブ信号ＤＱ
Ｓの立ち下がりからクロック信号ＣＬＫの立ち上がり
（／ＣＬＫの立ち下がり）までの間隔は、少なくと０．
２５ｔＣＫ程度である。そのため、クロック信号ＣＬＫ
とデータストコーブ信号ＤＱＳとで信号パスの遅延時間
差が十分小さければ、クロック信号ＤＱＳＣＫ１を発生
させるラッチ回路のセット側でクロック信号ＣＬＫとデ
ータストローブ信号ＤＱＳとの論理をとらなくても正常
動作が可能である。すなわち、この実施例のような単純
な論理回路でも、前述の回路と同様に、データストロー
ブ信号ＤＱＳのグリッジを実質的除去することができ
る。

【００５６】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 書き込み動作のときに入力される第２のクロッ
ク信号を用い、それに対応してシリアルに入力された複
数の書き込みデータを順次に複数からなる第１のラッチ
回路に取り込み、上記第１のラッチ回路に取り込まれた
書き込みデータを上記第１のクロック信号を用いて第２
のラッチ回路に取り込んで入出力データバスに伝える入
力回路を備え、上記第１のクロック信号と第２のクロッ
ク信号の論理により上記第２のクロック信号の終了時に
発生するノイズに対してマクスをする論理回路を設けて
第３のクロック信号を形成し、少なくとも上記第２のラ
ッチ回路の入力に上記書き込みデータを出力する第１の
ラッチ回路に供給することにより、上記第２のクロック
信号を形成する出力回路において上記ノイズの発生を防
止するための格別の対策が不要となり、使い勝手がよ
く、かつ上記耐ノイズ性を向上させることができるとい
う効果が得られる。

【００５７】（２） 上記に加えて、上記第２のクロッ
ク信号が入力される外部端子を上記クロック信号を取り
込む入力回路の入力端子と、読み出し動作のときに上記
第１のクロック信号に対応して内部のクロック発生回路
で形成されたクロック信号を出力させる３状出力機能を
持つ出力回路の出力端子と併用し、書き込み及び読み出
し動作で以外のときにはハイインピーダンス状態にする
ことにより、少ない外部端子によりデータの入出力を高
速にかつ安定的に行なうようにすることができるという
効果が得られる。

【００５８】（３） 上記に加えて、上記第１のラッチ
回路を上記第２のクロック信号の立ち上がりに同期して
入力された書き込みデータをシリアルに転送する第１の
１のラッチ回路と、上記第２のクロック信号の立ち下が
りに同期して入力された書き込みデータをシリアルに転
送する第１の２のチッチ回路で構成してシリアルデータ
をパラレル変換し、上記第１の１のラッチ回路と第１の
２のラッチ回路に対応した一対のラッチ回路を設けるこ
とにより、書き込みサイクルに対して２倍の速度でデー
タの入力を行なわせることができるという効果が得られ
る。

【００５９】（４） 上記に加えて、上記論理回路とし
て、上記第１のクロック信号と第２のクロック信号のう
ち、いずれか早いタイミングで到来するクロック信号の
変化に対応してセットされ、遅いタイミングで到来する
クロック信号の変化に対応してリセットされるフリップ
フロップ回路を用い、上記フリップフロップ回路のセッ
ト／リセット動作により上記第３のクロック信号を形成
することにより、簡単な構成で第２のクロックに発生す
るノイズを実質的に削除することができるという効果が
得られる。

【００６０】（５） 上記に加えて、上記論理回路とし
て、上記第１のクロック信号が一方のレベルから他方の
レベルに変化するタイミングでセットされ、上記第２の
クロック信号が一方のレベルから他方のレベルに変化す
るタイミングでリセットされるフリップフロップ回路を
用い、かかるフリップフロップ回路のセット／リセット
動作により上記第３のクロック信号を形成することによ
り、簡単な構成で第２のクロックに発生するノイズを実
質的に削除することができるという効果が得られる。

【００６１】（６） 上記ダイナミック型ＲＡＭは、Ｄ
ＤＲ構成のシンクロナスＤＲＡＭとすることにより、デ
ータストローブ信号ＤＱＳに規定されたタイミング仕様
を満足し、かつ書き込みデータ入力終了時での耐グリッ
ジの向上を図ることができるという効果が得られる。

【００６２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リ部は、ダイナミック型ＲＡＭの他に、スタティック型
ＲＡＭを用いるものであってもよい。つまり、スタティ
ック型ＲＡＭにおいても、ＤＤＲ構成でデータの入力と
出力を行なうようにするものには同様に適用できる。上
記データストローブ信号ＤＱＳの終了時に発生するノイ
ズをマスクする論理回路は、前記のようにセット／リセ
ットのフリップフロップ回路を用いるもの他、ゲート回
路を用いて上記ノイズをマスクするようにするものであ
ってもよい。

【００６３】この発明に係る半導体記憶装置は、前記の
ようなＤＤＲ構成のシンクロナスＤＲＡＭの他に、上記
ＤＤＲの規格でデータの入力を行なうようにする各種半
導体記憶装置に広く利用することができる。また、その
他にも、動作タイミング一般を制御するクロック信号
と、待機時にハイインピーダンス状態とされるデータス
トローブ信号を用いて、データの入力が制御される各種
半導体記憶装置に利用することができる。さらに、半導
体記憶装置に限らず、同様にデータの入力が制御される
各種半導体装置に広く利用することができる。

【００６４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。書き込み動作のときに入力される第２
のクロック信号を用い、それに対応してシリアルに入力
された複数の書き込みデータを順次に複数からなる第１
のラッチ回路に取り込み、上記第１のラッチ回路に取り
込まれた書き込みデータを上記第１のクロック信号を用
いて第２のラッチ回路に取り込んで入出力データバスに
伝える入力回路を備え、上記第１のクロック信号と第２
のクロック信号の論理により上記第２のクロック信号の
終了時に発生するノイズに対してマスクをする論理回路
を設けて第３のクロック信号を形成し、少なくとも上記
第２のラッチ回路の入力に上記書き込みデータを出力す
る第１のラッチ回路に供給することにより、上記第２の
クロック信号を形成する出力回路において上記ノイズの
発生を防止するための格別の対策が不要となり、使い勝
手がよく、かつ上記耐ノイズ性を向上させることができ
る。

【図面の簡単な説明】

【図１】この発明に係るデータ入力回路とそのクロック
生成回路の一実施例を示す回路図である。

【図２】上記データ入力回路の動作の一例を説明するた
めのタイミング図である。

【図３】上記データ入力回路の動作の他の一例を説明す
るためのタイミング図である。

【図４】この発明に係るデータ入力回路とそのクロック
生成回路の他の一実施例を示す回路図である。

【図５】この発明に係るデータ入力回路とそのクロック
生成回路の他の一実施例を示す回路図である。

【図６】この発明に係るデータ入力回路とそのクロック
生成回路の更に他の一実施例を示す回路図である。

【図７】この発明る係るダイナミック型ＲＡＭの一実施
例を示すブロック図である。

【図８】ＤＤＲ ＳＤＲＡＭの動作を書き込み動作を説
明するためのタイミング図である。

【図９】この発明に先立って検討されたデータ入力回路
の回路図である。

【図１０】図９のデータ入力回路の動作を説明するため
のタイミング図である。

【符号の説明】

Ｃ１〜Ｃ６…クロックドインバータ回路、Ｎ１〜Ｎ５…
インバータ回路、Ｇ１〜Ｇ４…ナンドゲート回路、Ｄｅ
ｌａｙ…遅延回路、ＦＦ１〜ＦＦ３…フリップフロップ
回路、２００Ａ〜Ｄ…メモリアレイ、２０１Ａ〜Ｄ…ロ
ウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜
Ｄ…カラムデコーダ、２０４…アドレスバッファ、２０
５…ロウアドレスバッファ、２０６…カラムアドレスバ
ッファ、２０７…カラムアドレスカウンタ、２０８…リ
フレッシュカウンタ、２０９…コントロール回路、２１
０…データ入力回路、２１１…データ出力回路、２１２
…バンクセレクト回路、２１３…モードレジスタ、２１
４…ＤＬＬ、２１４…ＤＱＳバッファ４０１…４分周回
路、４０２…位相比較器、４０３…ステート制御回路、
４０４…パルス発生回路、４０５…チャージポンプパル
ス発生回路、２０９１…クロック入力回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 阪田 健 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 森田 貞幸 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 中込 儀延 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 田所 晴子 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 永島 靖 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B024 AA11 BA21 BA25 BA29 CA07

Claims (22)

【特許請求の範囲】
1. 【請求項１】 外部端子から供給される第１クロック信
   号に基づいて動作する内部回路と、 所定のデータ量の書き込みデータの取り込みに応じて所
   定の回数だけレベル遷移を行う第２クロック信号に基づ
   いて前記書き込みデータを取り込む入力部と前記入力部
   に接続される出力部とを含む入力回路と、 前記第１クロック信号と前記第２クロック信号の論理に
   より、最後のレベル遷移において発生する前記第２クロ
   ック信号のノイズに対してマスクをし、第３クロック信
   号を出力する論理回路とを具備し、 前記入力部は、前記第２クロック信号に基づいて前記書
   き込みデータを出力し、 前記出力部は、前記第３クロック信号に基づいて前記書
   き込みデータを出力することを特徴とする半導体装置。
2. 【請求項２】 請求項１において、 前記第２クロック信号が入力される外部端子は、書き込
   み及び読み出し動作以外のときには中間レベルが入力さ
   れることを特徴とする半導体装置。
3. 【請求項３】 請求項１において、 前記入力部は、前記第２クロック信号の立ち上がりに同
   期して入力された書き込みデータをシリアルに転送する
   第１レジスタ回路と、 前記第２クロック信号の立ち下がりに同期して入力され
   た書き込みデータをシリアルに転送する第２レジスタ回
   路とを備え、 前記出力部は、前記第１レジスタ回路と前記第２レジス
   タ回路に対応した一対のラッチ回路からなることを特徴
   とする半導体装置。
4. 【請求項４】 請求項１において、 前記論理回路は、 前記第１クロック信号と第２クロック信号のうち、いず
   れか早いタイミングで到来するクロック信号の変化に対
   応してセットされ、遅いタイミングで到来するクロック
   信号の変化に対応してリセツトされるフリップフロップ
   回路を備え、 前記フリップフロップ回路は、セット／リセツト動作で
   形成されたパルスを前記第３クロック信号として出力す
   ることを特徴とする半導体装置。
5. 【請求項５】 請求項１において、 前記論理回路は、 前記第１クロック信号が一方のレベルから他方のレベル
   に変化するタイミングでセットされ、前記第２クロック
   信号が一方のレベルから他方のレベルに変化するタイミ
   ングでリセツトされるフリップフロップ回路を備え、 前記フリップフロップ回路は、セット／リセツト動作で
   形成されたパルスを前記第３クロック信号として出力す
   ることを特徴とする半導体装置。
6. 【請求項６】 請求項１において、 前記半導体装置は、ダブルデータレート（ＤＤＲ）構成
   のシンクロナスＤＲＡＭであることを特徴とする半導体
   装置。
7. 【請求項７】 第１クロック信号を受けて動作する内部
   回路と、 前記第１クロック信号が入力される第１入力ノードと、
   第２クロック信号が入力される第２入力ノードと、前記
   第１クロック信号と前記第２クロック信号を受けて第３
   クロック信号を出力する出力ノードとを有するクロック
   生成回路と、 書き込みデータが入力される第３入力ノードと、前記出
   力ノードに接続される制御ノードとを有する入力回路と
   を具備し、 前記クロック生成回路は、書き込みデータに対する前記
   第１クロック信号の第１レベルから第２レベルヘの第１
   遷移が前記第２クロック信号の第１レベルから第２レベ
   ルヘの第２遷移より遅い場合、前記第１遷移を検出して
   前記第３クロック信号を第３レベルから第４レベルヘ遷
   移させる論理回路を含むことを特徴とする半導体装置。
8. 【請求項８】 請求項７において、 前記入力回路は、前記第３入力ノードに接続される入力
   部と、前記入力部に接続される出力部とを更に含み、 前記入力部は、前記第２クロック信号を用いて前記書き
   込みデータを前記出力部へ出力し、 前記出力部は、前記第３クロック信号を用いて前記書き
   込みデータを前記内部回路へ出力することを特徴とする
   半導体装置。
9. 【請求項９】 請求項８において、 前記半導体装置は、ダブルデータレート（ＤＤＲ）構成
   のシンクロナスＤＲＡＭであることを特徴とする半導体
   装置。
10. 【請求項１０】 請求項７において、 前記論理回路は、前記第１遷移が前記第２遷移より早い
    場合、前記第２遷移を検出して前記第３クロック信号を
    前記第３レベルから前記第４レベルに遷移させることを
    特徴とする半導体装置。
11. 【請求項１１】 請求項１０において、 前記論理回路は、前記書き込みデータの入力に対する前
    記第２クロック信号の前記第２レベルから前記第１レベ
    ルヘの第３遷移を検出して、前記第３クロック信号を前
    記第４レベルから前記第３レベルに遷移させることを特
    徴とする半導体装置。
12. 【請求項１２】 請求項１０において、 前記論理回路は、前記書き込みデータの入力に対する前
    記第２クロック信号の前記第２レベルから前記第１レベ
    ルヘの第３遷移が、前記書き込みデータの入力に対する
    前記第１クロック信号の前記第２レベルから前記第１レ
    ベルヘの第４遷移よりも遅い場合、前記第３遷移を検出
    して前記第３クロック信号を前記第４レベルから前記第
    ３レベルに遷移させ、 前記第３遷移が前記第４遷移よりも早い場合、前記第４
    遷移を検出して前記第３クロック信号を前記第４レベル
    から前記第３レベルに遷移させることを特徴とする半導
    体装置。
13. 【請求項１３】 第１クロック信号を受けて動作する内
    部回路と、 前記第１クロック信号が入力される第１入力ノードと、
    第２クロック信号が入力される第２入力ノードと、前記
    第１クロック信号と前記第２クロック信号を受けて第３
    クロック信号を出力する出力ノードとを有するクロック
    生成回路と、 書き込みデータが入力される第３入力ノードと、前記出
    力ノードに接続される制御ノードとを有する入力回路と
    を具備し、 前記クロック生成回路は、前記第１クロック信号の第１
    レベルから第２レベルヘの第１遷移を検出して前記第３
    クロック信号を第３レベルから第４レベルヘ遷移させ、
    前記書き込みデータに対する前記第２クロック信号の第
    ２レベルから第１レベルヘの第２遷移を検出して前記第
    ３クロック信号を第４レベルから第３レベルヘ遷移させ
    ることを特徴とする半導体装置。
14. 【請求項１４】 請求項１３において、 前記入力回路は、前記第３入力ノードに接続される入力
    部と、前記入力部に接続される出力部とを更に含み、 前記入力部は、前記第２クロック信号に基づいて前記書
    き込みデータを前記出力部へ出力し、 前記出力部は、前記第３クロック信号に基づいて前記書
    き込みデータを前記内部回路へ出力することを特徴とす
    る半導体装置。
15. 【請求項１５】 請求項１４において、 前記半導体装置は、ダブルデータレート（ＤＤＲ）構成
    のシンクロナスＤＲＡＭであることを特徴とする半導体
    装置。
16. 【請求項１６】 第１クロック信号を受けて動作する内
    部回路と、 前記第１クロック信号が入力される第１入力ノードと、
    第２クロック信号が入力される第２入力ノードと、前記
    第１クロック信号と前記第２クロック信号を受けて第３
    クロック信号を出力する出力ノードとを有するクロック
    生成回路と、 書き込みデータが入力される第３入力ノードと、前記出
    力ノードに接続される制御ノードとを有する入力回路と
    を具備し、 前記クロック生成回路は、前記書き込みデータに対する
    前記第１クロック信号の第１レベルから第２レベルヘの
    第１遷移と、前記書き込みデータに対する前記第２クロ
    ック信号の第１レベルから第２レベルヘの第２遷移とを
    比較し、いずれか早い遷移を検出して前記書き込みデー
    タに対する前記第３クロック信号を第３レベルから第４
    レベルヘ遷移させる論理回路を有することを特徴とする
    半導体装置。
17. 【請求項１７】 請求項１６において、 前記論理回路は、前記書き込みデータに対する前記第２
    クロック信号の第２レベルから第１レベルヘの第３遷移
    を検出して前記書き込みデータに対する前記第３クロッ
    ク信号を第４レベルから第３レベルヘ遷移させることを
    特徴とする半導体装置。
18. 【請求項１８】 請求項１７において、 前記入力回路は、前記第３入力ノードに接続される入力
    部と、前記入力部に接続される出力部とを更に含み、 前記入力部は、前記第２クロック信号に基づいて前記書
    き込みデータを前記出力部へ出力し、 前記出力部は、前記第３クロック信号に基づいて前記書
    き込みデータを前記内部回路へ出力することを特徴とす
    る半導体装置。
19. 【請求項１９】 請求項１８において、 前記半導体装置は、ダブルデータレート（ＤＤＲ）構成
    のシンクロナスＤＲＡＭであることを特徴とする半導体
    装置。
20. 【請求項２０】 第１クロック信号を受けて動作する内
    部回路と、 前記第１クロック信号が入力される第１入力ノードと、
    第２クロック信号が入力される第２入力ノードと、前記
    第１クロック信号と前記第２クロック信号を受けて第３
    クロック信号を出力する出力ノードとを有するクロック
    生成回路と、 書き込みデータが入力される第３入力ノードと、前記出
    力ノードに接続される制御ノードとを有する入力回路と
    を具備し、 前記クロック生成回路は、前記第１クロック信号の第１
    レベルから第２レベルヘの遷移で定められる前記第１ク
    ロック信号の周期内で、前記第２クロック信号の第２レ
    ベルから第１レベルヘの第１遷移に応じて、前記第３ク
    ロック信号を第３レベルから第４レベルヘ遷移させ、上
    記周期内で、上記第１遷移の後に前記第２クロック信号
    の第２レベルから第１レベルヘの第２遷移があっても、
    前記第２遷移に応して第３クロック信号を第３レベルか
    ら第４レベルヘ遷移させない論理回路を有することを特
    徴とする半導体装置。
21. 【請求項２１】 請求項２０において、 前記入力回路は、前記第３入力ノードに接続される入力
    部と、前記入力部に接続される出力部とを更に含み、 前記入力部は、前記第２クロック信号に基づいて前記書
    き込みデータを前記出力部へ出力し、 前記出力部は、前記第３クロック信号が前記第３レベル
    から前記第４レベルヘ遷移することに基づいて、前記書
    き込みデータを前記内部回路へ出力することを特徴とす
    る半導体装置。
22. 【請求項２２】 請求項２０において、 前記半導体装置は、ダブルデータレート（ＤＤＲ）構成
    のシンクロナスＤＲＡＭであることを特徴とする半導体
    装置。