JP2009087524A - 同期式半導体メモリ素子及びその駆動方法 - Google Patents

同期式半導体メモリ素子及びその駆動方法 Download PDF

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Abstract

【課題】データストローブ信号ＤＱＳの書き込みポストアンブルリンギングによるデータのエラーを防止することができる同期式半導体メモリ素子及びその駆動方法を提供すること。
【解決手段】本発明の実施形態に係る同期式半導体メモリ素子は、該当書き込みコマンドに対応する最後のデータストローブ立ち下がりパルスＤＳＦＰによってセットされ、該当書き込みコマンドに対応するデータ入力クロックＤＩＮＣＬＫによってリセットされる整列保持信号を追加生成し、前記整列保持信号は、グリッチが発生する期間において、データストローブ立ち下がりパルスＤＳＦＰがデータ整列部に印加されることをマスキングする。
【選択図】図４

Description

本発明は、半導体の設計技術に関し、特に、同期式半導体メモリ素子の書き込み経路に関する。
ＤＲＡＭをはじめとする半導体メモリ素子は、チップセット（メモリコントローラ）から書き込みデータを受信し、チップセットに読み出しデータを伝送する。一方、同期式半導体メモリ素子の場合、チップセットとメモリの何れもシステムクロックによって同期して動作する。ところが、チップセットからメモリにデータを伝送するとき、データとシステムクロックのロード及びトレースが互いに異なり、また、システムクロックと複数のメモリとの位置差によってデータとシステムクロックとの間にスキューが発生する。
このようなデータとシステムクロックとの間のスキューを減らすために、チップセットからメモリにデータを伝送するとき、データと共にデータストローブ信号ＤＱＳを伝送する。データストローブ信号ＤＱＳは、エコークロック（ｅｃｈｏ ｃｌｏｃｋ）とも呼ばれ、データと同じロード及びトレースを有するため、メモリ側でこの信号を用いてデータをストローブすると、システムクロックとメモリとの位置差によって発生するスキューを最小化することができる。一方、読み出し動作時にはメモリがデータと共に読み出しＤＱＳをチップセットに伝送する。
図１は、従来技術に係る同期式半導体メモリ素子の書き込み経路を示す回路図である。
同図に示すように、従来技術に係る同期式半導体メモリ素子の書き込み経路には、ＤＱＳバッファディセーブル信号ＤＩＳＡＢＬＥ＿ＤＱＳに応答して、データストローブ信号ＤＱＳをバッファリングするＤＱＳ入力バッファ部１１０と、ＤＱＳ入力バッファ部１１０の出力信号を受信して、データストローブ信号ＤＱＳの立ち下がりエッジに対応するデータストローブ立ち下がりパルスＤＳＦＰを生成するＤＳＦＰ発生部１２０と、データストローブ立ち下がりパルスＤＳＦＰ、データストローブ終了信号ＤＩＳ＿ＤＳＰ（書き込みコマンドの入力時点からバースト長（ＢＬ）に対応する時間後に論理ハイレベルにパルスする信号）、及び、書き込みパルスＷＴＰｂ（書き込みコマンドの入力時、論理ローレベルにパルスする信号）に応答して、ＤＱＳバッファディセーブル信号ＤＩＳＡＢＬＥ＿ＤＱＳを生成するＤＱＳバッファディセーブル信号発生部１３０と、データストローブ立ち下がりパルスＤＳＦＰに応答して、入力データＤｉｎ（データ入力バッファから出力された信号）を整列するデータ整列部１４０と、データ整列部１４０から出力された整列データＡＬＧＮ＿Ｒ０，ＡＬＧＮ＿Ｒ１，ＡＬＧＮ＿Ｆ０，ＡＬＧＮ＿Ｆ１をデータ入力クロックＤＩＮＣＬＫ（書き込みコマンドから書き込みレイテンシ（ＷＬ）を考慮した、一定時間後に論理ハイレベルにパルスする信号）に同期させて、グローバルデータラインＧＤＬ＿Ｑ０，ＧＤＬ＿Ｑ１，ＧＤＬ＿Ｑ２，ＧＤＬ＿Ｑ３に伝送するＧＤＬ（Ｇｌｏｂａｌ Ｄａｔａ Ｌｉｎｅ）書き込み駆動部１５０とが備えられる。
ここで、ＤＱＳバッファディセーブル信号発生部１３０は、データストローブ立ち下がりパルスＤＳＦＰ及びデータストローブ終了信号ＤＩＳ＿ＤＳＰを入力とするＡＮＤゲートＡＮＤ１と、ソースが電源電圧端ＶＤＤに接続され、ドレインがＤＱＳバッファディセーブル信号ＤＩＳＡＢＬＥ＿ＤＱＳの出力端Ｎ１に接続されて、書き込みパルスＷＴＰｂをゲート入力とするプルアップＰＭＯＳトランジスタＭＰ１と、ソースが接地電圧端ＶＳＳに接続され、ドレインがＤＱＳバッファディセーブル信号ＤＩＳＡＢＬＥ＿ＤＱＳの出力端Ｎ１に接続されて、ＡＮＤゲートＡＮＤ１の出力信号をゲート入力とするプルダウンＮＭＯＳトランジスタＭＮ１と、ＤＱＳバッファディセーブル信号ＤＩＳＡＢＬＥ＿ＤＱＳの出力端Ｎ１をラッチするラッチＩＮＶ１及びＩＮＶ２とを備える。
また、データ整列部１４０は、データストローブ立ち下がりパルスＤＳＦＰを入力とするインバータＩＮＶ３と、インバータＩＮＶ３の出力信号の立ち下がりエッジに応答して、入力データＤｉｎを伝送するＤフリップフロップ１４２と、インバータＩＮＶ３の出力信号の立ち下がりエッジに応答して、Ｄフリップフロップ１４２から出力された整列データＡＬＧＮ＿Ｒ１を伝送するＤフリップフロップ１４４と、インバータＩＮＶ３の出力信号の立ち下がりエッジに応答して、入力データＤｉｎを伝送するＤフリップフロップ１４６と、インバータＩＮＶ３の出力信号の立ち下がりエッジに応答して、Ｄフリップフロップ１４６から出力された整列データＡＬＧＮ＿Ｆ１を伝送するＤフリップフロップ１４８とを備える。
そして、ＧＤＬ書き込み駆動部１５０は、Ｄフリップフロップ１４４から出力された整列データＡＬＧＮ＿Ｒ０をデータ入力クロックＤＩＮＣＬＫに同期させて、グローバルデータラインＧＤＬ＿Ｑ０に伝送するＧＤＬ書き込みドライバ１５２と、Ｄフリップフロップ１４２から出力された整列データＡＬＧＮ＿Ｒ１をデータ入力クロックＤＩＮＣＬＫに同期させて、グローバルデータラインＧＤＬ＿Ｑ１に伝送するＧＤＬ書き込みドライバ１５４と、Ｄフリップフロップ１４８から出力された整列データＡＬＧＮ＿Ｆ０をデータ入力クロックＤＩＮＣＬＫに同期させて、グローバルデータラインＧＤＬ＿Ｑ２に伝送するＧＤＬ書き込みドライバ１５６と、Ｄフリップフロップ１４６から出力された整列データＡＬＧＮ＿Ｆ１をデータ入力クロックＤＩＮＣＬＫに同期させて、グローバルデータラインＧＤＬ＿Ｑ３に伝送するＧＤＬ書き込みドライバ１５８とを備える。
図２は、図１の従来技術に係る同期式半導体メモリ素子の書き込み経路を示す回路のタイミング図である。
同図に示すように、まず、書き込みコマンドが入力されると、メモリは、データストローブ信号ＤＱＳと共にデータＤＱを受信する。同図は、連続する書き込みコマンドが入力された場合（ＢＬ＝４）で、「ＩＮＴ＿ＷＴ」は、書き込みコマンドを受信して生成された内部書き込み信号を示すものである。
一方、ＤＳＦＰ発生部１２０は、データストローブ信号ＤＱＳの立ち下がりエッジごとに論理ハイレベルにアクティブになるデータストローブ立ち下がりパルスＤＳＦＰを生成し、データ整列部１４０では、データストローブ立ち下がりパルスＤＳＦＰの立ち上がりエッジに同期して、整列データＡＬＧＮ＿Ｒ０，ＡＬＧＮ＿Ｒ１，ＡＬＧＮ＿Ｆ０，ＡＬＧＮ＿Ｆ１を出力する。
そして、データＤＱの入力が完了して、データストローブ立ち下がりパルスＤＳＦＰとデータストローブ終了信号ＤＩＳ＿ＤＳＰとの両者が論理ハイレベルになると、ＤＱＳバッファディセーブル信号発生部１３０は、ＤＱＳバッファディセーブル信号ＤＩＳＡＢＬＥ＿ＤＱＳを論理ローレベルに変更し、これによって、ＤＱＳ入力バッファ部１１０がディセーブルされて、データストローブ信号ＤＱＳをそれ以上受信しないようにする。
一方、整列データＡＬＧＮ＿Ｒ０，ＡＬＧＮ＿Ｒ１，ＡＬＧＮ＿Ｆ０、ＡＬＧＮ＿Ｆ１は、データ入力クロックＤＩＮＣＬＫに同期して、ＧＤＬ書き込みドライバ１５２，１５４，１５６，１５８によってグローバルデータラインＧＤＬ＿Ｑ０，ＧＤＬ＿Ｑ１，ＧＤＬ＿Ｑ２，ＧＤＬ＿Ｑ３に伝送される。
ところが、データストローブ信号ＤＱＳがトグルし、最後の立ち下がりエッジ後に、再び高インピーダンス（Ｈｉ−Ｚ）状態に戻るとき、１回のリンギングが発生する場合がある。このような現象を書き込みポストアンブルリンギング（ｗｒｉｔｅ ｐｏｓｔａｍｂｌｅ ｒｉｎｇｉｎｇ）という。ポストアンブルとは、例えば、データ伝送が完了したことを送信装置が受信装置に知らせるアクションであり、受信装置の速いデータ処理を導くための事前作業をいう。
図３は、図１の従来技術に係る同期式半導体メモリ素子の書き込み経路を示す回路において、書き込みポストアンブルリンギングが発生した場合のタイミング図である。
同図に示すように、データストローブ信号ＤＱＳがトグルし、最後の立ち下がりエッジの後、再び高インピーダンス（Ｈｉ−Ｚ）状態に戻るとき、リンギングが発生する。
このようなリンギングが、ＤＱＳバッファディセーブル信号ＤＩＳＡＢＬＥ＿ＤＱＳが論理ローレベルに変更される前に発生すると、ＤＳＦＰ発生部１２０では、そのリンギングをデータストローブ信号ＤＱＳの立ち下がりエッジと認識するため、データストローブ立ち下がりパルスＤＳＦＰに小さなグリッチが発生する。
そして、このようなグリッチによって、整列データＡＬＧＮ＿Ｒ０，ＡＬＧＮ＿Ｒ１，ＡＬＧＮ＿Ｆ０，ＡＬＧＮ＿Ｆ１の値が速く変更しすぎ、これによって、データ入力クロックＤＩＮＣＬＫの立ち上がりエッジで誤ったデータが入力され、グローバルデータラインＧＤＬ＿Ｑ０，ＧＤＬ＿Ｑ１，ＧＤＬ＿Ｑ２，ＧＤＬ＿Ｑ３に所望しないデータがロードされる誤動作をもたらすという問題があった。
このような問題は、前述したように、書き込みコマンドが連続して入力される場合だけでなく、書き込みコマンドが単独で入力される場合にも発生し得る。
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであって、その目的は、データストローブ信号ＤＱＳの書き込みポストアンブルリンギングによるデータのエラーを防止することができる同期式半導体メモリ素子及びその駆動方法を提供することにある。
上記目的を達成するための本発明の一実施形態によると、データストローブ信号に応答して、データ整列基準パルスを生成するデータ整列基準パルスの発生手段と、前記データ整列基準パルス及びデータ入力クロックに応答して、前記データストローブ信号のポストアンブルに対応する、一定期間アクティブになる整列保持信号を生成する整列保持信号の発生手段と、前記データ整列基準パルス及び前記整列保持信号に応答して、入力データを整列するデータ整列手段とを備える同期式半導体メモリ素子が提供される。
また、本発明の他の実施形態によると、データストローブ信号をバッファリングするデータストローブ信号の入力バッファと、該データストローブ信号の入力バッファの出力信号を受信して、前記データストローブ信号の立ち下がりエッジに対応するデータストローブ立ち下がりパルスを生成するデータストローブ立ち下がりパルス発生部と、前記データストローブ立ち下がりパルス及び整列保持信号に応答して、入力データを整列するデータ整列部と、該データ整列部から出力された整列データをデータ入力クロックに同期させて、グローバルデータラインに伝送するグローバルデータラインの書き込み駆動部と、前記データストローブ立ち下がりパルス及び前記データ入力クロックに応答して、前記データストローブ信号のポストアンブルに対応する、一定期間アクティブになる前記整列保持信号を生成する整列保持信号発生部とを備える同期式半導体メモリ素子が提供される。
本発明では、該当書き込みコマンドに対応する最後のデータストローブ立ち下がりパルスＤＳＦＰによってセットされ、該当書き込みコマンドに対応するデータ入力クロックＤＩＮＣＬＫによってリセットされる整列保持信号を追加生成し、前記整列保持信号は、グリッチが発生する期間において、データストローブ立ち下がりパルスＤＳＦＰがデータ整列部に印加されることをマスキングする。
以下、本発明の属する技術分野における通常の知識を有する者が本発明をより容易に実施できるようにするために、本発明の好ましい実施形態を説明する。
本発明の実施形態に係る同期式半導体メモリ素子は、データストローブ信号ＤＱＳに応答して、データ整列基準パルスであるデータストローブ立ち下がりパルスＤＳＦＰを生成するデータ整列基準パルス発生部と、データストローブ立ち下がりパルスＤＳＦＰ及びデータ入力クロックＤＩＮＣＬＫに応答して、データストローブ信号ＤＱＳのポストアンブルに対応する、一定期間アクティブになる整列保持信号ＡＬＧＮ＿ＨＯＬＤを生成する整列保持信号発生部と、データストローブ立ち下がりパルスＤＳＦＰ及び整列保持信号ＡＬＧＮ＿ＨＯＬＤに応答して、入力データＤｉｎを整列するデータ整列部とを備える。
また、本発明の実施形態に係る同期式半導体メモリ素子は、データ入力クロックＤＩＮＣＬＫに応答して、データ整列部から出力された整列データをグローバルデータラインに伝送するグローバルデータラインの書き込み駆動部を更に備える。
図４は、本発明の一実施形態に係る同期式半導体メモリ素子の書き込み経路を示す回路図である。
同図に示すように、本発明の実施形態に係る同期式半導体メモリ素子の書き込み経路には、ＤＱＳバッファディセーブル信号ＤＩＳＡＢＬＥ＿ＤＱＳに応答して、データストローブ信号ＤＱＳをバッファリングするＤＱＳ入力バッファ部４１０と、ＤＱＳ入力バッファ部４１０の出力信号を受信して、データストローブ信号ＤＱＳの立ち下がりエッジに対応するデータストローブ立ち下がりパルスＤＳＦＰを生成するＤＳＦＰ発生部４２０と、データストローブ立ち下がりパルスＤＳＦＰ、データストローブ終了信号ＤＩＳ＿ＤＳＰ、及び書き込みパルスＷＴＰｂに応答して、ＤＱＳバッファディセーブル信号ＤＩＳＡＢＬＥ＿ＤＱＳを生成するＤＱＳバッファディセーブル信号発生部４３０と、データストローブ立ち下がりパルスＤＳＦＰ及び整列保持信号ＡＬＧＮ＿ＨＯＬＤに応答して、入力データＤｉｎを整列するデータ整列部４４０と、データ整列部４４０から出力された整列データＡＬＧＮ＿Ｒ０，ＡＬＧＮ＿Ｒ１，ＡＬＧＮ＿Ｆ０，ＡＬＧＮ＿Ｆ１をデータ入力クロックＤＩＮＣＬＫに同期させて、グローバルデータラインＧＤＬ＿Ｑ０，ＧＤＬ＿Ｑ１，ＧＤＬ＿Ｑ２，ＧＤＬ＿Ｑ３に伝送するＧＤＬ書き込み駆動部４５０と、データストローブ立ち下がりパルスＤＳＦＰ及びデータ入力クロックＤＩＮＣＬＫに応答して、データストローブ信号ＤＱＳのポストアンブルに対応する、一定期間アクティブになる整列保持信号ＡＬＧＮ＿ＨＯＬＤを生成する整列保持信号発生部４６０とが備えられる。
ここで、ＤＱＳバッファディセーブル信号発生部４３０は、データストローブ立ち下がりパルスＤＳＦＰ及びデータストローブ終了信号ＤＩＳ＿ＤＳＰを入力とするＡＮＤゲートＡＮＤ２と、ソースが電源電圧端ＶＤＤに接続され、ドレインがＤＱＳバッファディセーブル信号ＤＩＳＡＢＬＥ＿ＤＱＳの出力端Ｎ２に接続されて、書き込みパルスＷＴＰｂをゲート入力とするプルアップＰＭＯＳトランジスタＭＰ２と、ソースが接地電圧端ＶＳＳに接続され、ドレインがＤＱＳバッファディセーブル信号ＤＩＳＡＢＬＥ＿ＤＱＳの出力端Ｎ２に接続されて、ＡＮＤゲートＡＮＤ２の出力信号をゲート入力とするプルダウンＮＭＯＳトランジスタＭＮ２と、ＤＱＳバッファディセーブル信号ＤＩＳＡＢＬＥ＿ＤＱＳの出力端Ｎ２をラッチするラッチＩＮＶ４及びＩＮＶ５とを備える。
また、データ整列部４４０は、整列保持信号ＡＬＧＮ＿ＨＯＬＤに応じて、データストローブ立ち下がりパルスＤＳＦＰを選択的に遮断する遮断部４４２と、遮断部４４２の出力信号の立ち下がりエッジに応答して、入力データＤｉｎを伝送するＤフリップフロップ４４４と、遮断部４４２の出力信号の立ち下がりエッジに応答して、Ｄフリップフロップ４４４から出力された整列データＡＬＧＮ＿Ｒ１を伝送するＤフリップフロップ４４６とを備える。遮断部４４２は、データストローブ立ち下がりパルスＤＳＦＰ及び整列保持信号ＡＬＧＮ＿ＨＯＬＤを入力とするＮＡＮＤゲートＮＡＮＤ１によって容易に実現できる。
一方、図４では、図面の簡略化のために、整列データＡＬＧＮ＿Ｒ１，ＡＬＧＮ＿Ｒ０を生成するＤフリップフロップ４４４，４４６、及びグローバルデータラインＧＤＬ＿Ｑ０に対応するＧＤＬ書き込み駆動部４５０のみを示しているが、図１に示すように、整列データＡＬＧＮ＿Ｒ１をグローバルデータラインＧＤＬ＿Ｑ１に伝送するＧＤＬ書き込みドライバが必要であり、整列データＡＬＧＮ＿Ｆ１，ＡＬＧＮ＿Ｆ０を生成するＤフリップフロップ、及び各々の整列データＡＬＧＮ＿Ｆ１，ＡＬＧＮ＿Ｆ０に対応するＧＤＬ書き込みドライバも必要である。
そして、整列保持信号発生部４６０は、データストローブ立ち下がりパルスＤＳＦＰの２番目及び４番目のパルスをサンプリングするためのＤＳＦＰ２／４選択部４６２と、ＤＳＦＰ２／４選択部４６２の出力信号ＤＳＦＰ２／４をセット入力とし、データ入力クロックＤＩＮＣＬＫをリセット入力とするＲＳラッチ部４６４とを備える。ＲＳラッチ部４６４は、クロスカップルＮＯＲゲートＮＯＲ１，ＮＯＲ２によって容易に実現できる。
図５は、図４の本発明の一実施形態に係る同期式半導体メモリ素子の書き込み経路を示す回路のタイミング図である。
同図に示すように、まず、書き込みコマンドが入力されると、メモリは、データストローブ信号ＤＱＳと共にデータＤＱを受信する。同図は、連続して書き込みコマンドが入力された場合（ＢＬ＝４）で、「ＩＮＴ＿ＷＴ」は、書き込みコマンドを受信して生成した内部書き込み信号を示すものである。
一方、ＤＳＦＰ発生部４２０は、データストローブ信号ＤＱＳの立ち下がりエッジごとに論理ハイレベルにアクティブになるデータストローブ立ち下がりパルスＤＳＦＰを生成する。
また、整列保持信号発生部４６０では、データストローブ立ち下がりパルスＤＳＦＰの２番目及び４番目のパルスの立ち上がりエッジを受信してセットされ、データ入力クロックＤＩＮＣＬＫの立ち上がりエッジを受信してリセットされる整列保持信号ＡＬＧＮ＿ＨＯＬＤを出力する。
一方、データ整列部４４０では、データストローブ立ち下がりパルスＤＳＦＰの立ち上がりエッジに同期して、整列データＡＬＧＮ＿Ｒ０，ＡＬＧＮ＿Ｒ１，ＡＬＧＮ＿Ｆ０，ＡＬＧＮ＿Ｆ１を出力するが、ただし、整列保持信号ＡＬＧＮ＿ＨＯＬＤが論理ローレベルの期間では、データストローブ立ち下がりパルスＤＳＦＰをマスキングして、その期間では、新しい整列動作が行われず、整列データを保持するようにする。
そして、データＤＱの入力が完了して、データストローブ立ち下がりパルスＤＳＦＰとデータストローブ終了信号ＤＩＳ＿ＤＳＰとの両者が論理ハイレベルになると、ＤＱＳバッファディセーブル信号発生部４３０は、ＤＱＳバッファディセーブル信号ＤＩＳＡＢＬＥ＿ＤＱＳを論理ローレベルに変更し、これによって、ＤＱＳ入力バッファ部４１０がディセーブルされて、データストローブ信号ＤＱＳをそれ以上受信しないようにする。
一方、整列データＡＬＧＮ＿Ｒ０，ＡＬＧＮ＿Ｒ１，ＡＬＧＮ＿Ｆ０，ＡＬＧＮ＿Ｆ１は、データ入力クロックＤＩＮＣＬＫに同期して、各々のＧＤＬ書き込みドライバによってグローバルデータラインＧＤＬ＿Ｑ０，ＧＤＬ＿Ｑ１，ＧＤＬ＿Ｑ２，ＧＤＬ＿Ｑ３に伝送される。
このように動作する場合、書き込みポストアンブルリンギングが発生して、データストローブ立ち下がりパルスＤＳＦＰにグリッチが発生しても、グリッチが発生する期間では、整列保持信号ＡＬＧＮ＿ＨＯＬＤが論理ローレベルを維持して、データストローブ立ち下がりパルスＤＳＦＰを遮断するため、グリッチによって不法なデータ整列が行われることを防止することができる。すなわち、書き込みポストアンブルリンギングによるデータのエラーを防止することができる。
本発明は、データストローブ信号ＤＱＳの書き込みポストアンブルリンギングが発生する場合にも、整列データの不法な伝送動作を遮断することによって、書き込み経路の誤動作を防止することができる。
本発明の技術思想は、上記好ましい実施形態によって具体的に記述したが、前記実施形態は、その説明のためのものであって、その制限のためのものでないことに注意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能なことが理解できる。
例えば、前記実施形態では、連続する書き込みコマンドによって連続して８つのデータが入力される場合（ＢＬ＝４）について説明したが、書き込みコマンドが単独で入力される場合を含む、データストローブ信号ＤＱＳのポストアンブルリンギングが発生する全ての場合に適用することができる。
また、前記実施形態では、整列保持信号発生部でデータストローブ立ち下がりパルスＤＳＦＰの１番目及び３番目のパルスを通過せず、２番目及び４番目のパルスを通過する場合について説明したが、バースト長（ＢＬ）が変われば、サンプリング方式の変更も必要となる。
従来技術に係る同期式半導体メモリ素子の書き込み経路を示す回路図である。 図１の従来技術に係る同期式半導体メモリ素子の書き込み経路を示す回路のタイミング図である。 図１の従来技術に係る同期式半導体メモリ素子の書き込み経路を示す回路において、書き込みポストアンブルリンギングが発生した場合のタイミング図である。 本発明の一実施形態に係る同期式半導体メモリ素子の書き込み経路を示す回路図である。 図４の本発明の一実施形態に係る同期式半導体メモリ素子の書き込み経路を示す回路のタイミング図である。
符号の説明
４３０ ＤＱＳバッファディセーブル信号発生部
４４０ データ整列部
４６０ 整列保持信号発生部

Claims (11)

  1. データストローブ信号に応答して、データ整列基準パルスを生成するデータ整列基準パルスの発生手段と、
    前記データ整列基準パルス及びデータ入力クロックに応答して、前記データストローブ信号のポストアンブルに対応する、一定期間アクティブになる整列保持信号を生成する整列保持信号の発生手段と、
    前記データ整列基準パルス及び前記整列保持信号に応答して、入力データを整列するデータ整列手段と
    を備えることを特徴とする同期式半導体メモリ素子。
  2. 前記データ入力クロックに応答して、前記データ整列手段から出力された整列データをグローバルデータラインに伝送するグローバルデータラインの書き込み駆動手段を更に備えることを特徴とする請求項１に記載の同期式半導体メモリ素子。
  3. 前記整列保持信号の発生手段が、
    前記データストローブ信号のポストアンブルに対応する前記データ整列基準パルスの特定のアクティブ期間をサンプリングするパルス選択部と、
    該パルス選択部の出力信号をセット入力とし、前記データ入力クロックをリセット入力として、前記整列保持信号を出力するＲＳラッチ部と
    を備えることを特徴とする請求項１に記載の同期式半導体メモリ素子。
  4. データストローブ信号をバッファリングするデータストローブ信号の入力バッファと、
    該データストローブ信号の入力バッファの出力信号を受信して、前記データストローブ信号の立ち下がりエッジに対応するデータストローブ立ち下がりパルスを生成するデータストローブ立ち下がりパルス発生部と、
    前記データストローブ立ち下がりパルス及び整列保持信号に応答して、入力データを整列するデータ整列部と、
    該データ整列部から出力された整列データをデータ入力クロックに同期させて、グローバルデータラインに伝送するグローバルデータラインの書き込み駆動部と、
    前記データストローブ立ち下がりパルス及び前記データ入力クロックに応答して、前記データストローブ信号のポストアンブルに対応する、一定期間アクティブになる前記整列保持信号を生成する整列保持信号発生部と
    を備えることを特徴とする同期式半導体メモリ素子。
  5. 前記整列保持信号発生部が、
    前記データストローブ信号のポストアンブルに対応する前記データストローブ立ち下がりパルスの特定のアクティブ期間をサンプリングするパルス選択部と、
    該パルス選択部の出力信号をセット入力とし、前記データ入力クロックをリセット入力とするＲＳラッチ部と
    を備えることを特徴とする請求項４に記載の同期式半導体メモリ素子。
  6. 前記パルス選択部が、前記データストローブ立ち下がりパルスの２番目及び４番目のパルスをサンプリングすることを特徴とする請求項５に記載の同期式半導体メモリ素子。
  7. 前記ＲＳラッチ部が、前記パルス選択部の出力信号及び前記データ入力クロックを各々入力として、クロスカップルされた第１ＮＯＲゲート及び第２ＮＯＲゲートを備えることを特徴とする請求項５に記載の同期式半導体メモリ素子。
  8. 前記データ整列部が、
    前記整列保持信号に応じて、前記データストローブ立ち下がりパルスを選択的に遮断する遮断部と、
    該遮断部の出力信号に応答して、入力データを伝送する複数のＤフリップフロップと
    を備えることを特徴とする請求項４に記載の同期式半導体メモリ素子。
  9. 前記遮断部が、前記データストローブ立ち下がりパルス及び前記整列保持信号を入力とするＮＡＮＤゲートを備えることを特徴とする請求項８に記載の同期式半導体メモリ素子。
  10. 前記データストローブ立ち下がりパルス、データストローブ終了信号、及び書き込みパルスに応答して、前記データストローブ信号の入力バッファをディセーブルさせるバッファディセーブル信号を生成するバッファディセーブル信号発生部を更に備えることを特徴とする請求項４に記載の同期式半導体メモリ素子。
  11. 前記バッファディセーブル信号発生部が、
    前記データストローブ立ち下がりパルス及び前記データストローブ終了信号を入力とするＡＮＤゲートと、
    ソースが電源電圧端に接続され、ドレインがバッファディセーブル信号出力端に接続されて、前記書き込みパルスをゲート入力とするプルアップＰＭＯＳトランジスタと、
    ソースが接地電圧端に接続され、ドレインが前記バッファディセーブル信号出力端に接続されて、前記ＡＮＤゲートの出力信号をゲート入力とするプルダウンＮＭＯＳトランジスタと、
    前記バッファディセーブル信号の出力端をラッチするラッチと
    を備えることを特徴とする請求項１０に記載の同期式半導体メモリ素子。
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