KR20110002332A - 반도체 메모리 장치 및 그 데이터 기입 방법 - Google Patents

반도체 메모리 장치 및 그 데이터 기입 방법 Download PDF

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Abstract

반도체 메모리 장치는, 검출 시작 신호와 검출 종료 신호에 응답하여 데이터를 래치 및 구동하고, 구동된 데이터를 제 1 글로벌 데이터 버스를 통해 전송하는 데이터 래치 구동부, 상기 검출 시작 신호와 상기 검출 종료 신호에 응답하여 데이터 마스킹 신호를 래치 및 구동하고, 구동된 데이터 마스킹 신호를 제 2 글로벌 데이터 버스를 통해 전송하는 데이터 마스킹 래치 구동부, 상기 검출 시작 신호와 상기 검출 종료 신호에 응답하여 상기 데이터와 상기 데이터 마스킹 신호에 대한 에러 검출 동작을 수행하여 에러 검출 신호를 생성하는 에러 검출부, 상기 에러 검출 신호를 구동하여 제 3 글로벌 데이터 버스를 통해 전송하는 에러 검출 구동부, 상기 제 2 글로벌 데이터 버스를 통해 전송되는 데이터 마스킹 신호와 상기 제 3 글로벌 데이터 버스를 통해 전송되는 에러 검출 신호에 응답하여 기입 제어 신호를 생성하는 기입 제어부, 및 상기 기입 제어 신호에 응답하여 상기 제 1 글로벌 데이터 버스를 통해 전송되는 정렬 데이터를 코어 회로에 기입하는 데이터 기입부를 포함한다.
Figure P1020090059869
반도체 메모리 장치, 데이터 기입, 에러 검출

Description

반도체 메모리 장치 및 그 데이터 기입 방법{Semiconductor Memory Apparatus and Data Write Method of the Same}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 데이터 기입 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부의 메모리 제어 장치와 직렬로 복수 비트의 데이터를 주고 받는다. 반면, 반도체 메모리 장치의 내부에서는 복수 비트의 데이터를 코어(Core) 영역에 전송하거나 코어 영역으로부터 출력하기 위해, 복수의 글로벌 데이터 버스(GIO)를 구비하며, 글로벌 데이터 버스를 통해 전송되는 복수 비트의 데이터는 병렬의 형태를 띠게 된다. 이처럼, 반도체 메모리 장치의 내부에서는 복수 비트의 데이터가 병렬로 전송되고, 반도체 메모리 장치의 외부에서는 복수 비트의 데이터가 직렬로 전송되므로, 반도체 메모리 장치의 데이터 기입 회로는 직렬 데이터를 병렬로 정렬하는 동작을 수행한다. 이후, 데이터 기입 회로는 병렬로 정렬된 데이터들을 글로벌 데이터 버스를 통해 코어(Core) 회로 영역에 전달하는 동작을 수행한다.
반도체 메모리 장치는 복수 개의 데이터 입력 버퍼를 구비하여 외부로부터 동시에 복수 개의 데이터를 입력 받는다. 또한, 반도체 메모리 장치는 각 데이터 입력 버퍼와 함께 데이터 마스킹(Data Masking) 입력 버퍼를 구비하여 데이터 마스킹 신호를 입력 받는다. 데이터 마스킹 신호는 데이터 입력 버퍼를 통해 입력되는 데이터의 비트들 중 일부의 비트들이 코어 회로에 입력되지 않도록 하기 위해 입력되는 신호이다.
일반적으로, 반도체 메모리 장치는 입력 데이터의 에러 검출을 위한 회로 구성을 구비하며, CRC(Cyclic Redundancy Check)와 같은 기술을 이용하여 입력 데이터 비트에 불량 비트가 포함되어 있는지 여부를 판별한다. 그런데, 상기 입력 데이터뿐만 아니라, 상기 데이터 마스킹 신호에도 불량 비트가 포함될 가능성이 있다. 상기 데이터 마스킹 신호에 불량 비트가 포함되면, 코어 회로에 기입되지 않아야될 데이터가 코어 회로에 기입되는 현상이 일어날 수 있어, 입력 데이터에 불량 비트가 포함되는 경우보다 더 심각한 오동작을 초래할 수 있다.
도 1은 종래의 반도체 메모리 장치의 데이터 기입 회로의 동작을 설명하기 위한 도면이다.
도면을 참조하면, 연속적인 8비트의 입력 데이터(DIN<1:8>)와 함께, 데이터 마스킹 신호(DM)가 함께 입력되는 경우, 코어 회로에 어떤 형태로 데이터(D_CORE)가 기입되는지 확인할 수 있다. 즉, 데이터 마스킹 신호(DM)의 인에이블 비트에 대응되는 입력 데이터(DIN)의 비트들은 코어 회로에 기입되지 않고, 데이터 마스킹 신호(DM)의 디스에이블 비트에 대응되는 입력 데이터(DIN)의 비트들은 코어 회로에 기입된다. 데이터 마스킹 신호(DM)에 대해 점선으로 표시한 비트는, 데이터 마스킹 신호(DM)에 오류가 발생하여 인에이블 되어야 하는 비트가 디스에이블 된 경우를 나타낸다. 이 경우, 코어 회로에 기입되어서는 안 되는 입력 데이터의 비트(DIN<3>)가 코어 회로에 기입되는 오동작이 발생하게 되고, 이는 반도체 메모리 장치의 데이터 기입 동작을 왜곡하는 결과를 유발한다. 그런데, 에러 검출 신호는 코어 회로에 오류 비트를 포함하는 데이터가 전송된 후에 발생하게 되며, 따라서 이는 오류 데이터의 기입을 방지하는 기능을 수행할 수 없다.
입력 데이터에 오류 비트가 포함되는 경우에는 이후 메모리 제어 장치가 에러 검출 신호(ERR)에 응답하여 다시 데이터를 전송하면 문제를 해결할 수 있다. 그러나, 이와 같이 데이터 마스킹 신호(DM)에 오류가 포함되는 경우에는 이미 기입되어서는 안 되는 입력 데이터 비트(DIN<3>)가 코어 회로에 입력되므로, 이를 되돌릴 수가 없다는 문제점이 발생한다.
이와 같이, 종래의 반도체 메모리 장치는 데이터 마스킹 신호에 오류가 발생하는 경우, 데이터 기입 동작에서의 오류를 피할 수 없었다. 특히, 반도체 메모리 장치가 고속 동작을 구현해 가면서, 이와 같은 오류 발생 빈도는 더욱 높아지고 있는데, 종래의 반도체 메모리 장치는 데이터 기입 동작의 안정성에 대한 신뢰도를 담보하기에 근본적으로 취약한 구조를 가지고 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 데이터 기입 동작에 있어서의 안정성을 향상시키는 반도체 메모리 장치 및 그 데이터 기입 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 검출 시작 신호와 검출 종료 신호에 응답하여 데이터를 래치 및 구동하고, 구동된 데이터를 제 1 글로벌 데이터 버스를 통해 전송하는 데이터 래치 구동부; 상기 검출 시작 신호와 상기 검출 종료 신호에 응답하여 데이터 마스킹 신호를 래치 및 구동하고, 구동된 데이터 마스킹 신호를 제 2 글로벌 데이터 버스를 통해 전송하는 데이터 마스킹 래치 구동부; 상기 검출 시작 신호와 상기 검출 종료 신호에 응답하여 상기 데이터와 상기 데이터 마스킹 신호에 대한 에러 검출 동작을 수행하여 에러 검출 신호를 생성하는 에러 검출부; 상기 에러 검출 신호를 구동하여 제 3 글로벌 데이터 버스를 통해 전송하는 에러 검출 구동부; 상기 제 2 글로벌 데이터 버스를 통해 전송되는 데이터 마스킹 신호와 상기 제 3 글로벌 데이터 버스를 통해 전송되는 에러 검출 신호에 응답하여 기입 제어 신호를 생성하는 기입 제어부; 및 상기 기입 제어 신호에 응답하여 상기 제 1 글로벌 데이터 버스를 통해 전송되는 정렬 데이터를 코어 회로에 기입하는 데이터 기입부;를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 검출 시작 신 호, 검출 종료 신호 및 에러 검출 신호에 응답하여 데이터를 래치 및 구동하고, 구동된 데이터를 제 1 글로벌 데이터 버스를 통해 전송하는 데이터 래치 구동부; 상기 검출 시작 신호, 상기 검출 종료 신호 및 상기 에러 검출 신호에 응답하여 데이터 마스킹 신호를 래치 및 구동하고, 구동된 데이터 마스킹 신호를 제 2 글로벌 데이터 버스를 통해 전송하는 데이터 마스킹 래치 구동부; 상기 검출 시작 신호와 상기 검출 종료 신호에 응답하여 상기 데이터와 상기 데이터 마스킹 신호에 대한 에러 검출 동작을 수행하여 상기 에러 검출 신호를 생성하는 에러 검출부; 및 상기 제 2 글로벌 데이터 버스를 통해 전송되는 데이터 마스킹 신호에 응답하여 상기 제 1 글로벌 데이터 버스를 통해 전송되는 데이터를 코어 회로에 기입하는 데이터 기입부;를 포함한다.
그리고, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 데이터 기입 방법은, a) 검출 시작 신호를 인에이블 시키고, 데이터와 데이터 마스킹 신호를 각각 래치하는 단계; b) 상기 데이터와 상기 데이터 마스킹 신호에 대한 에러 검출 동작을 수행하여 에러 검출 신호를 생성하는 단계; c) 검출 종료 신호를 인에이블 시키고, 상기 래치된 데이터와 상기 래치된 데이터 마스킹 신호 및 상기 에러 검출 신호를 구동하여 각각의 글로벌 데이터 버스를 통해 전송하는 단계; 및 d) 상기 각각의 글로벌 데이터 버스를 통해 전송되는 에러 검출 신호와 데이터 마스킹 신호에 응답하여, 상기 글로벌 데이터 버스를 통해 전송되는 데이터의 코어 회로로의 기입 여부를 제어하는 단계;를 포함한다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 데이터 기입 방법은, a) 검출 시작 신호를 인에이블 시키고, 데이터와 데이터 마스킹 신호를 각각 래치하는 단계; b) 상기 데이터와 상기 데이터 마스킹 신호에 대한 에러 검출 동작을 수행하여 에러 검출 신호를 생성하는 단계; c) 검출 종료 신호를 인에이블 시킨 후, 상기 에러 검출 신호의 인에이블 여부에 따라 상기 래치된 데이터와 상기 래치된 데이터 마스킹 신호를 구동하여 각각의 글로벌 데이터 버스를 통해 전송하는 단계; 및 d) 상기 글로벌 데이터 버스를 통해 전송되는 데이터 마스킹 신호에 응답하여, 상기 글로벌 데이터 버스를 통해 전송되는 데이터의 코어 회로로의 기입 여부를 제어하는 단계;를 포함한다.
본 발명의 반도체 메모리 장치 및 데이터 기입 방법은, 데이터와 데이터 마스킹 신호에 대한 에러 검출 동작을 완료하고, 에러가 검출되지 않은 경우에만 데이터를 코어 회로에 기입함으로써, 데이터의 오류 비트가 코어 회로에 기입되는 오동작을 억제하고, 데이터 기입 동작의 안정성을 향상시키는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 데이터 스트로브 클럭(DQS)과 데이터 입력 스트로브 신호(DSTB)에 응답하여 직렬로 입 력되는 복수 비트의 입력 데이터(DIN)를 병렬로 정렬하여 정렬 데이터(DALN)를 생성하는 데이터 정렬부(10); 상기 데이터 스트로브 클럭(DQS)과 상기 데이터 입력 스트로브 신호(DSTB)에 응답하여 직렬로 입력되는 복수 비트의 입력 데이터 마스킹 신호(DMIN)를 병렬로 정렬하여 정렬 데이터 마스킹 신호(DMALN)를 생성하는 데이터 마스킹 정렬부(20); 검출 시작 신호(DSTT)와 검출 종료 신호(DSTP)에 응답하여 상기 정렬 데이터(DALN)를 래치 및 구동하여 구동 데이터(DDRV)를 생성하고, 상기 구동 데이터(DDRV)를 제 1 글로벌 데이터 버스(GIO1)를 통해 전송하는 데이터 래치 구동부(30); 및 상기 검출 시작 신호(DSTT)와 상기 검출 종료 신호(DSTP)에 응답하여 상기 정렬 데이터 마스킹 신호(DMALN)를 래치 및 구동하여 구동 데이터 마스킹 신호(DMDRV)를 생성하고, 상기 구동 데이터 마스킹 신호(DMDRV)를 제 2 글로벌 데이터 버스(GIO2)를 통해 전송하는 데이터 마스킹 래치 구동부(40);를 포함한다.
또한, 상기 반도체 메모리 장치는, 상기 검출 시작 신호(DSTT)와 상기 검출 종료 신호(DSTP)에 응답하여 상기 정렬 데이터(DALN)와 상기 정렬 데이터 마스킹 신호(DMALN)에 대한 에러 검출 동작을 수행하여 에러 검출 신호(ERDET)를 생성하는 에러 검출부(50); 상기 에러 검출 신호(ERDET)를 구동하여 구동 에러 검출 신호(ERDDRV)를 생성하여 제 3 글로벌 데이터 버스(GIO3)를 통해 전송하는 에러 검출 구동부(60); 상기 제 1 글로벌 데이터 버스(GIO1)를 통해 전송되는 상기 구동 데이터(DDRV)를 래치하여 래치 데이터(DLAT)를 생성하는 데이터 래치부(70); 상기 제 2 글로벌 데이터 버스(GIO2)를 통해 전송되는 상기 구동 데이터 마스킹 신호(DMDRV)를 래치하여 래치 데이터 마스킹 신호(DMLAT)를 생성하는 데이터 마스킹 래치 부(80); 상기 제 3 글로벌 데이터 버스(GIO3)를 통해 전송되는 상기 구동 에러 검출 신호(ERDDRV)를 래치하여 래치 에러 검출 신호(ERDLAT)를 생성하는 에러 검출 래치부(90); 상기 래치 데이터 마스킹 신호(DMLAT)와 상기 래치 에러 검출 신호(ERDLAT)에 응답하여 기입 제어 신호(WTCTRL)를 생성하는 기입 제어부(100); 및 상기 기입 제어 신호(WTCTRL)에 응답하여 상기 래치 데이터(DLAT)를 코어 회로(120)에 기입하는 데이터 기입부(110);를 포함한다.
상기 데이터 스트로브 클럭(DQS)과 상기 데이터 입력 스트로브 신호(DSTB)는 서로 다른 클럭 도메인에 속하는 신호들이다. 즉, 상기 데이터 스트로브 클럭(DQS)은 외부로부터 입력되는 클럭 신호이고, 상기 데이터 입력 스트로브 신호(DSTB)는 내부 클럭으로부터 생성되는 신호이다. 상기 데이터 정렬부(10)는 상기 데이터 스트로브 클럭(DQS)에 응답하여 상기 입력 데이터(DIN)를 병렬로 정렬하고, 상기 데이터 입력 스트로브 신호(DSTB)에 응답하여 정렬된 데이터를 래치하여 상기 정렬 데이터(DALN)를 생성하는 동작을 수행한다. 상기 데이터 마스킹 정렬부(20) 또한 상기 데이터 정렬부(10)와 같은 형태의 동작을 수행하여 상기 정렬 데이터 마스킹 신호(DMALN)를 생성한다.
상기 검출 시작 신호(DSTT)는 상기 에러 검출부(50)의 동작을 시작시키는 신호이고, 상기 검출 종료 신호(DSTP)는 상기 에러 검출부(50)의 동작이 종료되는 시점에 인에이블 되도록 하기 위해, 상기 검출 시작 신호(DSTT)를 리플리카(Replica) 지연기(도시되지 않음)를 이용하여 지연시켜 생성한 신호이다. 상기 데이터 래치 구동부(30)는 상기 검출 시작 신호(DSTT)가 인에이블 되면 상기 정렬 데이터(DALN) 를 래치하고, 상기 검출 종료 신호(DSTP)가 인에이블 되면 래치된 데이터를 구동하여 상기 구동 데이터(DDRV)를 생성하는 동작을 수행한다. 마찬가지로, 상기 데이터 마스킹 래치 구동부(40)는 상기 검출 시작 신호(DSTT)가 인에이블 되면 상기 정렬 데이터 마스킹 신호(DMALN)를 래치하고, 상기 검출 종료 신호(DSTP)가 인에이블 되면 래치된 데이터 마스킹 신호를 구동하여 상기 구동 데이터 마스킹 신호(DMDRV)를 생성하는 동작을 수행한다. 상기 에러 검출부(50) 또한 마찬가지로, 상기 검출 시작 신호(DSTT)와 상기 검출 종료 신호(DSTP)에 응답하여 동작하며, 상기 에러 검출 신호(ERDET)를 생성하는데, 상기 에러 검출 신호(ERDET)는 반도체 메모리 장치 외부의 메모리 제어 장치에도 전달된다.
여기에서는, 상기 데이터 래치부(70), 상기 데이터 마스킹 래치부(80) 및 상기 에러 검출 래치부(90)가 구비되는 것으로 표현하였으나, 이와 같은 래치부의 구성들은 설계하기에 따라 생략될 수도 있다.
상기 기입 제어부(100)는 도시한 것과 같이, 제 1 노어게이트(NR1)에 의해 구현될 수 있으며, 이와 같은 구성에 의해, 상기 에러 검출부(50)로부터 에러가 검출되어 상기 래치 에러 검출 신호(ERDLAT)가 인에이블 되면, 상기 기입 제어 신호(WTCTRL)를 디스에이블 시킨다. 이에 따라, 상기 데이터 기입부(110)는 상기 래치 데이터(DLAT)를 상기 코어 회로(120)에 기입하는 동작을 중지한다.
반면에, 상기 래치 에러 검출 신호(ERDLAT)가 디스에이블 되면, 상기 기입 제어부(100)는 상기 래치 데이터 마스킹 신호(DMLAT)를 반전 구동하여 상기 기입 제어 신호(WTCTRL)를 생성하며, 이에 따라 상기 데이터 기입부(110)는 상기 래치 데이터(DLAT)를 상기 코어 회로(120)에 기입하는 동작을 수행하게 된다.
즉, 본 실시예에 따른 반도체 메모리 장치는, 상기 에러 검출부(50)의 에러 검출 동작이 완료될 때까지 상기 정렬 데이터(DALN)와 상기 정렬 데이터 마스킹 신호(DMALN)가 각 글로벌 데이터 버스에 전달되지 않도록 한다. 그리고, 이후 에러 검출 동작이 완료되면, 상기 정렬 데이터(DALN)와 상기 정렬 데이터 마스킹 신호(DMALN)를 각각 구동하고, 각각의 글로벌 데이터 버스를 통해 상기 구동 데이터(DDRV)와 상기 구동 데이터 마스킹 신호(DMDRV)를 전송하는데, 이 때 상기 정렬 데이터(DALN)와 상기 정렬 데이터 마스킹 신호(DMALN)로부터 에러가 발견되어 상기 에러 검출 신호(ERDET)가 인에이블 되면, 결국 상기 구동 데이터(DDRV)가 상기 코어 회로(120)에 기입되지 않도록 제어한다. 이와 같은 구성 및 동작에 의해, 상기 반도체 메모리 장치는 데이터 마스킹 신호에 에러 비트가 포함되는 경우, 원하지 않는 데이터가 상기 코어 회로(120)에 기입되는 오동작을 방지할 수 있게 된다.
도 3은 도 2에 도시한 데이터 래치 구동부의 상세 구성도로서, 복수 비트로 이루어지는 상기 정렬 데이터(DALN)에서 하나의 비트(DALN<i>)만을 래치 및 구동하는 구성에 관한 것이다.
도시한 바와 같이, 상기 데이터 래치 구동부(30)는, 상기 검출 시작 신호(DSTT)와 상기 검출 종료 신호(DSTP)에 응답하여 상기 정렬 데이터(DALN<i>)를 래치하는 래치부(302); 및 상기 검출 종료 신호(DSTP)에 응답하여 상기 래치부(302)로부터 전달되는 신호를 구동하여 상기 구동 데이터(DDRV<i>)를 생성하는 구동부(304);를 포함한다.
상기 래치부(302)는, 상기 검출 시작 신호(DSTT)를 입력 받는 제 1 인버터(IV1); 상기 검출 시작 신호(DSTT)와 상기 제 3 인버터(IV3)의 출력 신호에 응답하여 상기 정렬 데이터(DALN<i>)를 통과시키는 제 1 패스게이트(PG1); 상기 제 1 패스게이트(PG1)로부터 전달되는 신호를 입력 받는 제 2 인버터(IV2); 상기 제 2 인버터(IV2)와 래치 구조를 형성하는 제 3 인버터(IV3); 상기 검출 종료 신호(DSTP)를 입력 받는 제 4 인버터(IV4); 및 상기 검출 종료 신호(DSTP)와 상기 제 4 인버터(IV4)의 출력 신호에 응답하여 상기 제 2 인버터(IV2)의 출력 신호를 통과시키는 제 2 패스게이트(PG2);를 포함한다.
또한, 상기 구동부(304)는, 상기 구동 데이터(DDRV<i>)를 출력하는 출력 노드(NOUT); 상기 래치부(302)로부터 전달되는 신호를 입력 받는 제 5 인버터(IV5); 상기 제 5 인버터(IV5)와 래치 구조를 형성하는 제 6 인버터(IV6); 상기 검출 종료 신호를(DSTP)를 지연시키는 지연기(DLY); 상기 지연기(DLY)의 출력 신호와 상기 제 5 인버터(IV5)의 출력 신호를 입력 받는 제 1 낸드게이트(ND1); 상기 제 5 인버터(IV5)의 출력 신호를 입력 받는 제 7 인버터(IV7); 상기 지연기(DLY)의 출력 신호와 상기 제 7 인버터(IV7)의 출력 신호를 입력 받는 제 2 낸드게이트(ND2); 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받는 제 8 인버터(IV8); 게이트 단에 상기 제 1 낸드게이트(ND1)의 출력 신호가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 출력 노드(NOUT)에 접속되는 제 1 트랜지스터; 및 게이트 단에 상기 제 8 인버터(IV8)의 출력 신호가 입력되고 드레인 단이 상기 출력 노드(NOUT)에 접속되며 소스 단이 접지되는 제 2 트랜지스터(TR2);를 포함한다.
이와 같은 구성에 의해, 상기 데이터 래치 구동부(30)는 상기 검출 시작 신호(DSTT)가 인에이블 되면 상기 정렬 데이터(DALN<i>)를 래치하며, 상기 검출 종료 신호(DSTP)가 인에이블 되기 이전에는 상기 래치부(302)에 래치된 데이터를 구동할 수 없다. 이후, 상기 검출 종료 신호(DSTP)가 인에이블 되면, 상기 구동부(304)는 상기 래치부(302)에 래치된 데이터를 구동하게 되며, 이에 따라 상기 구동 데이터(DDRV<i>)가 상기 제 1 글로벌 데이터 버스(GIO1)에 실리게 된다. 여기에서, 상기 구동부(304)의 지연기(DLY)는 상기 검출 종료 신호(DSTP)가 인에이블 된 직후에 상기 구동부(304)로부터 원치 않는 신호가 구동되어 출력되는 것을 방지하기 위해 구비된다.
한편, 상기 데이터 마스킹 래치 구동부(40)는 상기 데이터 래치 구동부(30)와 같은 형태로 구성되며, 이는 당업자가 용이하게 실시할 수 있는 정도의 구성에 해당하므로, 상세한 설명은 생략하기로 한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 실시예에서의 반도체 메모리 장치에서는, 앞선 실시예의 에러 검출 구동부(60), 에러 검출 래치부(90) 및 기입 제어부(100)가 구비되지 않는다. 그리고, 데이터 래치 구동부(130)와 데이터 마스킹 래치 구동부(140)가 에러 검출 신호(ERDET)를 입력 받는다는 점과, 데이터 기입부(150)가 래치 데이터 마스킹 신호(DMLAT)에 응답하여 동작한다는 점이 앞선 실시예와 상이하다.
즉, 상기 데이터 래치 구동부(130)는 앞선 실시예에서와 같이 검출 시작 신 호(DSTT)와 검출 종료 신호(DSTP)에 응답하여 동작하는데, 상기 검출 종료 신호(DSTP)가 인에이블 되더라도 상기 에러 검출 신호(ERDET)가 인에이블 되면, 내부에 래치된 데이터를 구동하는 동작을 중지한다. 상기 데이터 마스킹 래치 구동부(140) 또한 상기 데이터 래치 구동부(130)와 마찬가지로 상기 에러 검출 신호(ERDET)의 인에이블 여부에 따라 구동 동작을 선택적으로 수행한다.
따라서, 본 실시예에서의 반도체 메모리 장치는 에러 검출부(50)로부터 에러가 검출되는 경우에는, 데이터가 글로벌 데이터 버스에 전달되지 않도록 제어하며, 이에 따라, 데이터의 에러 비트가 코어 회로(120)에 기입되는 장점뿐만 아니라, 글로벌 데이터 버스를 통해 데이터가 전달되는 과정에서의 전류 소모를 감소시키는 이점까지도 취할 수 있다.
도 5는 도 4에 도시한 데이터 래치 구동부의 상세 구성도이다.
도시한 바와 같이, 상기 데이터 래치 구동부(130)는, 래치부(132)와 구동부(134)를 포함하며, 도 3에 도시한 데이터 래치 구동부(30)와 거의 동일한 형태로 구성된다. 이에 따라, 대부분의 도면 부호를 동일하게 부여하였다.
다만, 상기 구동부(134)는 지연기(DLY)의 앞단에, 상기 에러 검출 신호(ERDET)를 입력 받는 제 9 인버터(IV9); 상기 검출 종료 신호(DSTP)와 상기 제 9 인버터(IV9)의 출력 신호를 입력 받는 제 3 낸드게이트(ND3); 및 상기 제 3 낸드게이트(ND3)의 출력 신호를 반전시키고, 반전된 신호를 상기 지연기(DLY)에 전달하는 제 10 인버터(IV10);를 더 포함한다.
이와 같은 구성에 의해, 상기 데이터 래치 구동부(130)는, 상기 검출 시작 신호(DSTT)가 인에이블 되면 정렬 데이터(DALN<i>)를 래치하지만, 상기 검출 종료 신호(DSTP)가 인에이블 되더라도 상기 에러 검출 신호(ERDET)가 인에이블 되면, 상기 래치된 데이터에 대한 구동 동작을 수행할 수 없다.
여기에서도, 상기 데이터 마스킹 래치 구동부(140)는 상기 데이터 래치 구동부(130)와 같은 형태로 구성되므로, 상세한 설명은 생략하였다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치 및 그 데이터 기입 방법은, 에러 검출 동작이 완료되는 시점까지 데이터의 기입을 유보시킴으로써, 데이터 마스킹 신호의 오류로 인해 원치 않는 데이터 비트가 코어 회로에 기입되는 것을 방지할 수 있다. 그리고, 이후 데이터와 데이터 마스킹 신호에 오류가 없는 것으로 판별되면 데이터 기입 동작을 수행하고, 오류가 있는 것으로 판별되면 데이터 기입 동작을 수행하지 않는다. 따라서, 데이터의 오류 비트가 코어 회로에 기입되지 않도록 하여, 데이터 기입 동작의 안정성을 향상시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 반도체 메모리 장치의 데이터 기입 회로의 동작을 설명하기 위한 도면,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 데이터 래치 구동부의 상세 구성도,
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도,
도 5는 도 4에 도시한 데이터 래치 구동부의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
30/130 : 데이터 래치 구동부 40/140 : 데이터 마스킹 래치 구동부
50 : 에러 검출부 100 : 기입 제어부
110 : 데이터 기입부

Claims (20)

  1. 검출 시작 신호와 검출 종료 신호에 응답하여 데이터를 래치 및 구동하고, 구동된 데이터를 제 1 글로벌 데이터 버스를 통해 전송하는 데이터 래치 구동부;
    상기 검출 시작 신호와 상기 검출 종료 신호에 응답하여 데이터 마스킹 신호를 래치 및 구동하고, 구동된 데이터 마스킹 신호를 제 2 글로벌 데이터 버스를 통해 전송하는 데이터 마스킹 래치 구동부;
    상기 검출 시작 신호와 상기 검출 종료 신호에 응답하여 상기 데이터와 상기 데이터 마스킹 신호에 대한 에러 검출 동작을 수행하여 에러 검출 신호를 생성하는 에러 검출부;
    상기 에러 검출 신호를 구동하여 제 3 글로벌 데이터 버스를 통해 전송하는 에러 검출 구동부;
    상기 제 2 글로벌 데이터 버스를 통해 전송되는 데이터 마스킹 신호와 상기 제 3 글로벌 데이터 버스를 통해 전송되는 에러 검출 신호에 응답하여 기입 제어 신호를 생성하는 기입 제어부; 및
    상기 기입 제어 신호에 응답하여 상기 제 1 글로벌 데이터 버스를 통해 전송되는 정렬 데이터를 코어 회로에 기입하는 데이터 기입부;
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 래치 구동부는, 상기 검출 시작 신호가 인에이블 되면 상기 데이터를 래치하고, 상기 검출 종료 신호가 인에이블 되면 래치된 데이터를 구동하여 출력하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 데이터 래치 구동부는,
    상기 검출 시작 신호와 상기 검출 종료 신호에 응답하여 상기 데이터를 래치하는 래치부; 및
    상기 검출 종료 신호에 응답하여 상기 래치부로부터 전달되는 신호를 구동하여 출력하는 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 데이터 마스킹 래치 구동부는, 상기 검출 시작 신호가 인에이블 되면 상기 데이터 마스킹 신호를 래치하고, 상기 검출 종료 신호가 인에이블 되면 래치된 데이터 마스킹 신호를 구동하여 출력하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 데이터 마스킹 래치 구동부는,
    상기 검출 시작 신호와 상기 검출 종료 신호에 응답하여 상기 데이터 마스킹 신호를 래치하는 래치부; 및
    상기 검출 종료 신호에 응답하여 상기 래치부로부터 전달되는 신호를 구동하여 출력하는 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 기입 제어부는, 상기 제 3 글로벌 데이터 버스를 통해 전달되는 에러 검출 신호가 인에이블 되면 상기 기입 제어 신호를 디스에이블 시키고, 상기 에러 검출 신호가 디스에이블 되면 상기 제 2 글로벌 데이터 버스를 통해 전달되는 데이터 마스킹 신호를 구동하여 상기 기입 제어 신호를 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항 또는 제 6 항에 있어서,
    상기 데이터 기입부는, 상기 기입 제어 신호가 인에이블 되면 상기 제 1 글로벌 데이터 버스를 통해 전달되는 데이터를 상기 코어 회로에 기입하고, 상기 기입 제어 신호가 디스에이블 되면 상기 데이터 기입 동작을 중지하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  8. 검출 시작 신호, 검출 종료 신호 및 에러 검출 신호에 응답하여 데이터를 래 치 및 구동하고, 구동된 데이터를 제 1 글로벌 데이터 버스를 통해 전송하는 데이터 래치 구동부;
    상기 검출 시작 신호, 상기 검출 종료 신호 및 상기 에러 검출 신호에 응답하여 데이터 마스킹 신호를 래치 및 구동하고, 구동된 데이터 마스킹 신호를 제 2 글로벌 데이터 버스를 통해 전송하는 데이터 마스킹 래치 구동부;
    상기 검출 시작 신호와 상기 검출 종료 신호에 응답하여 상기 데이터와 상기 데이터 마스킹 신호에 대한 에러 검출 동작을 수행하여 상기 에러 검출 신호를 생성하는 에러 검출부; 및
    상기 제 2 글로벌 데이터 버스를 통해 전송되는 데이터 마스킹 신호에 응답하여 상기 제 1 글로벌 데이터 버스를 통해 전송되는 데이터를 코어 회로에 기입하는 데이터 기입부;
    를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 데이터 래치 구동부는, 상기 검출 시작 신호가 인에이블 되면 상기 데이터를 래치하고, 상기 검출 종료 신호가 인에이블 되고 상기 에러 검출 신호가 디스에이블 되면 래치된 데이터를 구동하여 출력하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 데이터 래치 구동부는,
    상기 검출 시작 신호와 상기 검출 종료 신호에 응답하여 상기 데이터를 래치하는 래치부; 및
    상기 검출 종료 신호와 상기 에러 검출 신호에 응답하여 상기 래치부로부터 전달되는 신호를 구동하여 출력하는 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 데이터 마스킹 래치 구동부는, 상기 검출 시작 신호가 인에이블 되면 상기 데이터 마스킹 신호를 래치하고, 상기 검출 종료 신호가 인에이블 되고 상기 에러 검출 신호가 디스에이블 되면 래치된 데이터 마스킹 신호를 구동하여 출력하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  12. 제 8 항 또는 제 11 항에 있어서,
    상기 데이터 마스킹 래치 구동부는,
    상기 검출 시작 신호와 상기 검출 종료 신호에 응답하여 상기 데이터 마스킹 신호를 래치하는 래치부; 및
    상기 검출 종료 신호와 상기 에러 검출 신호에 응답하여 상기 래치부로부터 전달되는 신호를 구동하여 출력하는 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    상기 데이터 기입부는, 상기 제 2 글로벌 데이터 버스를 통해 전달되는 데이터 마스킹 신호가 인에이블 되면 상기 제 1 글로벌 데이터 버스를 통해 전달되는 데이터를 상기 코어 회로에 기입하고, 상기 제 2 글로벌 데이터 버스를 통해 전달되는 데이터 마스킹 신호가 디스에이블 되면 상기 데이터 기입 동작을 중지하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  14. 제 1 항 또는 제 8 항에 있어서,
    데이터 스트로브 클럭과 데이터 입력 스트로브 신호에 응답하여 직렬로 입력되는 복수 비트의 입력 데이터를 병렬로 정렬하여 상기 데이터 래치 구동부에 전달하는 데이터 정렬부; 및
    상기 데이터 스트로브 클럭과 상기 데이터 입력 스트로브 신호에 응답하여 직렬로 입력되는 복수 비트의 입력 데이터 마스킹 신호를 병렬로 정렬하여 상기 데이터 마스킹 래치 구동부에 전달하는 데이터 마스킹 정렬부;
    를 추가로 포함하는 반도체 메모리 장치.
  15. a) 검출 시작 신호를 인에이블 시키고, 데이터와 데이터 마스킹 신호를 각각 래치하는 단계;
    b) 상기 데이터와 상기 데이터 마스킹 신호에 대한 에러 검출 동작을 수행하 여 에러 검출 신호를 생성하는 단계;
    c) 검출 종료 신호를 인에이블 시키고, 상기 래치된 데이터와 상기 래치된 데이터 마스킹 신호 및 상기 에러 검출 신호를 구동하여 각각의 글로벌 데이터 버스를 통해 전송하는 단계; 및
    d) 상기 각각의 글로벌 데이터 버스를 통해 전송되는 에러 검출 신호와 데이터 마스킹 신호에 응답하여, 상기 글로벌 데이터 버스를 통해 전송되는 데이터의 코어 회로로의 기입 여부를 제어하는 단계;
    를 포함하는 반도체 메모리 장치의 데이터 기입 방법.
  16. 제 15 항에 있어서,
    상기 d) 단계는,
    상기 에러 검출 신호가 인에이블 되면 기입 제어 신호를 디스에이블 시키고, 상기 에러 검출 신호가 디스에이블 되면 상기 데이터 마스킹 신호를 구동하여 상기 기입 제어 신호를 생성하는 단계; 및
    상기 기입 제어 신호가 인에이블 되면 상기 데이터를 상기 코어 회로에 기입하고, 상기 기입 제어 신호가 디스에이블 되면 상기 데이터 기입 동작을 중지하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 기입 방법.
  17. 제 15 항에 있어서,
    상기 a) 단계의 앞에,
    데이터 스트로브 클럭과 데이터 입력 스트로브 신호에 응답하여 직렬로 입력되는 복수 비트의 입력 데이터와 직렬로 입력되는 복수 비트의 입력 데이터 마스킹 신호를 각각 병렬로 정렬하여 상기 데이터와 상기 데이터 마스킹 신호를 출력하는 단계;를 추가로 포함하는 반도체 메모리 장치의 데이터 기입 방법.
  18. a) 검출 시작 신호를 인에이블 시키고, 데이터와 데이터 마스킹 신호를 각각 래치하는 단계;
    b) 상기 데이터와 상기 데이터 마스킹 신호에 대한 에러 검출 동작을 수행하여 에러 검출 신호를 생성하는 단계;
    c) 검출 종료 신호를 인에이블 시킨 후, 상기 에러 검출 신호의 인에이블 여부에 따라 상기 래치된 데이터와 상기 래치된 데이터 마스킹 신호를 구동하여 각각의 글로벌 데이터 버스를 통해 전송하는 단계; 및
    d) 상기 글로벌 데이터 버스를 통해 전송되는 데이터 마스킹 신호에 응답하여, 상기 글로벌 데이터 버스를 통해 전송되는 데이터의 코어 회로로의 기입 여부를 제어하는 단계;
    를 포함하는 반도체 메모리 장치의 데이터 기입 방법.
  19. 제 18 항에 있어서,
    상기 c) 단계는,
    상기 에러 검출 신호가 디스에이블 되면 상기 래치된 데이터와 상기 래치된 데이터 마스킹 신호를 각각 구동하고, 상기 에러 검출 신호가 인에이블 되면 상기 래치된 데이터와 상기 래치된 데이터 마스킹 신호의 구동을 중지하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 기입 방법.
  20. 제 18 항에 있어서,
    상기 a) 단계의 앞에,
    데이터 스트로브 클럭과 데이터 입력 스트로브 신호에 응답하여 직렬로 입력되는 복수 비트의 입력 데이터와 직렬로 입력되는 복수 비트의 입력 데이터 마스킹 신호를 각각 병렬로 정렬하여 상기 데이터와 상기 데이터 마스킹 신호를 출력하는 단계;를 추가로 포함하는 반도체 메모리 장치의 데이터 기입 방법.
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