KR20120046476A

KR20120046476A - 반도체 메모리 장치 및 그의 동작 방법

Info

Publication number: KR20120046476A
Application number: KR1020100108149A
Authority: KR
Inventors: 정민중; 이완섭
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-11-02
Filing date: 2010-11-02
Publication date: 2012-05-10
Also published as: US20120281488A1; US8625376B2; KR101148352B1

Abstract

반도체 메모리 장치 및 그 동작 방법은 회로상 제1 플레인의 제1 페이지 버퍼 그룹으로부터의 데이터 출력과 제2 플레인의 제2 페이지 버퍼 그룹으로의 데이터 입력을 위한 글로벌 데이터 라인은 공통으로 사용되므로, 외부와의 데이터 연결은 차단하고 제1 플레인의 데이터 출력 라인과 제2 플레인의 데이터 입력 라인 사이에 데이터 전송 경로를 형성함으로써 제1 플레인으로부터 제2 플레인으로 데이터를 전송할 수 있다.

Description

반도체 메모리 장치 및 그의 동작 방법{Semiconductor memory device and method for operating thereof}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 멀티 플레인 구조를 갖는 반도체 메모리 장치에 관한 것이다.

반도체 메모리 장치의 동작 중 카피백 프로그램 동작이 알려져 있다. 카피백 프로그램 동작은 플레인(plane)에 포함된 특정 페이지의 데이터를 독출하여, 해당 플레인 또는 다른 플레인의 페이지에 프로그램시키는 동작이다. 즉, 특정 페이지의 데이터를 복사하여 저장시키게 된다.

종래에는 이러한 메모리 블록의 군집인 플레인 간의 데이터 전송이 되지 않아 카피백과 같은 동작 시 다른 플레인으로 데이터를 전송시키기 위해서 반드시 외부 컨트롤러(controller)를 통해서 데이터를 전달하여야만 했다. 이러한 방식은 컨트롤러에 메모리 셀의 데이터 저장용 캐시 메모리(cache memory)를 필요로 하며, 칩 내에서 동작 시키는 것보다 소요시간이 긴 단점이 있다.

본 발명의 실시예는 데이터 입출력 경로를 변경함으로써 메모리 칩 내부에서 플레인 간에 데이터 전송(data transfer)이 가능해질 수 있다.

본 발명의 실시예에 따른 반도체 메모리 장치는, 다수의 메모리 블록들을 포함하는 제1 플레인 및 제2 플레인; 및 카피백 동작시 상기 제1 플레인으로부터 독출된 제1 데이터를 상기 제2 플레인으로 전송하거나 상기 제2 플레인으로부터 독출된 제2 데이터를 상기 제1 플레인으로 전송하고, 리드 동작시 상기 제1 데이터 또는 상기 제2 데이터를 입출력 회로로 전달하도록 구성된 데이터 전송 회로를 포함한다.

상기 반도체 메모리 장치는 상기 제1 플레인의 메모리 셀들에 프로그램하기 위한 데이터 또는 상기 메모리 셀들로부터 독출된 데이터를 임시 저장하는 다수의 페이지 버퍼들을 포함하는 제1 페이지 버퍼 그룹; 및 상기 제2 플레인의 메모리 셀들에 프로그램하기 위한 데이터 또는 상기 메모리 셀들로부터 독출된 데이터를 임시 저장하는 다수의 페이지 버퍼들을 포함하는 제2 페이지 버퍼 그룹을 더 포함하고, 상기 데이터 전송 회로는 카피백 동작시 상기 제1 플레인으로부터 독출된 제1 데이터를 상기 제2 플레인에 저장하기 위하여 상기 제1 페이지 버퍼 그룹으로부터 출력되는 제1 데이터를 상기 제2 페이지 버퍼 그룹으로 전송하거나, 상기 제2 플레인으로부터 독출된 제2 데이터를 상기 제1 플레인에 저장하기 위하여 상기 제2 페이지 버퍼 그룹으로부터 출력되는 제2 데이터를 상기 제1 페이지 버퍼 그룹으로 전송하도록 구성될 수 있다.

본 발명의 다른 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들을 포함하는 제1 플레인 및 제2 플레인; 상기 제1 플레인의 메모리 셀들에 프로그램하기 위한 데이터 또는 상기 메모리 셀들로부터 독출된 데이터를 임시 저장하는 다수의 페이지 버퍼들을 포함하는 제1 페이지 버퍼 그룹; 상기 제2 플레인의 메모리 셀들에 프로그램하기 위한 데이터 또는 상기 메모리 셀들로부터 독출된 데이터를 임시 저장하는 다수의 페이지 버퍼들을 포함하는 제2 페이지 버퍼 그룹; 및 상기 제1 플레인으로부터 독출된 제1 데이터를 상기 제2 플레인에 저장하기 위하여 상기 제1 페이지 버퍼 그룹으로부터 출력되는 제1 데이터를 상기 제2 페이지 버퍼 그룹으로 전송하거나, 상기 제2 플레인으로부터 독출된 제2 데이터를 상기 제1 플레인에 저장하기 위하여 상기 제2 페이지 버퍼 그룹으로부터 출력되는 제2 데이터를 상기 제1 페이지 버퍼 그룹으로 전송하도록 구성된 데이터 전송 회로를 포함한다.

상기 제1 및 제2 페이지 버퍼 그룹들의 프로그램 데이터가 상기 제1 및 제2 플레인들의 메모리 셀들에 저장되거나, 상기 제1 및 제2 플레인들의 메모리 셀들의 데이터가 상기 제1 및 제2 페이지 버퍼 그룹들로 출력되도록 상기 제1 및 제2 플레인들에 동작 전압을 인가하는 동작 회로 그룹을 더 포함할 수 있다.

상기 데이터 전송 회로는 리드 동작시 상기 제1 페이지 버퍼 그룹으로부터 출력되는 제1 데이터를 상기 입출력 회로로 전달하도록 구성된 제1 데이터 전송부; 및 리드 동작시 상기 제2 페이지 버퍼 그룹으로부터 출력되는 제2 데이터를 상기 입출력 회로로 전달하도록 구성된 제2 데이터 전송부를 포함하며, 상기 제1 페이지 버퍼 그룹으로부터 출력되는 제1 데이터를 상기 제2 페이지 버퍼 그룹으로 전송하거나, 상기 제2 페이지 버퍼 그룹으로부터 출력되는 제2 데이터를 상기 제1 페이지 버퍼 그룹으로 전송하는 경우, 상기 제1 데이터 전송부와 상기 제2 데이터 전송부 사이에 데이터 전송 경로를 형성하여 상기 제1 페이지 버퍼 그룹과 상기 제2 페이지 버퍼 그룹 사이에 데이터가 전송되도록 구성될 수 있다.

상기 제1 데이터 전송부는 상기 제1 페이지 버퍼 그룹과 상기 입출력 회로 사이에 접속되는 제1 스위칭 소자를 포함한다.

상기 제2 데이터 전송부는 상기 제2 페이지 버퍼 그룹과 상기 입출력 회로 사이에 접속되는 제2 스위칭 소자를 포함한다.

상기 데이터 전송 회로는 상기 제1 데이터 전송부로부터 전송되는 제1 데이터 또는 상기 제2 데이터 전송부로부터 전송되는 제2 데이터를 상기 입출력 회로로 전달하도록 구성된 제3 데이터 전송부를 더 포함할 수 있다.

상기 제3 데이터 전송부는 상기 제1 데이터 전송부 및 상기 제2 데이터 전송부와 상기 입출력 회로 사이에 접속되는 제3 스위칭 소자를 포함한다.

카피백 동작시 상기 제1 플레인으로부터 독출된 제1 데이터를 상기 제2 플레인에 저장하거나, 상기 제2 플레인으로부터 독출된 제2 데이터를 상기 제1 플레인에 저장하기 위하여, 상기 제3 데이터 전송부는 상기 제1 데이터 전송부 및 상기 제2 데이터 전송부와 상기 입출력 회로의 연결을 차단할 수 있다.

본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 제1 플레인의 메모리 셀들에 저장된 제1 데이터를 독출하는 단계; 독출된 상기 제1 데이터를 제1 데이터 라인으로 출력하는 단계; 상기 제1 데이터 라인을 제2 데이터 라인과 연결시켜 상기 제1 데이터를 제2 플레인으로 전달하는 단계; 및 전달된 상기 제1 데이터를 상기 제2 플레인의 메모리 셀들에 저장하는 단계를 포함한다.

상기 제1 데이터 라인을 제2 데이터 라인과 연결시켜 상기 제1 데이터를 제2 플레인으로 전달하는 단계에서, 상기 제 1 데이터 라인 및 상기 제2 데이터 라인과 외부와의 연결은 차단될 수 있다.

본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은 제1 플레인의 메모리 셀들에 저장된 제1 데이터를 제1 페이지 버퍼 그룹으로 독출하는 단계; 상기 제1 페이지 버퍼 그룹에 저장된 제1 데이터를 글로벌 데이터 라인으로 출력하는 단계; 상기 글로벌 데이터 라인에 출력된 제1 데이터를 제2 플레인의 제2 페이지 버퍼그룹으로 저장하는 단계; 상기 제2 페이지 버퍼 그룹에 저장된 제1 데이터를 상기 제2 플레인의 메모리 셀들에 프로그램하는 단계를 포함한다.

상기 글로벌 데이터 라인에 출력된 제1 데이터를 제2 플레인의 제2 페이지 버퍼그룹으로 저장하는 단계에서, 상기 글로벌 데이터 라인과 외부와의 연결은 차단될 수 있다.

본 발명의 실시예는 메모리 칩 내부에서 플레인 간에 데이터 전송이 가능해지는 효과를 가지고 있다.

즉, 플레인 간의 데이터 전송이 자유로워짐으로써 카피백과 같은 동작시 컨트롤러를 이용하지 않아도 되어 컨트롤러의 캐시 메모리(cahce memory) 사용량이 줄어들며, 동작 속도도 빨라진다.

본 발명의 실시예는 플레인이라는 구조로 메모리 블록이 구별되어 있고, 각 플레인이 독립적으로 동작하는 구조를 포함하는 모든 반도체 메모리 분야에서 적용 가능하다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 나타내는 회로도이다.
도 2는 도 1의 반도체 메모리 장치의 플레인 간 데이터 전송 경로를 설명하는 회로도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하는 흐름도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하는 흐름도이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 나타내는 회로도이다.

본 발명의 실시예에 따른 반도체 메모리 장치는 제1 플레인 및 제2 플레인(110, 115), 제1 페이지 버퍼 그룹 및 제2 페이지 버퍼 그룹(150, 155), 데이터 전송 회로(170)를 포함하며, 동작 회로 그룹으로서 전압 발생 회로(130), 로우 디코더(140), 컬럼 선택 회로(160), 입출력 회로(180), 그리고 패스/페일 체크 회로(190)를 더 포함할 수 있다.

제1 플레인 및 제2 플레인(110, 115)은 각각 다수의 메모리 블록들(MB1~MBn)을 포함한다.

각각의 메모리 블록은 다수의 스트링들을 포함한다. 각각의 스트링은 소스가 공통 소스 라인에 연결되는 소스 셀렉트 트랜지스터, 복수의 메모리 셀들, 그리고 드레인이 비트라인에 연결되는 드레인 셀렉트 트랜지스터를 포함한다. 소스 셀렉트 트랜지스터의 게이트는 소스 셀렉트 라인에 연결되고, 메모리 셀들의 게이트들은 워드 라인들에 각각 연결되며, 드레인 셀렉트 트랜지스터의 게이트는 드레인 셀렉트 라인에 연결된다. 스트링들은 대응하는 비트 라인들과 각각 연결되고 공통 소스 라인과 공통으로 연결된다.

제1 페이지 버퍼 그룹 및 제2 페이지 버퍼 그룹(150, 155)은 제1 플레인(110) 및 제2 플레인(115)을 독립적으로 구동한다. 따라서 1 페이지 버퍼 그룹 및 제2 페이지 버퍼 그룹(150, 155)에 의하여 제1 플레인(110) 및 제2 플레인(115)은 프로그램 동작, 소거 동작, 리드 동작 등을 독립적으로 수행할 수 있다.

제1 페이지 버퍼 그룹 및 제2 페이지 버퍼 그룹(150, 155)은 비트라인들과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어 회로(120)의 제어 신호들(PB SIGNALS)에 응답하여 셀들에 데이터를 저장하는데 필요한 전압을 비트라인들에 각각 인가한다. 구체적으로, 제1 및 제2 페이지 버퍼 그룹(150, 155)은 셀들의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들을 프리차지 하거나, 비트라인들의 전압 변화에 따라 검출된 메모리 셀들의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 제1 및 제2 페이지 버퍼그룹(150, 155)은 메모리 셀들에 저장되는 데이터에 따라 비트라인들의 전압을 조절하고, 메모리 셀들에 저장된 데이터를 검출한다.

데이터 전송 회로(170)는 제1 및 제2 페이지 버퍼 그룹(150, 155)으로부터 출력되는 데이터를 외부로 전송하고, 외부로부터 입력되는 데이터를 제1 및 제2 페이지 버퍼 그룹(150, 155)으로 전송한다.

상세하게는, 데이터 전송 회로(170)는 프로그램 동작 시 외부로부터 입출력회로(180)로 입력된 데이터를 제1 및 제2 페이지 버퍼 그룹(150, 155)으로 입력하기 위하여 제어 회로(120)에 제어에 따라 데이터를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)가, 전달된 데이터를 제1 및 제2 페이지 버퍼 그룹(150, 155)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 데이터 전송 회로(170)는 제1 및 제2 페이지 버퍼 그룹(150, 155)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터를 입출력회로(180)로 전달하여 외부로 출력한다.

제어 회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 제1 및 제2 페이지 버퍼 그룹(150, 155)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어 회로(120)는 프로그램 검증 동작 시 패스/페일 체크 회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 최소한 목표 전압까지 상승하였는지를 확인하고, 확인 결과에 따라 프로그램 동작의 재실시 또는 완료 여부를 결정한다.

동작 회로 그룹은 제1 및 제2 페이지 버퍼 그룹들(150, 155)의 프로그램 데이터가 제1 및 제2 플레인들(110, 115)의 메모리 셀들에 저장되거나, 제1 및 제2 플레인들(110, 115)의 메모리 셀들의 데이터가 제1 및 제2 페이지 버퍼 그룹들(150, 155)로 출력되도록 제1 및 제2 플레인들(110, 115)에 동작 전압을 인가한다.

전압 공급 회로(130, 140)는 제어 회로(120)의 신호들(READ, PGE, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인, 워드라인들 및 소스 셀렉트 라인으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.

전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass, Vread)을 글로벌 라인들로 출력한다.

로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 발생된 동작 전압들을 제1 및 제2 플레인(110, 115)의 메모리 블록들 중 선택된 메모리 블록의 스트링들로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 로컬 라인들로 인가된다.

컬럼 선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 제1 및 제2 페이지 버퍼 그룹(150, 155)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.

도 1에서는 로우 디코더(140)와 컬럼 선택 회로(160)를 하나로 나타내었으나, 본 발명의 실시예에 따른 반도체 메모리 장치는 제1 플레인(110) 및 제2 플레인(115)을 포함하기 때문에, 페이지 버퍼와 같이 로우 디코더와 컬럼 선택 회로도 플레인 마다 각각 존재해야 하고, 플레인 선택 신호에 따라 각 플레인에 대하여 동작을 수행해야 한다. 여기에서는 도시의 편의를 위해 하나의 블록 디코더(140) 및 컬럼 선택 회로(160)에서 제1 플레인(110)과 제2 플레인(120)에 동작을 수행하는 것으로 나타내었다.

입출력 회로(180)는 데이터 전송 회로(170)로부터 전달된 데이터를 외부로 출력하고, 외부로부터 입력된 데이터를 데이터 전송 회로(170)로 전달한다.

패스/페일 체크 회로(190)는 프로그램 동작 후 실시되는 프로그램 검증 동작에서 프로그램된 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 에러 셀의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 체크 회로(180)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다.

이하에, 상기의 구성을 가지는 반도체 메모리 장치의 플레인 간 데이터 전송 방법에 대해 설명하기로 한다.

도 2는 도 1의 반도체 메모리 장치의 플레인 간 데이터 전송 경로를 설명하는 회로도이고, 도 3 및 도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하는 흐름도이다.

데이터 전송 회로(170)는 카피백 동작시(또는 카피백 프로그램 동작시) 제1 플레인(110)으로부터 독출된 제1 데이터를 제2 플레인(115)에 저장하기 위하여 제1 페이지 버퍼 그룹(150)으로부터 출력되는 제1 데이터를 제2 페이지 버퍼 그룹(155)으로 전송하거나, 제2 플레인(115)으로부터 독출된 제2 데이터를 제1 플레인(110)에 저장하기 위하여 제2 페이지 버퍼 그룹(155)으로부터 출력되는 제2 데이터를 제1 페이지 버퍼 그룹(150)으로 전송하도록 구성된다.

데이터 전송 회로(170)는 제1 데이터 전송부(172), 제2 데이터 전송부(174),및 제3 데이터 전송부(176)를 포함한다.

제1 데이터 전송부(172)는 제1 페이지 버퍼 그룹(150)과 글로벌 데이터 라인(GDL)사이에 접속되는 제1 스위칭 소자를 포함하며, 제1 스위칭 소자는 제1 NMOS 트랜지스터(N172)로 구현될 수 있다. 제1 NMOS 트랜지스터(N172)는 하이 레벨의 제1 데이터 전송 신호(DTRAN1)에 의해 턴온 되어 제1 페이지 버퍼 그룹(150)으로부터 출력되는 데이터를 글로벌 데이터 라인(GDL)을 통해 입출력회로(180)로 전송하고, 입출력 회로(180)로부터 글로벌 데이터 라인(GDL)을 거쳐 입력되는 데이터를 제1 페이지 버퍼 그룹(150)으로 전송한다.

제2 데이터 전송부(174)는 제2 페이지 버퍼 그룹(155)과 글로벌 데이터 라인(GDL) 사이에 접속되며 제1 스위칭 소자와 병렬로 접속되는 제2 스위칭 소자를 포함한다. 제2 스위칭 소자는 제2 NMOS 트랜지스터(N174)로 구현될 수 있다. 제2 NMOS 트랜지스터(N174)는 하이 레벨의 제2 데이터 전송 신호(DTRAN2)에 의해 턴온 되어 제2 페이지 버퍼 그룹(155)으로부터 출력되는 데이터를 글로벌 데이터 라인(GDL)을 통해 입출력 회로(180)로 전송하고, 입출력 회로(180)로부터 글로벌 데이터 라인(GDL)을 거쳐 입력되는 데이터를 제2 페이지 버퍼 그룹(155)으로 전송한다.

제3 데이터 전송부(176)는 글로벌 데이터 라인(GDL)과 입출력 회로(180) 사이에 접속되는 제3 NMOS 트랜지스터(N176)를 포함한다. 제3 데이터 전송부(176)는 제1 데이터 전송부(172) 및 제2 데이터 전송부(174)와 각각 접속된다. 제3 NMOS 트랜지스터(N176)는 하이 레벨의 제3 데이터 전송 신호(DTRAN3)에 의해 턴온 되어 제1 데이터 전송부(172) 또는 제2 데이터 전송부(174)로부터 전달되는 데이터를 입출력 회로(180)로 전송하고, 입출력 회로(180)로부터 입력되는 데이터를 제1 데이터 전송부(172) 또는 제2 데이터 전송부(174)로 전송한다.

따라서, 하이 레벨의 제1 데이터 전송 신호(DTRN1)와 제3 데이터 전송 신호(DTRN3)를 인가하여 제1 NMOS 트랜지스터(N172)와 제3 NMOS 트랜지스터(N176)를 턴온시킴으로써, 제1 플레인(110)의 메모리 셀들에 저장된 데이터를 입출력 회로(180)를 통해 외부로 출력하거나 외부로부터 입출력 회로(180)를 통해 제1 플레인(110)의 메모리 셀들에 데이터를 프로그램할 수 있다.

또한, 하이 레벨의 제2 데이터 전송 신호(DTRN2)와 제3 데이터 전송 신호(DTRN3)를 인가하여 제2 NMOS 트랜지스터(N174)와 제3 NMOS 트랜지스터(N176)를 턴온시킴으로써, 제2 플레인(115)의 메모리 셀들에 저장된 데이터를 입출력 회로(180)를 통해 외부로 출력하거나 외부로부터 입출력 회로(180)를 통해 제2 플레인(115)의 메모리 셀들에 데이터를 프로그램할 수 있다.

이하에, 상기 구성을 갖는 데이터 전송 회로(170)를 통해 제1 플레인(110)과 제2 플레인(115) 사이에 데이터를 전송하는 과정(카피백 동작 시)을 설명하기로 한다.

본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 우선, 제1 플레인(110)의 메모리 셀들에 저장된 제1 데이터를 제1 페이지 버퍼 그룹(150)으로 독출한다(단계 310, 410).

이를 위해, 리드 명령(read command)을 통해서 메모리 셀들에 리드 동작을 실시하여 제1 플레인(110)의 메모리 셀들에 저장된 제1 데이터를 제1 페이지 버퍼 그룹(150)으로 독출한다.

다음으로 제1 페이지 버퍼 그룹(150)에 저장된 제1 데이터를 글로벌 데이터 라인(GDL)으로 출력한다(단계 320). 상세하게는, 제1 페이지 버퍼 그룹(150)에 저장된 제1 데이터를 제1 데이터 라인을 통해 데이터 전송 회로(170)의 제1 데이터 전송부(172)로 출력하고(단계 420), 제1 데이터 전송부(172)는 입력 받은 제1 데이터를 글로벌 데이터 라인(GDL)으로 전달한다.

제1 페이지 버퍼 그룹(150)에 저장된 제1 데이터를 데이터 전송 회로(170)의 제1 데이터 전송부(172)로 출력하기 위해, RE(Read Enable) 클록 신호를 토글(toggle)시켜 데이터 출력 펄스(data out pulse)를 생성한다. 그 후, 컬럼 선택 회로(160)에 포함되는 제1 컬럼 어드레스 카운터(162)를 이용하여 컬럼 어드레스(column address)를 증가시키면서 예를 들면, 1바이트(byte)씩 제1 데이터를 출력한다.

제1 데이터가 출력되면 제어 회로로부터 하이 레벨의 제1 데이터 전송 신호(DTRN1)가 입력되어 제1 데이터 전송부(172)의 제1 NMOS 트랜지스터(N172)가 턴온된다. 따라서 제1 페이지 버퍼 그룹(150)에 저장된 제1 데이터가 글로벌 데이터 라인(GDL)으로 전송된다.

다음으로 글로벌 데이터 라인(GDL)으로 전송된 제1 데이터를 제2 플레인(115)의 제2 페이지 버퍼 그룹(155)에 입력시킨다(단계 330). 상세하게는, 글로벌 데이터 라인(GDL)으로 전송된 제1 데이터를 데이터 전송 회로(170)의 제2 데이터 전송부(174)를 통해 제2 플레인(115)의 제2 데이터 라인으로 전달하고, 전달된 제1 데이터를 제2 페이지 버퍼 그룹(155)에 입력(저장)한다.

이를 위해서는 글로벌 데이터 라인(GDL)으로 전송된 데이터가 외부로 빠져나가서는 안되므로, 제3 데이터 전송부(176)의 제3 NMOS 트랜지스터(N176)는 턴 오프 상태를 유지하도록 한다.

제어 회로로부터 하이 레벨의 제2 데이터 전송 신호(DTRN2)를 입력 받아 제2 데이터 전송부(174)의 제2 NMOS 트랜지스터(N174)가 턴온되면, 글로벌 데이터 라인(GDL)으로 전송된 제1 데이터가 제2 플레인(115)의 제2 데이터 라인으로 전달된다(단계 430).

그 다음, RE 클록 신호를 토글시켜 제2 플레인(115)의 데이터 입력 펄스(data input pulse)를 생성하고, 제2 컬럼 어드레스 카운터(164)를 이용하여 제2 페이지 버퍼(155)의 컬럼 어드레스(column address)를 증가시키면서 제2 플레인(115)의 제2 페이지 버퍼(155)에 제1 데이터를 순차적으로 입력한다.

이때, 제1 플레인(110)의 제1 페이지버퍼 그룹(150)에 저장된 제1 데이터를 제2 플레인(115)의 제2 페이지 버퍼 그룹(155)의 원하는 컬럼에 입력하기 위해서 제1 플레인(110)과 제2 플레인(115)의 컬럼 어드레스 카운터(column address counter)(162, 164)는 분리해서 사용할 수 있다.

마지막으로 제2 페이지 버퍼 그룹(155)에 입력된 제1 데이터를 제2 플레인(115)의 메모리 셀들에 프로그램시킨다(단계 340, 440).

이를 위해, 프로그램 명령(program command)을 통해서 메모리 셀들에 프로그램 동작을 실시하여 제2 페이지 버퍼 그룹(155)에 저장된 제1 데이터를 제2 플레인(115)의 메모리 셀들로 프로그램한다.

이와 같이, 회로상 제1 페이지 버퍼 그룹(150)으로부터의 제1 데이터 출력과 제2 페이지 버퍼 그룹(155)으로의 제1 데이터 입력을 위한 글로벌 데이터 라인(GDL)은 공통으로 사용되므로, 외부와의 데이터 연결은 차단하고 제1 플레인(110)의 제1 데이터 라인을 제2 플레인(115)의 제2 데이터 라인에 연결시키기만 하면 제1 플레인(110)으로부터 제2 플레인(115)으로 데이터를 전송할 수 있다.

본 발명의 실시예에서는 제1 플레인의 제1 데이터를 제2 플레인으로 전송하는 경우를 예로 들어 설명하였지만, 제2 플레인의 제2 데이터를 제1 플레인으로 전송하는 것도 물론 가능하다. 제2 플레인(115)에서 제1 플레인(110)으로의 제2 데이터 전송은 상기 방법과 반대 방향으로 수행하면 된다.

이처럼, 본 발명의 실시예는 메모리 칩 내부에서 플레인 간에 데이터 전송이 가능해지는 효과를 가지고 있다.

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

110: 제1 플레인 115: 제2 플레인
120: 제어 회로 130: 전압 발생 회로
140: 로우 디코더 150: 제1 페이지 버퍼 그룹
155: 제2 페이지 버퍼 그룹 160: 컬럼 선택 회로
162: 제1 컬럼 어드레스 카운터 164: 제2 컬럼 어드레스 카운터
170: 데이터 전송 회로 172: 제1 데이터 전송부
174: 제2 데이터 전송부 176: 제3 데이터 전송부
180: 입출력 회로 190: 패스/페일 체크 회로

Claims

다수의 메모리 블록들을 포함하는 제1 플레인 및 제2 플레인; 및
카피백 동작시 상기 제1 플레인으로부터 독출된 제1 데이터를 상기 제2 플레인으로 전송하거나 상기 제2 플레인으로부터 독출된 제2 데이터를 상기 제1 플레인으로 전송하고, 리드 동작시 상기 제1 데이터 또는 상기 제2 데이터를 입출력 회로로 전달하도록 구성된 데이터 전송 회로를 포함하는 반도체 메모리 장치.
제1항에 있어서,
상기 제1 플레인의 메모리 셀들에 프로그램하기 위한 데이터 또는 상기 메모리 셀들로부터 독출된 데이터를 임시 저장하는 다수의 페이지 버퍼들을 포함하는 제1 페이지 버퍼 그룹; 및
상기 제2 플레인의 메모리 셀들에 프로그램하기 위한 데이터 또는 상기 메모리 셀들로부터 독출된 데이터를 임시 저장하는 다수의 페이지 버퍼들을 포함하는 제2 페이지 버퍼 그룹을 더 포함하고,
상기 데이터 전송 회로는
카피백 동작시 상기 제1 플레인으로부터 독출된 제1 데이터를 상기 제2 플레인에 저장하기 위하여 상기 제1 페이지 버퍼 그룹으로부터 출력되는 제1 데이터를 상기 제2 페이지 버퍼 그룹으로 전송하거나, 상기 제2 플레인으로부터 독출된 제2 데이터를 상기 제1 플레인에 저장하기 위하여 상기 제2 페이지 버퍼 그룹으로부터 출력되는 제2 데이터를 상기 제1 페이지 버퍼 그룹으로 전송하도록 구성된 반도체 메모리 장치.
다수의 메모리 블록들을 포함하는 제1 플레인 및 제2 플레인;
상기 제1 플레인의 메모리 셀들에 프로그램하기 위한 데이터 또는 상기 메모리 셀들로부터 독출된 데이터를 임시 저장하는 다수의 페이지 버퍼들을 포함하는 제1 페이지 버퍼 그룹;
상기 제2 플레인의 메모리 셀들에 프로그램하기 위한 데이터 또는 상기 메모리 셀들로부터 독출된 데이터를 임시 저장하는 다수의 페이지 버퍼들을 포함하는 제2 페이지 버퍼 그룹; 및
상기 제1 플레인으로부터 독출된 제1 데이터를 상기 제2 플레인에 저장하기 위하여 상기 제1 페이지 버퍼 그룹으로부터 출력되는 제1 데이터를 상기 제2 페이지 버퍼 그룹으로 전송하거나, 상기 제2 플레인으로부터 독출된 제2 데이터를 상기 제1 플레인에 저장하기 위하여 상기 제2 페이지 버퍼 그룹으로부터 출력되는 제2 데이터를 상기 제1 페이지 버퍼 그룹으로 전송하도록 구성된 데이터 전송 회로를 포함하는 반도체 메모리 장치.
제2항 또는 제3항에 있어서,
상기 제1 및 제2 페이지 버퍼 그룹들의 프로그램 데이터가 상기 제1 및 제2 플레인들의 메모리 셀들에 저장되거나, 상기 제1 및 제2 플레인들의 메모리 셀들의 데이터가 상기 제1 및 제2 페이지 버퍼 그룹들로 출력되도록 상기 제1 및 제2 플레인들에 동작 전압을 인가하는 동작 회로 그룹을 더 포함하는 반도체 메모리 장치
제2항 또는 제3항에 있어서, 상기 데이터 전송 회로는
리드 동작시 상기 제1 페이지 버퍼 그룹으로부터 출력되는 제1 데이터를 상기 입출력 회로로 전달하도록 구성된 제1 데이터 전송부; 및
리드 동작시 상기 제2 페이지 버퍼 그룹으로부터 출력되는 제2 데이터를 상기 입출력 회로로 전달하도록 구성된 제2 데이터 전송부를 포함하며,
상기 제1 페이지 버퍼 그룹으로부터 출력되는 제1 데이터를 상기 제2 페이지 버퍼 그룹으로 전송하거나, 상기 제2 페이지 버퍼 그룹으로부터 출력되는 제2 데이터를 상기 제1 페이지 버퍼 그룹으로 전송하는 경우, 상기 제1 데이터 전송부와 상기 제2 데이터 전송부 사이에 데이터 전송 경로를 형성하여 상기 제1 페이지 버퍼 그룹과 상기 제2 페이지 버퍼 그룹 사이에 데이터가 전송되도록 구성되는 반도체 메모리 장치.
제5항에 있어서, 상기 제1 데이터 전송부는
상기 제1 페이지 버퍼 그룹과 상기 입출력 회로 사이에 접속되는 제1 스위칭 소자를 포함하는 반도체 메모리 장치.
제5항에 있어서, 상기 제2 데이터 전송부는
상기 제2 페이지 버퍼 그룹과 상기 입출력 회로 사이에 접속되는 제2 스위칭 소자를 포함하는 반도체 메모리 장치.
제5항에 있어서, 상기 데이터 전송 회로는
상기 제1 데이터 전송부로부터 전송되는 제1 데이터 또는 상기 제2 데이터 전송부로부터 전송되는 제2 데이터를 상기 입출력 회로로 전달하도록 구성된 제3 데이터 전송부를 더 포함하는 반도체 메모리 장치.
제8항에 있어서, 상기 제3 데이터 전송부는
상기 제1 데이터 전송부 및 상기 제2 데이터 전송부와 상기 입출력 회로 사이에 접속되는 제3 스위칭 소자를 포함하는 반도체 메모리 장치.
제9항에 있어서, 카피백 동작시 상기 제1 플레인으로부터 독출된 제1 데이터를 상기 제2 플레인에 저장하거나, 상기 제2 플레인으로부터 독출된 제2 데이터를 상기 제1 플레인에 저장하기 위하여,
상기 제3 데이터 전송부는 상기 제1 데이터 전송부 및 상기 제2 데이터 전송부와 상기 입출력 회로의 연결을 차단하는 반도체 메모리 장치.
제1 플레인의 메모리 셀들에 저장된 제1 데이터를 독출하는 단계;
독출된 상기 제1 데이터를 제1 데이터 라인으로 출력하는 단계;
상기 제1 데이터 라인을 제2 데이터 라인과 연결시켜 상기 제1 데이터를 제2 플레인으로 전달하는 단계; 및
전달된 상기 제1 데이터를 상기 제2 플레인의 메모리 셀들에 저장하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제11항에 있어서, 상기 제1 데이터 라인을 제2 데이터 라인과 연결시켜 상기 제1 데이터를 제2 플레인으로 전달하는 단계에서,
상기 제 1 데이터 라인 및 상기 제2 데이터 라인과 외부와의 연결은 차단되는 반도체 메모리 장치의 동작 방법.
제1 플레인의 메모리 셀들에 저장된 제1 데이터를 제1 페이지 버퍼 그룹으로 독출하는 단계;
상기 제1 페이지 버퍼 그룹에 저장된 제1 데이터를 글로벌 데이터 라인으로 출력하는 단계;
상기 글로벌 데이터 라인에 출력된 제1 데이터를 제2 플레인의 제2 페이지 버퍼그룹으로 저장하는 단계;
상기 제2 페이지 버퍼 그룹에 저장된 제1 데이터를 상기 제2 플레인의 메모리 셀들에 프로그램하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제13항에 있어서, 상기 글로벌 데이터 라인에 출력된 제1 데이터를 제2 플레인의 제2 페이지 버퍼그룹으로 저장하는 단계에서,
상기 글로벌 데이터 라인과 외부와의 연결은 차단되는 반도체 메모리 장치의 동작 방법.