KR100875293B1 - 시스템 성능을 향상시킬 수 있는 플래시 메모리 시스템 - Google Patents

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KR100875293B1
KR100875293B1 KR1020070013351A KR20070013351A KR100875293B1 KR 100875293 B1 KR100875293 B1 KR 100875293B1 KR 1020070013351 A KR1020070013351 A KR 1020070013351A KR 20070013351 A KR20070013351 A KR 20070013351A KR 100875293 B1 KR100875293 B1 KR 100875293B1
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Abstract

본 발명의 예시적인 실시예들은 시스템 버스에 연결된 프로세싱 유니트와; 상기 시스템 버스에 연결된 램과; 상기 시스템 버스에 연결된 플래시 메모리와; 그리고 상기 플래시 메모리에서 상기 램으로 데이터를 직접 전송하도록 구성된 데이터 전송 경로를 포함하는 플래시 메모리 시스템을 제공할 것이다.

Description

시스템 성능을 향상시킬 수 있는 플래시 메모리 시스템{FLASH MEMORY SYSTEM CAPABLE OF IMPROVING SYSTEM PERFORMANCE}
도 1은 낸드 플래시 메모리를 포함하는 일반적인 플래시 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 플래시 메모리 시스템의 데이터 흐름을 설명하기 위한 블록도이다.
도 3은 본 발명의 예시적인 실시예들에 따른 플래시 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 도 3에 도시된 플래시 메모리, 램, 그리고 데이터 전송 경로를 보여주는 블록도이다.
도 5는 본 발명의 예시적인 실시예들에 따른 도 4에 도시된 플래시 메모리, 램, 그리고 데이터 전송 경로의 일부를 보여주는 블록도이다.
도 6은 도 5에 도시된 스트링을 개략적으로 보여주는 회로도이다.
도 7은 도 5에 도시된 페이지 버퍼를 개략적으로 보여주는 블록도이다.
도 8은 본 발명의 다른 예시적인 실시예들에 따른 도 3에 도시된 플래시 메모리, 램, 그리고 데이터 전송 경로의 일부를 보여주는 블록도이다.
도 9는 본 발명의 다른 예시적인 실시예들에 따른 도 8에 도시된 플래시 메 모리, 램, 그리고 데이터 전송 경로의 일부를 보여주는 블록도이다.
도 10은 도 8에 도시된 플래시 메모리와 램 사이의 데이터 전송 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 다른 예시적인 실시예들에 따른 도 8에 도시된 플래시 메모리, 램, 그리고 데이터 전송 경로의 일부를 보여주는 블록도이다.
도 12는 도 11에 도시된 플래시 메모리와 램 사이의 데이터 전송 동작을 설명하기 위한 타이밍도이다.
도 13은 본 발명의 예시적인 실시예들에 따른 도 4에 도시된 플래시 메모리, 램, 그리고 데이터 전송 경로의 일부를 보여주는 블록도이다.
도 14는 본 발명의 다른 예시적인 실시예들에 따른 플래시 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 15은 도 14에 도시된 플래시 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 16은 본 발명에 따른 프로세싱 유니트의 예시적인 실시예를 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
1000 : 플래시 메모리 시스템 1001 : 시스템 버스
1100 : 프로세싱 유니트 1200 : 롬
1300 : 플래시 메모리 1400 : 램
본 발명은 저장 장치에 관한 것으로, 좀 더 구체적으로는 저장 장치로서 플래시 메모리를 포함하는 플래시 메모리 시스템에 관한 것이다.
도 1은 낸드 플래시 메모리를 포함하는 일반적인 플래시 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 일반적인 플래시 메모리 시스템(100)은 코드 데이터, 사용자 데이터, 등과 같은 데이터 정보를 저장하는 플래시 메모리(예를 들면, 낸드 플래시 메모리)(120)와 플래시 메모리(120)를 제어하기 위한 제어기("플래시 메모리 제어기" 또는 "메모리 제어기"라 불림)(140)를 포함한다. 제어기(140)는 이하 메모리 제어기라 칭한다. 메모리 제어기(140)는 호스트 인터페이스(141), 플래시 인터페이스(142), 프로세싱 유니트(143), 롬(144), 그리고 램(145)을 포함할 것이다. 도 1에 도시된 바와 같이, 호스트 인터페이스(141), 플래시 인터페이스(142), 프로세싱 유니트(143), 롬(144), 그리고 램(145)은 시스템 버스(146)에 전기적으로 연결되어 있다.
플래시 메모리(120)에 저장된 데이터(코드 데이터 또는 사용자 데이터)가 요구될 때, 요구되는 데이터는 플래시 인터페이스(142)를 통해 램(145)에 임시 저장될 것이다. 예를 들면, 플래시 메모리(120)에 저장된 데이터가 외부 호스트(미도시됨)로부터 요청될 때, 요구되는 데이터는 프로세싱 유니트(143)의 제어하에 플래시 인터페이스(142) 및 시스템 버스(146)를 통해 램(145)에 저장될 것이다(도 2에서, 화살표(①) 참조). 그 다음에, 램(145)에 저장된 데이터는 호스트 인터페이스(141) 및 시스템 버스(146)를 통해 외부 호스트로 전송될 것이다(도 2에서, 화살표(②) 참조). 프로세싱 유니트(143)에 의해서 플래시 메모리(120)의 데이터가 요청되는 경우, 램(145)에 저장된 데이터는 시스템 버스(146)를 통해 프로세싱 유니트(143)로 전송될 것이다(도 2에서, 화살표(③) 참조).
잘 알려진 바와 같이, 플래시 메모리(120)는 페이지 단위로 읽기 동작을 수행한다. 읽혀진 데이터 즉, 페이지 데이터(예를 들면, 512B, 1KB, 2KB, 등)는 바이트/워드 단위로 플래시 인터페이스(142) 및 시스템 버스(146)를 통해 램(145)으로 전달될 것이다. 이하, 이러한 동작을 "데이터 덤프 동작"이라 칭한다. 데이터 덤프 동작이 완료된 후, 외부 호스트 또는 프로세싱 유니트(143)는 램(145)에 저장된 데이터를 가져갈 것이다. 데이터 덤프 동작에 필요한 시간은 페이지 데이터의 양에 따라 결정될 것이다. 기본적으로, 512B의 페이지 데이터를 바이트 단위로 전송하는 경우, 512번의 클록 사이클들에 대응하는 시간(즉, 데이터 덤프 시간)이 필요하다. 이러한 데이터 덤프 시간 동안, 프로세싱 유니트(143) 또는 외부 호스트는 대기 상태로 유지될 것이다. 이는 플래시 메모리 시스템의 성능이 데이터 펌프 시간에 의존함을 의미한다. 데이터 덤프 시간은 페이지 데이터의 사이즈가 커짐에 따라 증가할 것이다. 데이터 펌프 시간의 증가는 결국 플래시 메모리 시스템의 성능 저하를 초래할 것이다.
따라서, 데이터 덤프 동작으로 인한 시스템 성능 저하를 방지할 수 있는 새로운 기술이 절실히 요구되고 있다.
본 발명의 목적은 시스템 성능을 향상시킬 수 있는 플래시 메모리 시스템을 제공하는 것이다.
본 발명의 다른 목적은 데이터 덤프 시간을 줄일 수 있는 플래시 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 시스템 버스와 독립된 데이터 전송 경로를 갖는 플래시 메모리 시스템을 제공하는 것이다.
본 발명의 예시적인 실시예들은 시스템 버스에 연결된 프로세싱 유니트와; 상기 시스템 버스에 연결된 램과; 상기 시스템 버스에 연결된 플래시 메모리와; 그리고 상기 플래시 메모리에서 상기 램으로 데이터를 직접 전송하도록 구성된 데이터 전송 경로를 포함하는 플래시 메모리 시스템을 제공할 것이다.
예시적인 실시예들에 있어서, 상기 데이터 전송 경로는 상기 플래시 메모리의 제 1 비트 라인들과; 상기 램의 제 2 비트 라인들과; 그리고 상기 제 1 비트 라인들과 상기 제 2 비트 라인들을 각각 전기적으로 연결하도록 구성된 스위치 블록을 포함할 것이다.
예시적인 실시예들에 있어서, 상기 스위치 블록은 상기 플래시 메모리의 선택된 메모리 셀들에 따라 상기 제 1 비트 라인들의 전압들이 변화된 후 상기 제 1 비트 라인들과 상기 제 2 비트 라인들이 전기적으로 연결되도록 상기 프로세싱 유니트에 의해서 제어될 것이다.
예시적인 실시예들에 있어서, 상기 스위치 블록은 상기 플래시 메모리의 선택된 메모리 셀들의 데이터가 래치되고 상기 래치된 데이터가 상기 제 1 비트 라인들을 통해 상기 제 2 비트 라인들로 전송되도록 상기 프로세싱 유니트에 의해서 제어될 것이다.
예시적인 실시예들에 있어서, 상기 데이터 전송 경로는 상기 시스템 버스보다 넓은 폭을 갖는 데이터 버스로 구성될 것이다.
예시적인 실시예들에 있어서, 상기 플래시 메모리는 낸드 플래시 메모리로 구성되고, 상기 램은 에스램과 디램 중 어느 하나로 구성될 것이다.
예시적인 실시예들에 있어서, 상기 플래시 메모리는 상기 시스템 버스에 직접 연결되도록 구성될 것이다. 상기 플래시 메모리는 워드 라인들과 비트 라인들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와; 상기 시스템 버스를 통해 직접 제공되는 행 어드레스에 응답하여 상기 워드 라인들 중 하나를 선택하도록 구성된 행 선택 회로와; 상기 비트 라인들을 통해 상기 선택된 워드 라인에 속하는 메모리 셀들로부터 데이터 비트들을 각각 감지하는 페이지 버퍼들을 포함하는 레지스터와; 그리고 상기 시스템 버스를 통해 직접 제공되는 열 어드레스에 응답하여 상기 레지스터에 의해서 감지된 데이터를 입출력 회로를 통해 상기 시스템 버스로 출력하도록 구성된 열 선택 회로를 포함할 것이다.
예시적인 실시예들에 있어서, 상기 플래시 메모리의 비트 라인들은 상기 데이터 전송 경로를 통해 상기 램의 비트 라인들에 전기적으로 연결될 것이다.
예시적인 실시예들에 있어서, 상기 램은 워드 라인들과 비트 라인들로 배열 된 에스램 셀들을 포함하는 메모리 셀 어레이와; 그리고 상기 워드 라인들 중 하나를 선택하도록 구성된 행 선택 회로를 포함하며, 상기 램의 비트 라인들은 상기 데이터 전송 경로를 통해 상기 플래시 메모리의 비트 라인들에 전기적으로 연결될 것이다.
본 발명의 다른 예시적인 실시예들은 시스템 버스에 연결된 프로세싱 유니트와; 상기 시스템 버스에 연결된 램과; 상기 시스템 버스에 연결된 플래시 메모리와; 상기 시스템 버스에 연결된 호스트 인터페이스와; 상기 플래시 메모리에서 상기 램으로 그리고 상기 램에서 상기 플래시 메모리로 데이터를 직접 전송하도록 구성된 제 1 데이터 전송 경로와; 그리고 상기 램에서 상기 호스트 인터페이스로 그리고 상기 호스트 인터페이스에서 상기 램으로 데이터를 직접 전송하도록 구성된 제 2 데이터 전송 회로를 포함하는 플래시 메모리 시스템을 제공할 것이다.
예시적인 실시예들에 있어서, 상기 제 1 데이터 전송 경로는 상기 플래시 메모리의 제 1 비트 라인들과; 상기 램의 제 2 비트 라인들과; 그리고 상기 제 1 비트 라인들과 상기 제 2 비트 라인들을 각각 전기적으로 연결하도록 구성된 스위치 블록을 포함할 것이다.
예시적인 실시예들에 있어서, 상기 스위치 블록은 상기 플래시 메모리의 선택된 메모리 셀들에 따라 상기 제 1 비트 라인들의 전압들이 변화된 후 상기 제 1 비트 라인들과 상기 제 2 비트 라인들이 전기적으로 연결되도록 상기 프로세싱 유니트에 의해서 제어될 것이다.
예시적인 실시예들에 있어서, 상기 스위치 블록은 상기 플래시 메모리의 선 택된 메모리 셀들의 데이터가 래치되고 상기 래치된 데이터가 상기 제 1 비트 라인들을 통해 상기 제 2 비트 라인들로 전송되도록 상기 프로세싱 유니트에 의해서 제어될 것이다.
예시적인 실시예들에 있어서, 상기 제 1 데이터 전송 경로는 상기 시스템 버스보다 넓은 폭을 갖는 데이터 버스로 구성될 것이다.
예시적인 실시예들에 있어서, 상기 플래시 메모리는 낸드 플래시 메모리로 구성되고, 상기 램은 에스램과 디램 중 어느 하나로 구성될 것이다.
예시적인 실시예들에 있어서, 상기 플래시 메모리는 상기 시스템 버스에 직접 연결되도록 구성될 것이다.
예시적인 실시예들에 있어서, 상기 플래시 메모리는 워드 라인들과 비트 라인들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와; 상기 시스템 버스를 통해 직접 제공되는 행 어드레스에 응답하여 상기 워드 라인들 중 하나를 선택하도록 구성된 행 선택 회로와; 상기 비트 라인들을 통해 상기 선택된 워드 라인에 속하는 메모리 셀들로부터 데이터 비트들을 각각 감지하는 페이지 버퍼들을 포함하는 레지스터와; 그리고 상기 시스템 버스를 통해 직접 제공되는 열 어드레스에 응답하여 상기 레지스터에 의해서 감지된 데이터를 입출력 회로를 통해 상기 시스템 버스로 출력하도록 구성된 열 선택 회로를 포함할 것이다.
예시적인 실시예들에 있어서, 상기 플래시 메모리의 비트 라인들은 상기 제 1 데이터 전송 경로를 통해 상기 램의 비트 라인들에 전기적으로 연결될 것이다.
예시적인 실시예들에 있어서, 상기 램은 워드 라인들과 비트 라인들로 배열 된 에스램 셀들을 포함하는 메모리 셀 어레이와; 그리고 상기 워드 라인들 중 하나를 선택하도록 구성된 행 선택 회로를 포함하며, 상기 램의 비트 라인들은 상기 제 1 데이터 전송 경로를 통해 상기 플래시 메모리의 비트 라인들에 전기적으로 연결될 것이다.
예시적인 실시예들에 있어서, 상기 제 2 데이터 전송 경로는 데이터를 전송하는 데이터 버스, 어드레스를 전송하는 어드레스 버스, 그리고 제어 신호들을 전송하는 제어 버스로 구성될 것이다.
예시적인 실시예들에 있어서, 상기 제 2 데이터 전송 경로의 데이터 버스는 호스트와 상기 호스트 인터페이스 사이의 데이터 버스의 폭과 동일할 것이다.
예시적인 실시예들에 있어서, 상기 호스트 인터페이스는 상기 제 2 데이터 전송 경로를 통해 상기 램의 읽기/쓰기 동작을 제어하도록 구성될 것이다.
예시적인 실시예들에 있어서, 상기 램에 저장된 데이터가 상기 제 2 데이터 전송 경로 및 상기 호스트 인터페이스를 통해 호스트로 전송되는 동안, 상기 프로세싱 유니트는 상기 시스템 버스를 사용하여 상기 램에 저장된 데이터에 대한 에러 검출 및 정정 동작을 수행할 것이다.
예시적인 실시예들에 있어서, 상기 램에 저장된 데이터가 상기 제 2 데이터 전송 경로 및 상기 호스트 인터페이스를 통해 호스트로 전송되는 동안, 상기 프로세싱 유니트는 상기 시스템 버스를 사용하여 상기 플래시 메모리의 읽혀진 데이터에 대한 에러 검출 및 정정 동작을 수행할 것이다.
예시적인 실시예들에 있어서, 상기 플래시 메모리 시스템은 플래시 메모리 카드 및 스마트 카드 중 어느 하나를 구성할 것이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 불 휘발성 메모리 장치로서 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 3은 본 발명의 예시적인 실시예들에 따른 플래시 메모리 시스템을 개략적으로 보여주는 블록도이다. 본 발명에 따른 플래시 메모리 시스템(1000)은 플래시 메모리 카드, 스마트 카드, 등과 같은 카드를 구성할 것이다. 하지만, 본 발명에 따른 플래시 메모리 시스템(1000)이 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 3을 참조하면, 본 발명에 따른 플래시 메모리 시스템(1000)은 시스템 버스(1001)에 전기적으로 연결된 프로세싱 유니트(1100), 롬(1200), 플래시 메모리(1300), 그리고 램(1400)을 포함할 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 플래시 메모리 시스템(1000)에는 응용처에 따라 다른 기능 블록들(외부 인터페이스 블록, 암호화/복호화 블록, 등)이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
프로세싱 유니트(1100)는 시스템 버스(1001)에 전기적으로 연결되며, 플래시 메모리 시스템(1000)의 전반적인 동작을 제어하도록 구성될 것이다. 롬(1200)은, 예를 들면, 노어 플래시 메모리로 구성될 것이다. 롬(1200)은 시스템 버스(1001)에 전기적으로 연결되며, 프로세싱 유니트(1100)에 의해서 실행될 프로그램을 저장하는 데 사용될 것이다. 플래시 메모리(1300)는, 예를 들면, 낸드 플래시 메모리로 구성될 것이다. 플래시 메모리(1300)는 시스템 버스(1001)에 전기적으로 연결되며, 프로세싱 유니트(1100)의 제어 하에 읽기/쓰기 동작들을 수행하도록 구성될 것이다. 플래시 메모리(1300)는 특정 파라미터 데이터, 소프트웨어 코드 데이터, 사용자 데이터, 등을 저장하는 데 사용될 것이다. 본 발명에 따른 플래시 메모리(1300)는 플래시 인터페이스와 같은 인터페이스의 사용없이 시스템 버스(1001)에 직접 연결되도록 구성될 것이다. 즉, 본 발명에 따른 플래시 메모리(1300)는 어드레스, 제어 신호들, 그리고 데이터를 개별적으로 입력받도록 구성될 것이다. 램(1400)은, 예를 들면, 고속 에스램으로 구성될 것이다. 하지만, 램(1400)이 고속 디램으로 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 램(1400)은 시스템 버스(1001)에 전기적으로 연결되며, 프로세싱 유니트(1100)의 제어에 따라 읽기/쓰기 동작을 수행할 것이다. 램(1400)은 플래시 메모리(1300)로부터 출력되는 데이터를 임시 저장하는 데 그리고 플래시 메모리(1300)에 저장될 데이터를 임시 저장하는 데 사용될 것이다. 램(1400)은 프로세싱 유니트(1100)에 의해서 처리되는 데이터를 임시 저장하는 데 사용될 것이다.
본 발명에 따른 플래시 메모리 시스템(1000)은 플래시 메모리(1300)와 램(1400) 사이에 연결된 데이터 전송 경로(1500)를 더 포함할 것이다. 데이터 전송 경로(1500)는 프로세싱 유니트(1100)의 제어하에 플래시 메모리(1300)에 의해서 읽혀진 데이터를 램(1400)으로 직접 전송하는 데 사용될 것이다. 또한, 데이터 전송 경로(1500)는 프로세싱 유니트(1100)의 제어하에 램(1400)에 저장된 데이터를 플래시 메모리(1300)로 직접 전송하는 데 사용될 것이다. 데이터 전송 경로(1500)는 한 페이지 분량의 데이터를 동시에 전송하기에 충분한 밴드폭(bandwidth)을 갖도록 구성될 것이다. 또는, 데이터 전송 경로(1500)는 128/256/512-비트 데이터를 전송하기에 충분한 밴드폭(bandwidth)을 갖도록 구성될 것이다. 후자의 경우, 데이터 전송 경로(1500)의 밴드폭이 보다 넓게 결정될 수 있음은 자명하다. 시스템 버스(1001) 대신 전용의 데이터 전송 경로(1500)를 통해 대용량 데이터를 플래시 메모리(1300)에서 램(1400)으로 전송함으로써 데이터 덤프 시간을 단축하는 것이 가능하다. 또한, 시스템 버스(1001) 대신에 전용의 데이터 전송 경로(1500)를 통해 데이터를 전송함으로써 시스템 버스(1001)의 사용 효율을 높이는 것이 가능하다. 다시 말해서, 데이터 덤프 동작이 수행되는 동안, 프로세싱 유니트(1100)는 플래시 메모리 시스템(1000) 내에 제공되는 다른 기능 블록들(미도시됨)과 통신하기 위해서 시스템 버스(1001)를 사용할 수 있다.
본 발명에 따른 데이터 전송 경로(1500)는 다양하게 구현될 수 있다. 예를 들면, 플래시 메모리(1300)의 비트 라인들과 램(1400)의 비트 라인들을 선택적으로 연결함으로써 데이터 전송 경로(1500)를 구성하는 것이 가능하다. 또는, 플래시 메모리(1300)와 램(1400) 사이에 연결되는 데이터 버스를 이용하여 데이터 전송 경로(1500)를 구성하는 것이 가능하다. 하지만, 본 발명에 따른 데이터 전송 경로(1500)가 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 4는 본 발명의 예시적인 실시예들에 따른 도 3에 도시된 플래시 메모리, 램, 그리고 데이터 전송 경로를 보여주는 블록도이다.
도 4를 참조하면, 플래시 메모리(1300)는 메모리 셀 어레이(1301), 행 선택 회로(1302), 레지스터(1303), 열 선택 회로(1304), 그리고 입출력 회로(1305)를 포함할 것이다. 메모리 셀 어레이(1301)는 행들(또는 워드 라인들)과 열들(또는 비트 라인들)로 배열된 메모리 셀들(미도시됨)을 포함하며, 메모리 셀들은 스트링 구조를 갖도록 배열될 것이다. 도 4에 도시된 바와 같이, 플래시 메모리(1300)의 비트 라인들(BL_FLASH)은 데이터 전송 경로(1500)를 구성하는 스위치 블록(1501)에 전기적으로 연결되어 있다. 메모리 셀들 각각은 N-비트 데이터(N은 1 또는 그 보다 큰 양의 정수)를 저장할 것이다.
메모리 셀들의 스트링 구조는 U.S. Patent No. 6,671,204에 "Nonvolatile memory device with page buffer having dual registers and methods of using the same"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
행 선택 회로(1302)는 시스템 버스(1001)를 통해 프로세싱 유니트(1100)로부 터 제공되는 어드레스에 응답하여 워드 라인들 중 하나를 선택할 것이다. 선택된 워드 라인은 동작 모드에 따라 필요한 워드 라인 전압으로 구동될 것이다. 워드 라인 전압은, 비록 도시되지 않았지만, 이 분야에 잘 알려진 워드 라인 전압 발생 회로에 의해서 생성될 것이다. 레지스터(1303)는 비트 라인들(BL_FLASH)에 전기적으로 연결되며, 동작 모드에 따라 감지 증폭기로서 그리고 기입 드라이버로서 동작할 것이다. 설명의 편의상, 하나의 열은 하나의 비트 라인으로 구성될 것이다. 레지스터(1303)는 비트 라인들(BL_FLASH)에 각각 연결되는 페이지 버퍼들로 구성될 것이다. 하지만, 하나의 열이 한 쌍의 비트 라인들로 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 이러한 경우, 레지스터(1303)는 비트 라인 쌍들 중 선택된 비트 라인들(예를 들면, 짝수번 비트 라인들 또는 홀수번 비트 라인들)에 각각 연결되는 페이지 버퍼들로 구성될 것이다. 페이지 버퍼들 각각은 대응하는 쌍의 비트 라인들 즉, 홀수번 비트 라인과 짝수번 비트 라인 중 하나를 선택하는 기능을 수행할 것이다. 열 선택 회로(1304)는 시스템 버스(1001)를 통해 전달되는 어드레스(즉, 열 어드레스)에 응답하여 레지스터(1303)의 페이지 버퍼들 또는 열들을 정해진 단위로 선택할 것이다. 선택된 페이지 버퍼들의 데이터 비트들은 입출력 회로(1305)를 통해 시스템 버스(1001)로 출력될 것이다. 비록 도면에는 도시되지 않았지만, 행 선택 회로(1302), 레지스터(1303), 열 선택 회로(1304), 그리고 입출력 회로(1305)를 제어하는 제어 로직이 플래시 메모리(1300)에 더 제공됨은 자명하다.
계속해서 도 4를 참조하면, 램(1400)은 메모리 셀 어레이(1401), 행 선택 회 로(1402), 열 선택 회로(1403), 감지 증폭기 및 기입 드라이버 회로(1404), 그리고 입출력 회로(1405)를 포함할 것이다. 메모리 셀 어레이(1401)는 행들(또는 워드 라인들)과 열들(또는 비트 라인들)로 배열된 메모리 셀들을 포함하며, 예시적인 SRAM 셀 구조가 U.S. Patent No. 5,438,540에 "Semiconductor SRAM memory device"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 행 선택 회로(1402)는 시스템 버스(1001)를 통해 프로세싱 유니트(1100)로부터 제공되는 어드레스(즉, 행 어드레스)에 응답하여 워드 라인들 중 하나를 선택할 것이다. 선택된 워드 라인은 동작 모드에 따라 필요한 워드 라인 전압으로 구동될 것이다. 워드 라인 전압은, 비록 도시되지 않았지만, 워드 라인 전압 발생 회로에 의해서 생성될 것이다. 열 선택 회로(1403)는 시스템 버스(1001)로부터 전송된 어드레스(즉 열 어드레스)에 응답하여 열들을 선택할 것이다. 감지 증폭기 및 기입 드라이버 회로(1404)는 선택된 열들을 통해 메모리 셀 어레이(1401)로부터 데이터를 감지하며, 감지된 데이터를 입출력 회로(1405)를 통해 시스템 버스(1001)로 출력할 것이다. 감지 증폭기 및 기입 드라이버 회로(1404)는 입출력 회로(1405)를 통해 시스템 버스로 전달된 데이터를 입력받고, 선택된 열들을 통해 입력된 데이터를 메모리 셀 어레이(1401)에 기입할 것이다. 비록 도면에는 도시되지 않았지만, 행 선택 회로(1402), 열 선택 회로(1403), 감지 증폭기 및 기입 드라이버 회로(1404), 그리고 입출력 회로(1405)를 제어하는 제어 로직이 램(1400)에 더 제공됨은 자명하다.
본 발명의 예시적인 실시예들에 따른 데이터 전송 경로(1500)는 플래시 메모리(1300)의 비트 라인들(BL_FLASH), 스위치 블록(1501), 그리고 램(1400)의 비트 라인들(BL_SRAM)을 포함할 것이다. 스위치 블록(1501)은 플래시 메모리(1300)의 비트 라인들(BL_FLASH)과 램(1400)의 비트 라인들(BL_SRAM)을 전기적으로 연결하도록 프로세싱 유니트(1001)에 의해서 제어될 것이다. 특히, 스위치 블록(1501)은 선택된 행에 속하는 메모리 셀들의 데이터 상태들에 따라 비트 라인들(BL_FLASH)의 전압들이 변화(develop)된 후 플래시 메모리(1300)의 비트 라인들(BL_FLASH)과 램(1400)의 비트 라인들(BL_SRAM)을 전기적으로 연결할 것이다. 또는, 스위치 블록(1501)은 선택된 행에 속하는 메모리 셀들의 데이터 상태들에 따라 비트 라인들(BL_FLASH)의 전압들이 감지 증폭된 후 플래시 메모리(1300)의 비트 라인들(BL_FLASH)과 램(1400)의 비트 라인들(BL_SRAM)을 전기적으로 연결할 것이다. 이는 이후 상세히 설명될 것이다. 플래시 메모리(1300)의 비트 라인들(BL_FLASH)과 램(1400)의 비트 라인들(BL_SRAM)이 전기적으로 연결될 때, 램(1400)의 선택된 행에 속하는 메모리 셀들은 비트 라인들(BL_SRAM)의 전압들에 따라 데이터 '1' 또는 데이터 '0'를 래치할 것이다. 래치 구조를 갖도록 구성되기 때문에, 램(1400)의 메모리 셀들은 각각은 감지 증폭기로서 동작할 것이다.
이상의 설명으로부터 알 수 있듯이, 데이터 전송 경로(1500)를 통해 플래시 메모리(1300)의 페이지 데이터를 램(1400)으로 동시에 전송함으로써 데이터 덤프 시간을 단축할 수 있다. 이는 플래시 메모리 시스템의 성능이 향상됨을 의미한다.
도 5는 본 발명의 예시적인 실시예들에 따른 도 4에 도시된 플래시 메모리, 램, 그리고 데이터 전송 경로의 일부를 보여주는 블록도이고, 도 6은 도 5에 도시된 스트링을 개략적으로 보여주는 회로도이며, 도 7은 도 5에 도시된 페이지 버퍼 를 개략적으로 보여주는 블록도이다.
도 5를 참조하면, 플래시 메모리(1300)의 비트 라인(BL_FLASH)에는 스트링이 연결되어 있으며, 스트링은, 도 6에 도시된 바와 같이, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 메모리 셀들(M(m-1)∼M0)로 구성될 것이다. 읽기 동작 동안, 페이지 버퍼는 비트 라인(BL_FLASH)을 접지 전압으로 방전시키고, 비트 라인(BL_FLASH)으로 감지 전류를 공급할 것이다. 일정 시간 후에, 페이지 버퍼는 비트 라인(BL_FLASH)의 전압을 데이터로서 래치할 것이다. 페이지 버퍼는 도 7에 도시된 바와 같이 구성될 수 있다. 램(1400)의 비트 라인들(BL_SRAM, BLB_SRAM)에는 메모리 셀 즉 SRAM 셀이 연결되어 있다. 램(1400)의 비트 라인들(BL_SRAM, BLB_SRAM) 중 하나(예를 들면, BL_SRAM)는 스위치(1501a)를 통해 플래시 메모리(1300)의 비트 라인(BL_FLASH)에 전기적으로 연결될 것이다. 비트 라인들(BL_SRAM, BL_FLASH)이 전기적으로 연결되는 동안, 나머지 비트 라인(BLB_SRAM)은 플로팅 상태로 유지될 것이다.
플래시 메모리(1300)의 비트 라인(BL_FLASH)의 전압이 선택된 메모리 셀의 상태(프로그램 또는 소거 상태)에 따라 변화된 후(또는, 변화되기 이전에), 비트 라인들(BL_FLASH, BL_SRAM)은 스위치(1501)를 통해 전기적으로 연결될 것이다. 이때, 램(1400)의 메모리 셀은 비트 라인(BL_SRAM)의 전압을 데이터로서 래치할 것이다. 다시 말해서, 램(1400)의 메모리 셀은 비트 라인(BL_SRAM)의 전압을 감지하고, 감지된 결과를 데이터로서 래치할 것이다. 이는 램(1400)의 메모리 셀이 감지 증폭 기로서 동작함을 의미한다. 이때, 비트 라인(BLB_SRAM)은 플로팅 상태로 유지될 것이다.
이에 반해서, 비트 라인(BL_FLASH)의 전압 변화를 래치한 값이 스위치(1501a)를 통해 램(1400)의 비트 라인(BL_SRAM)으로 전달될 수도 있다. 예를 들면, 비트 라인(BL_FLASH)을 접지 전압으로 방전시킨 후, 페이지 버퍼의 트랜지스터(1303a)를 통해 비트 라인(BL_FLASH)으로 감지 전류가 공급될 것이다. 소정 시간 후에, 비트 라인(BL_FLASH)의 전압은 선택된 메모리 셀의 상태에 따라 전원 전압으로 또는 접지 전압으로 변화될 것이다. 예를 들면, 선택된 메모리 셀의 상태가 프로그램 상태인 경우, 비트 라인(BL_FLASH)의 전압은 전원 전압을 향해 변화될 것이다. 선택된 메모리 셀의 상태가 소거 상태인 경우, 비트 라인(BL_FLASH)의 전압은 접지 전압을 향해 변화될 것이다. 전자의 경우, 트랜지스터(1303b)는 비트 라인(BL_FLASH)의 전압에 의해서 턴 온될 것이다. 이때, 트랜지스터(1303c)를 턴 온시킴으로써 비트 라인(BL_FLASH)의 전압이 래치(1303d)에 반영될 것이다. 즉, 비트 라인(BL_FLASH)의 전압은 셀 데이터로서 래치(1303d)에 의해서 래치될 것이다. 그렇게 래치된 데이터는 트랜지스터(1303e)를 통해 비트 라인(BL_FLASH) 즉, 램(1400)의 비트 라인(BL_SRAM)으로 전송될 것이다.
도 8은 본 발명의 다른 예시적인 실시예들에 따른 도 3에 도시된 플래시 메모리, 램, 그리고 데이터 전송 경로의 일부를 보여주는 블록도이고, 도 9는 본 발명의 다른 예시적인 실시예들에 따른 도 8에 도시된 플래시 메모리, 램, 그리고 데이터 전송 경로의 일부를 보여주는 블록도이다.
도 8에 도시된 램(1400)은 구동 블록(1406)이 추가되었다는 점을 제외하면 도 4에 도시된 것과 동일할 것이다. 도 8에 있어서, 도 4에 도시된 구성 요소들과 동일한 기능을 수행하는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략될 것이다. 램(1400)의 비트 라인들(BL_SRAM)이 스위치 블록(1501)을 통해 플래시 메모리(1300)의 비트 라인들(BL_FLASH)에 연결된 후, 구동 블록(1406)은 램의 비트 라인들(BL_SRAM)의 전압들을 반전 증폭하고, 반전 증폭된 전압들을 대응하는 상보 비트 라인들(BLB_SRAM)으로 전달할 것이다. 예를 들면, 구동 블록(1501)은, 도 9에 도시된 바와 같이, 각 열에 속하는 한쌍의 비트 라인들(BL_SRAM, BLB_SRAM) 사이에 연결되며 구동기로서 동작하는 하나의 삼상 인버터(1601)로 구성될 것이다. 제어 신호(DATA_DUMP)가 활성화될 때, 비트 라인(BL_SRAM)의 전압(예를 들면, 하이-레벨 전압)은 구동기(1601)를 통해 반전 증폭되고, 반전 증폭된 전압(예를 들면, 로우-레벨 전압)은 상보 비트 라인(BLB_SRAM)으로 전달될 것이다. 이후, 비트 라인들의 전압들에 따라 에스램 셀에 데이터가 저장될 것이다.
도 10은 도 8에 도시된 플래시 메모리와 램 사이의 데이터 전송 동작을 설명하기 위한 타이밍도이다. 이하, 도 8에 도시된 플래시 메모리와 램 사이의 데이터 전송 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
읽기 동작이 개시되면, 비트 라인(BL_FLASH)을 접지 전압으로 방전시킨 후, 페이지 버퍼는 워드 라인(WL)이 활성화된 상태에서 비트 라인(BL_FLASH)으로 감지 전류를 공급할 것이다. 이후, 페이지 버퍼의 제어 신호(CTRL2)가 펄스로서 활성화 될 것이다. 제어 신호(CTRL2)가 활성화됨에 따라, 페이지 버퍼의 트랜지스터(1303b)는 비트 라인(BL_FLASH)의 전압에 의해서 선택적으로 턴 온/오프될 것이다. 페이지 버퍼의 트랜지스터(1303b)가 턴 오프되는 경우, 래치(1303d)의 초기값은 제어 신호(CTRL2)가 활성화되더라도 그대로 유지될 것이다. 이에 반해서, 페이지 버퍼의 트랜지스터(1303b)가 턴 온되는 경우, 래치(1303d)의 초기값은 제어 신호(CTRL2)가 활성화되더라도 반전될 것이다. 즉, 페이지 버퍼는 비트 라인(BL_FLASH)의 전압을 데이터로서 래치할 것이다.
그 다음에, 제어 신호(CTRL3)가 활성화될 때, 비트 라인(BL_FLASH)은 래치된 데이터에 따라 하이-레벨 전압 또는 로우-레벨 전압으로 구동될 것이다. 제어 신호(DATA_DUMP)가 활성화됨에 따라, 플래시 메모리(1300)의 비트 라인(BL_FLASH)은 스위치(1501)를 통해 램(1400)의 비트 라인(BL_SRAM)에 전기적으로 연결될 것이다. 이와 동시에, 구동기(1601)는 제어 신호(DATA_DUMP)의 활성화에 응답하여 상보 비트 라인(BLB_SRAM)을 구동할 것이다. 이후, 에스램 셀에 연결된 워드 라인(SWL)이 활성화되며, 그 결과 비트 라인들(BL_SRAM, BLB_SRAM)의 전압들에 따라 에스램에 데이터가 저장될 것이다.
도 11은 본 발명의 다른 예시적인 실시예들에 따른 도 8에 도시된 플래시 메모리, 램, 그리고 데이터 전송 경로의 일부를 보여주는 블록도이다.
구동 블록(1406) 즉, 구동기는 NMOS 트랜지스터들(1406a, 1406b, 1406e, 1406f, 1406g)과 인버터들(1406c, 1406d)로 구성되며, 도 11에 도시된 바와 같이 연결되어 있다. 도 11에 도시된 구동기는 비트 라인(BL_SRAM)의 전압을 감지하고 감지된 결과에 따라 비트 라인들(BL_SRAM, BLB_SRAM)의 전압들을 증폭할 것이다. 이러한 경우, 페이지 버퍼는 동작하지 않을 것이다. 다시 말해서, 도 11에 도시된 구동기는 감지 증폭기로서 동작할 것이다.
도 12는 도 11에 도시된 플래시 메모리와 램 사이의 데이터 전송 동작을 설명하기 위한 타이밍도이다. 이하, 도 11에 도시된 플래시 메모리와 램 사이의 데이터 전송 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
읽기 동작이 개시되면, 비트 라인(BL_FLASH)을 접지 전압으로 방전시킨 후, 페이지 버퍼는 워드 라인(WL)이 활성화된 상태에서 비트 라인(BL_FLASH)으로 감지 전류를 공급할 것이다. 메모리 셀의 상태에 따라 비트 라인의 전압은 접지 전압을 향해 또는 전원 전압을 향해 변화될 것이다. 그 다음에, 제어 신호(DATA_DUMP)가 활성화됨에 따라, 플래시 메모리(1300)의 비트 라인(BL_FLASH)은 스위치(1501)를 통해 램(1400)의 비트 라인(BL_SRAM)에 전기적으로 연결될 것이다. 구동기(1406)의 트랜지스터(1406e)는 비트 라인(BL_SRAM)의 전압에 의해서 선택적으로 턴 온/오프될 것이다.
그 다음에, 구동기(1406)의 제어 신호(SRD)가 펄스로서 활성화될 것이다. 구동기(1406)의 트랜지스터(1406e)가 턴 오프되는 경우, 래치(1406c, 1406d)의 값은 제어 신호(SRD)가 활성화될 때 그대로 유지될 것이다. 이에 반해서, 구동기(1406)의 트랜지스터(1406e)가 턴 온되는 경우, 래치(1406c, 1406d)의 값은 제어 신호(SRD)가 활성화될 때 반전될 것이다. 즉, 구동기(1406)는 비트 라인(BL_SRAM)의 전압을 데이터로서 래치할 것이다. 제어 신호(SDRV)가 활성화될 때, 래 치(1406c, 1406d)에 저장된 값에 따라 비트 라인들(BL_SRAM, BLB_SRAM)의 전압이 상보적으로 증폭될 것이다. 이후, 에스램 셀에 연결된 워드 라인(SWL)이 활성화되며, 그 결과 비트 라인들(BL_SRAM, BLB_SRAM)의 전압들에 따라 에스램에 데이터가 저장될 것이다.
도 13은 본 발명의 다른 예시적인 실시예들에 따른 도 4에 도시된 플래시 메모리, 램, 그리고 데이터 전송 경로의 일부를 보여주는 블록도이다.
도 13에 있어서, 도 4에 도시된 구성 요소들과 동일한 기능을 수행하는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략될 것이다. 도 13에 도시된 바와 같이, 플래시 메모리(1300)의 입출력 회로(1305)와 램(1400)의 입출력 회로(1405) 사이에는 시스템 버스(1001)와 다른 데이터 전송 경로(1500)가 연결되어 있다. 시스템 버스(1001)와 달리, 데이터 전송 경로(1500)의 밴드폭은 대용량의 데이터(예를 들면, 128-비트 데이터, 256-비트 데이터, 512-비트 데이터 등)를 전송하기에 충분하게 결정될 것이다. 비록 도 4에 도시된 것과 비교하여 데이터 덤프 시간이 길지만, 도 13에 도시된 플래시 메모리 시스템은 일반적인 플래시 메모리 시스템과 비교하여 볼 때 보다 짧은 시간 내에 플래시 메모리(1300)에서 램(1400)으로 데이터를 덤프할 것이다. 데이터 덤프 시간 동안, 시스템 버스(1001)는 프로세싱 유니트(1100)에 의해서 점유될 수 있다.
도 14는 본 발명의 다른 예시적인 실시예들에 따른 플래시 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 14를 참조하면, 플래시 메모리 시스템(2000)은 시스템 버스(2001)에 전기 적으로 연결된 프로세싱 유니트(2100), 롬(2200), 플래시 메모리(2300), 램(2400), 그리고 호스트 인터페이스(2500)를 포함할 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 플래시 메모리 시스템(2000)에는 응용처에 따라 다른 기능 블록들(외부 인터페이스 블록, 암호화/복호화 블록, 등)이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
프로세싱 유니트(2100)는 시스템 버스(2001)에 전기적으로 연결되며, 플래시 메모리 시스템(2000)의 전반적인 동작을 제어하도록 구성될 것이다. 롬(2200)은, 예를 들면, 노어 플래시 메모리로 구성될 것이다. 롬(2200)은 시스템 버스(2001)에 전기적으로 연결되며, 프로세싱 유니트(2100)에 의해서 실행될 프로그램을 저장하는 데 사용될 것이다. 플래시 메모리(2300)는, 예를 들면, 낸드 플래시 메모리로 구성될 것이다. 플래시 메모리(2300)는 시스템 버스(2001)에 전기적으로 연결되며, 프로세싱 유니트(2100)의 제어 하에 읽기/쓰기 동작들을 수행하도록 구성될 것이다. 플래시 메모리(2300)는 특정 파라미터 데이터, 소프트웨어 코드 데이터, 사용자 데이터, 등을 저장하는 데 사용될 것이다. 본 발명에 따른 플래시 메모리(2300)는 플래시 인터페이스와 같은 인터페이스의 사용없이 시스템 버스(2001)에 직접 연결되도록 구성될 것이다. 즉, 본 발명에 따른 플래시 메모리(2300)는 어드레스, 제어 신호들, 그리고 데이터를 개별적으로 입력받도록 구성될 것이다. 램(2400)은, 예를 들면, 고속 에스램으로 구성될 것이다. 하지만, 램(2400)이 고속 디램으로 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 램(2400)은 시스템 버스(2001)에 전기적으로 연결되며, 프로세싱 유니트(2100)의 제어에 따라 읽기/쓰기 동작을 수행할 것이다. 램(2400)은 플래시 메모리(2300)로부터 출력되는 데이터를 임시 저장하는 데 그리고 플래시 메모리(2300)에 저장될 데이터를 임시 저장하는 데 사용될 것이다. 램(2400)은 프로세싱 유니트(2100)에 의해서 처리되는 데이터를 임시 저장하는 데 사용될 것이다. 호스트 인터페이스(2500)는 시스템 버스(2001)에 전기적으로 연결되며, 프로세싱 유니트(2100)의 제어 하에 외부 호스트와 인터페이스하도록 구성될 것이다.
본 발명에 따른 플래시 메모리 시스템(2000)은 플래시 메모리(2300)와 램(2400) 사이에 연결된 제 1 데이터 전송 경로(2600) 및 램(2400)과 호스트 인터페이스(2500) 사이에 연결된 제 2 데이터 전송 경로(2700)를 더 포함할 것이다. 제 1 데이터 전송 경로(2600)는 도 4에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 제 2 데이터 전송 경로(2700)는 시스템 버스(2001) 대신에 램(2400)에서 호스트 인터페이스(2500)로 또는 호스트 인터페이스(2500)에서 램(2400)으로 데이터를 직접 전송하는 데 사용될 것이다. 제 2 데이터 전송 경로(2700)는, 예를 들면, 호스트 인터페이스(2500)와 호스트 사이에 제공되는 데이터 버스와 동일한 폭을 갖는 데이터 버스를 포함할 것이다. 또한, 제 2 데이터 전송 경로(2700)는 호스트 인터페이스(2500)의 제어 정보를 램(2400)으로 전송하는 데 사용될 것이다. 호스트 인터페이스(2500)는 램(2400)의 읽기/쓰기 동작들을 제어하도록 구성될 것이다.
본 발명의 플래시 메모리 시스템에 따르면, 시스템 버스(2001) 대신 전용의 제 1 데이터 전송 경로(2500)를 통해 대용량 데이터를 플래시 메모리(2300)에서 램(2400)으로 전송함으로써 데이터 덤프 시간을 단축하는 것이 가능하다. 또한, 시스템 버스(2001) 대신에 전용의 데이터 전송 경로들(2600, 2700)를 통해 데이터를 전송함으로써 시스템 버스(2001)의 사용 효율을 높이는 것이 가능하다. 다시 말해서, 플래시 메모리(2300)에서 램(2400)으로 그리고 램(2400)에서 호스트로 데이터를 전송하는 동안, 프로세싱 유니트(2100)는 플래시 메모리 시스템(2000) 내에 제공되는 다른 기능 블록들(미도시됨)과 통신하기 위해서 그리고 다른 기능들(예를 들면, 에러 검출 및 정정 기능들)을 수행하기 위해서 시스템 버스(2001)를 사용할 수 있다.
도 15는 도 14에 도시된 플래시 메모리 시스템의 동작을 설명하기 위한 도면이다. 이하, 본 발명에 다른 플래시 메모리 시스템의 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
호스트가 플래시 메모리(2300)에 저장된 데이터를 요청한다고 가정하자. 데이터 읽기 동작이 요청되면, 프로세싱 유니트(2100)는 요청된 데이터에 대한 읽기 동작을 수행하도록 플래시 메모리(2300)를 제어할 것이다. 예를 들면, 프로세싱 유니트(2100)는 시스템 버스(2001)를 통해 어드레스 및 명령을 플래시 메모리(2300)로 전송할 것이다. 그 다음에, 읽혀진 데이터는 제 1 데이터 전송 경로(2600)를 통해 램(2400)으로 전송될 것이다. 데이터 덤프 동작은 도 4에서 설명된 방식 또는 도 8에서 설명된 방식 중 어느 하나를 통해 수행될 것이다. 일단 데이터 덤프 동작이 완료되면, 프로세싱 유니트(2100)는 시스템 버스(2001)를 통해 읽기 정보(예를 들면, 어드레스 및 명령)을 호스트 인터페이스(2500)에 전송할 것이다. 호스트 인 터페이스(2500)는 제 2 데이터 전송 경로(2700)를 통해 입력된 어드레스 및 명령을 램(2400)으로 전송하며, 그 결과 램(2400)은 일정 단위로 데이터를 호스트 인터페이스(2500)으로 전송할 것이다. 호스트 인터페이스(2500)는 입력된 데이터를 호스트로 전송할 것이다.
제 2 데이터 전송 경로(2700)와 호스트 인터페이스(2500)를 통해 램(2400)에서 호스트로 데이터가 전송되는 동안, 프로세싱 유니트(2100)는 롬(2200)에 저장된 ECC 알고리즘을 이용하여 램(2400)에 저장된 데이터(즉, 호스트에 의해서 요청된 데이터)에 대한 에러 검출 및 정정 동작들을 수행할 것이다. 다시 말해서, 프로세싱 유니트(2100)는 시스템 버스(2001)를 통해 램(2400)에 저장된 데이터를 읽고 읽혀진 데이터에 대한 에러를 검출할 것이다. 이는 제 2 데이터 전송 경로(2700)를 통해 호스트로 데이터가 전송되는 동안 시스템 버스(2001)를 통해 램(2400)에 저장된 데이터에 대한 에러 검출 및 정정 동작이 프로세싱 유니트(2100)에 의해서 수행됨을 의미한다. 이후, 프로세싱 유니트(2100)는 호스트 인터페이스(2500)를 통해 호스트로 확인 정보를 제공할 것이다. 확인 정보는 에러 검출 및 정정 동작의 결과로서 에러가 검출되었는 지의 여부를 나타낼 것이다. 에러가 검출되지 않은 경우, 호스트는 확인 정보에 응답하여 전송된 데이터를 유효 데이터로서 사용할 것이다. 에러가 검출된 경우, 램(2400)에 저장된 에러-정정된 데이터는 호스트 인터페이스(2500)를 통해 호스트로 재전송될 것이다.
본 발명의 예시적인 실시예들에 있어서, 에러 검출 동작은 플래시 메모리(2300)에 의해서 읽혀진 데이터 즉, 레지스터 내에 임시 저장된 데이터를 이용하 여 수행될 수 있다. 즉, 프로세싱 유니트(2100)는 시스템 버스(2001)를 통해 플래시 메모리(2300)의 레지스터 내에 저장된 데이터를 읽고 읽혀진 데이터에 대한 에러를 검출할 것이다.
본 발명에 따른 프로세싱 유니트는 중앙처리장치(CPU)로 구성될 수 있다. 또는, 도 16에 도시된 바와 같이, 본 발명에 따른 프로세싱 유니트는 중앙처리장치(CPU)(1110)와 제어 블록(1120)으로 구성될 수 있다. 중앙처리장치(1110)는 플래시 메모리 시스템(1000)의 전반적인 동작을 제어하도록 구성되며, 제어 블록(1120)은 데이터 전송 경로(1500)를 제어하도록 그리고 중앙처리장치(1110)에 의해서 요청되는 데이터가 램(1400)에 저장되었는 지의 여부를 판별하도록 구성될 것이다. 예를 들면, 제어 블록(1120)은, 도 4에서 설명된 바와 같이, 플래시 메모리(1300)의 비트 라인들(BL_FLASH)과 램(1400)의 비트 라인들(BL_SRAM)을 전기적으로 연결하도록 데이터 전송 경로(1500)의 스위치 블록(1501)을 제어할 것이다. 중앙처리장치(1110)가 램(1400)에 저장된 데이터를 요청할 때, 제어 블록(1120)은 시스템 버스(1001)을 통해 전송되는 어드레스(예를 들면, 코드 데이터에 대응하는 어드레스)에 대응하는 데이터가 램(1400)에 저장되어 있는 지의 여부를 검출할 것이다. 이러한 검출 동작은 제어 블록(1120)에 저장된 어드레스들과의 비교를 통해 수행될 것이다. 시스템 버스(1001)를 통해 전송되는 어드레스가 저장된 어드레스들 중 하나와 일치하지 않으면, 제어 블록(1120)은 중앙처리장치(1110)를 대기시킬 것이다. 이후, 제어 블록(1120)은 앞서 설명된 것과 동일한 방식으로 플래시 메모리(1300)에서 램(1400)으로 요구되는 데이터(예를 들면, 코드 데이터)가 덤프되도록 플래시 메모리(1300) 및 램(1400)을 제어할 것이다. 데이터가 플래시 메모리(1300)에서 램(1400)로 덤프되면, 중앙처리장치(1110)는 제어 블록(1120)으로부터의 인터럽트 정보에 응답하여 램(1400)으로부터 데이터를 가져갈 것이다.
본 발명의 예시적인 실시예들에 있어서, 데이터 전송 경로(들)을 통해 데이터가 전송되는 예가 설명되었다. 하지만, 프로세싱 유니트가 플래시 메모리 및 램에 저장된 데이터를 시스템 버스를 통해 읽을 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 플래시 메모리에 저장될 데이터는 호스트 인터페이스 및 시스템 버스를 통해 램에 저장될 수도 있다. 램에 저장된 데이터는 시스템 버스를 통해 플래시 메모리에 저장되거나 데이터 전송 경로를 통해 플래시 메모리에 저장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 시스템 버스 대신 전용의 데이터 전송 경로를 통해 대용량 데이터를 플래시 메모리에서 램으로 전송함으로써 데이터 덤프 시간을 단축하는 것이 가능하다. 또한, 시스템 버스 대신에 전용의 데이터 전송 경로들을 통해 데이터를 전송함으로써 시스템 버스의 사용 효율을 높이는 것이 가능하다.

Claims (30)

  1. 시스템 버스에 연결된 프로세싱 유니트와;
    상기 시스템 버스에 연결되며, 제 1 비트 라인들을 갖는 플래시 메모리와;
    상기 시스템 버스에 연결되며, 제 2 비트 라인들을 갖는 램과; 그리고
    상기 제 1 비트 라인들과 상기 제 2 비트 라인들에 전기적으로 연결되며, 상기 프로세싱 유니트의 제어에 응답하여 상기 플래시 메모리에서 상기 램으로 데이터를 직접 전송하도록 그리고 상기 램에서 상기 플래시 메모리로 데이터를 직접 전송하도록 구성된 데이터 전송 경로를 포함하는 플래시 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 데이터 전송 경로는 상기 제 1 비트 라인들, 상기 제 2 비트 라인들, 그리고 상기 제 1 및 제 2 비트 라인들을 각각 전기적으로 연결하도록 구성된 스위치 블록을 포함하는 플래시 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 스위치 블록은 상기 플래시 메모리의 선택된 메모리 셀들에 따라 상기 제 1 비트 라인들의 전압들이 변화된 후 상기 제 1 비트 라인들과 상기 제 2 비트 라인들이 전기적으로 연결되도록 상기 프로세싱 유니트에 의해서 제어되는 플래시 메모리 시스템.
  4. 제 2 항에 있어서,
    상기 스위치 블록은 상기 플래시 메모리의 선택된 메모리 셀들의 데이터가 래치되고 상기 래치된 데이터가 상기 제 1 비트 라인들을 통해 상기 제 2 비트 라인들로 전송되도록 상기 프로세싱 유니트에 의해서 제어되는 플래시 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 데이터 전송 경로는 상기 시스템 버스보다 넓은 폭을 갖는 데이터 버스로 구성되는 플래시 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 플래시 메모리는 낸드 플래시 메모리로 구성되고, 상기 램은 에스램과 디램 중 어느 하나로 구성되는 플래시 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 플래시 메모리는 상기 시스템 버스에 직접 연결되도록 구성되는 플래시 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 플래시 메모리는
    워드 라인들과 제 1 비트 라인들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와;
    상기 시스템 버스를 통해 직접 제공되는 행 어드레스에 응답하여 상기 워드 라인들 중 하나를 선택하도록 구성된 행 선택 회로와;
    상기 비트 라인들을 통해 상기 선택된 워드 라인에 속하는 메모리 셀들로부터 데이터 비트들을 각각 감지하는 페이지 버퍼들을 포함하는 레지스터와; 그리고
    상기 시스템 버스를 통해 직접 제공되는 열 어드레스에 응답하여 상기 레지스터에 의해서 감지된 데이터를 입출력 회로를 통해 상기 시스템 버스로 출력하도록 구성된 열 선택 회로를 포함하는 플래시 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 플래시 메모리의 제 1 비트 라인들은 상기 데이터 전송 경로를 통해 상기 램의 제 2 비트 라인들에 전기적으로 연결되는 플래시 메모리 시스템.
  10. 제 8 항에 있어서,
    상기 램은
    워드 라인들, 제 2 비트 라인들, 그리고 상기 제 2 비트 라인들의 상보 비트 라인들로 배열된 에스램 셀들을 포함하는 메모리 셀 어레이와;
    상기 워드 라인들 중 하나를 선택하도록 구성된 행 선택 회로와; 그리고
    상기 제 2 비트 라인들과 상기 상보 비트 라인들 사이에 각각 연결된 구동기들을 포함하며,
    상기 램의 제 2 비트 라인들은 상기 데이터 전송 경로를 통해 상기 플래시 메모리의 제 1 비트 라인들에 전기적으로 연결되는 플래시 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 램의 제 1 비트 라인들이 상기 데이터 전송 경로를 통해 상기 플래시 메모리의 비트 라인들에 전기적으로 연결될 때, 상기 각 구동기는 대응하는 제 1 비트 라인의 전압에 따라 대응하는 제 2 비트 라인을 구동하는 플래시 메모리 시스템.
  12. 제 10 항에 있어서,
    상기 램의 제 2 비트 라인들이 상기 데이터 전송 경로를 통해 상기 플래시 메모리의 제 1 비트 라인들에 전기적으로 연결된 후, 상기 각 구동기는 대응하는 제 2 비트 라인의 전압을 감지하고 감지된 결과에 따라 대응하는 제 2 및 상보 비트 라인들을 구동하는 플래시 메모리 시스템.
  13. 시스템 버스에 연결된 프로세싱 유니트와;
    상기 시스템 버스에 연결된 램과;
    상기 시스템 버스에 연결된 플래시 메모리와;
    상기 시스템 버스에 연결된 호스트 인터페이스와;
    상기 플래시 메모리에서 상기 램으로 그리고 상기 램에서 상기 플래시 메모리로 데이터를 직접 전송하도록 구성된 제 1 데이터 전송 경로와; 그리고
    상기 램에서 상기 호스트 인터페이스로 그리고 상기 호스트 인터페이스에서 상기 램으로 데이터를 직접 전송하도록 구성된 제 2 데이터 전송 회로를 포함하는 플래시 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 제 1 데이터 전송 경로는
    상기 플래시 메모리의 제 1 비트 라인들과;
    상기 램의 제 2 비트 라인들과; 그리고
    상기 제 1 비트 라인들과 상기 제 2 비트 라인들을 각각 전기적으로 연결하도록 구성된 스위치 블록을 포함하는 플래시 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 스위치 블록은 상기 플래시 메모리의 선택된 메모리 셀들에 따라 상기 제 1 비트 라인들의 전압들이 변화된 후 상기 제 1 비트 라인들과 상기 제 2 비트 라인들이 전기적으로 연결되도록 상기 프로세싱 유니트에 의해서 제어되는 플래시 메모리 시스템.
  16. 제 14 항에 있어서,
    상기 스위치 블록은 상기 플래시 메모리의 선택된 메모리 셀들의 데이터가 래치되고 상기 래치된 데이터가 상기 제 1 비트 라인들을 통해 상기 제 2 비트 라인들로 전송되도록 상기 프로세싱 유니트에 의해서 제어되는 플래시 메모리 시스템.
  17. 제 13 항에 있어서,
    상기 제 1 데이터 전송 경로는 상기 시스템 버스보다 넓은 폭을 갖는 데이터 버스로 구성되는 플래시 메모리 시스템.
  18. 제 13 항에 있어서,
    상기 플래시 메모리는 낸드 플래시 메모리로 구성되고, 상기 램은 에스램과 디램 중 어느 하나로 구성되는 플래시 메모리 시스템.
  19. 제 13 항에 있어서,
    상기 플래시 메모리는 상기 시스템 버스에 직접 연결되도록 구성되는 플래시 메모리 시스템.
  20. 제 19 항에 있어서,
    상기 플래시 메모리는
    워드 라인들과 비트 라인들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와;
    상기 시스템 버스를 통해 직접 제공되는 행 어드레스에 응답하여 상기 워드 라인들 중 하나를 선택하도록 구성된 행 선택 회로와;
    상기 비트 라인들을 통해 상기 선택된 워드 라인에 속하는 메모리 셀들로부터 데이터 비트들을 각각 감지하는 페이지 버퍼들을 포함하는 레지스터와; 그리고
    상기 시스템 버스를 통해 직접 제공되는 열 어드레스에 응답하여 상기 레지스터에 의해서 감지된 데이터를 입출력 회로를 통해 상기 시스템 버스로 출력하도록 구성된 열 선택 회로를 포함하는 플래시 메모리 시스템.
  21. 제 20 항에 있어서,
    상기 플래시 메모리의 비트 라인들은 상기 제 1 데이터 전송 경로를 통해 상기 램의 비트 라인들에 전기적으로 연결되는 플래시 메모리 시스템.
  22. 제 20 항에 있어서,
    상기 램은
    워드 라인들과 비트 라인 쌍들로 배열된 에스램 셀들을 포함하는 메모리 셀 어레이와;
    상기 워드 라인들 중 하나를 선택하도록 구성된 행 선택 회로와; 그리고
    상기 각 쌍의 비트 라인들 사이에 연결된 구동기들을 포함하며,
    상기 램의 비트 라인 쌍들 중 제 1 비트 라인들은 상기 제 1 데이터 전송 경로를 통해 상기 플래시 메모리의 비트 라인들에 전기적으로 연결되는 플래시 메모리 시스템.
  23. 제 13 항에 있어서,
    상기 제 2 데이터 전송 경로는 데이터를 전송하는 데이터 버스, 어드레스를 전송하는 어드레스 버스, 그리고 제어 신호들을 전송하는 제어 버스로 구성되는 플래시 메모리 시스템.
  24. 제 23 항에 있어서,
    상기 제 2 데이터 전송 경로의 데이터 버스는 호스트와 상기 호스트 인터페이스 사이의 데이터 버스의 폭과 동일한 플래시 메모리 시스템.
  25. 제 23 항에 있어서,
    상기 호스트 인터페이스는 상기 제 2 데이터 전송 경로를 통해 상기 램의 읽기/쓰기 동작을 제어하도록 구성되는 플래시 메모리 시스템.
  26. 제 13 항에 있어서,
    상기 램에 저장된 데이터가 상기 제 2 데이터 전송 경로 및 상기 호스트 인터페이스를 통해 호스트로 전송되는 동안, 상기 프로세싱 유니트는 상기 시스템 버 스를 사용하여 상기 램에 저장된 데이터에 대한 에러 검출 및 정정 동작을 수행하는 플래시 메모리 시스템.
  27. 제 13 항에 있어서,
    상기 램에 저장된 데이터가 상기 제 2 데이터 전송 경로 및 상기 호스트 인터페이스를 통해 호스트로 전송되는 동안, 상기 프로세싱 유니트는 상기 시스템 버스를 사용하여 상기 플래시 메모리의 읽혀진 데이터에 대한 에러 검출 및 정정 동작을 수행하는 플래시 메모리 시스템.
  28. 제 13 항에 있어서,
    상기 플래시 메모리 시스템은 플래시 메모리 카드 및 스마트 카드 중 어느 하나를 구성하는 플래시 메모리 시스템.
  29. 제 20 항에 있어서,
    상기 램의 제 1 비트 라인들이 상기 제 1 데이터 전송 경로를 통해 상기 플래시 메모리의 비트 라인들에 전기적으로 연결될 때, 상기 각 구동기는 대응하는 제 1 비트 라인의 전압에 따라 대응하는 제 2 비트 라인을 구동하는 플래시 메모리 시스템.
  30. 제 20 항에 있어서,
    상기 램의 제 1 비트 라인들이 상기 제 1 데이터 전송 경로를 통해 상기 플래시 메모리의 비트 라인들에 전기적으로 연결된 후, 상기 각 구동기는 대응하는 제 1 비트 라인의 전압을 감지하고 감지된 결과에 따라 대응하는 쌍의 제 1 및 제 2 비트 라인들을 구동하는 플래시 메모리 시스템.
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