JP2008198343A

JP2008198343A - 高速の不揮発性メモリデータ伝送能力を有する集積回路装置及び集積回路

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Publication number: JP2008198343A
Application number: JP2008029033A
Authority: JP
Inventors: Seung-Won Lee; 承源李; Byeong-Hoon Lee; 炳勳李; Ki-Hong Kim; 起弘金; Sun-Kwon Kim; 善券金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2007-02-08
Filing date: 2008-02-08
Publication date: 2008-08-28
Also published as: KR100875293B1; CN101256828A; DE102008008067A1; US7499322B2; KR20080074364A; US20080192560A1

Abstract

【課題】ランダムアクセスメモリ装置と不揮発性メモリ装置との間のデータの伝送速度を向上させる集積回路装置を提供する。
【解決手段】本発明による集積回路装置は、ＲＡＭセルの複数の列及び前記ＲＡＭセルの複数の列に電気的に接続された複数の第１ビットラインを含むＲＡＭアレイと、不揮発性メモリセルの複数の列及び前記不揮発性メモリセルの複数の列に電気的に接続された複数の第２ビットラインを含む不揮発性メモリアレイと、前記複数の第１及び第２ビットラインに電気的に接続されたデータ伝送回路とを備え、前記複数の第２ビットラインから前記複数の第１ビットラインに不揮発性メモリデータを伝送するとともに、前記複数の第１ビットラインから前記複数の第２ビットラインにＲＡＭデータを伝送する場合、前記データ伝送回路は、前記複数の第１ビットラインと前記複数の第２ビットラインとの間に両方向性の直接データ伝送能力を備える。
【選択図】図２Ａ

Description

本発明は集積回路装置に係わり、さらに詳しくは集積回路メモリ装置とシステム及びそれの動作方法に関する。

不揮発性メモリ装置及びランダムアクセスメモリ（以下、ＲＡＭと称する）を利用する集積回路メモリシステムは、メモリシステムのインタフェースに受信された読み出し信号に応じて行われるデータダンプの動作を支援する。従来のデータダンプの動作に於いて、不揮発性メモリ装置に格納されたページデータは、バスを介してＲＡＭに伝送された後、ＲＡＭからメモリシステムのインタフェース（例えば、ホストインタフェース）に伝送される。データダンプの動作は、共通の半導体基板に集積された不揮発性メモリ装置とＲＡＭとの間のデータ伝送を行うと共に、その動作を完了するために多くのクロックサイクルが要求される。

図１は、互いに繋がれた複数のメモリ装置を含む従来のメモリシステム１００を示すブロック図である。図１を参照すると、メモリシステム１００は、ホストインタフェース１４１と、ＲＯＭ１４４と、ＲＡＭ１４５と、不揮発性メモリ装置１２０とを備える。不揮発性メモリ装置１２０、例えばフラッシュメモリ装置は、インタフェースユニットＦ１によってシステムバス１４６と連結される。プロセスユニット（プロセッサ）１４３は、メモリシステム１００の構成要素の動作を制御する。プロセスユニット１４３は、システムバス１４６によってメモリシステム１００の他の構成要素と連結される。

図１の点線（１）及び（２）のように、ホストプロセッサ（図示せず）によって発生された不揮発性メモリの要求がホストインタフェース１４１に受信されると、不揮発性メモリデータ（例えば、ページデータ）を不揮発性メモリ装置１２０からシステムバス１４６を介してＲＡＭ１４５に伝送する第１データの伝送動作が行われる。この後に、データをホストインタフェース１４１に伝送するために、プロセスユニット１４３の制御に応じて第２データの伝送動作が行われる。又は点線（３）のように、プロセスユニット１４３によって不揮発性メモリデータの要求が発生された場合、第２データの伝送動作はデータをＲＡＭ１４５からプロセスユニット１４３に伝送する動作を含む。

前記説明から分かるように、図１に図示されたデータ伝送経路即ち、（１）及び（２）、又は（１）及び（３）に関連されたタイミングの遅延は、不揮発性メモリ装置１２０のページの容量が大きくなるほど増加する。タイミングの遅延の増加は、読み出し信号がホストインタフェース１４１に受信された時間とシステムバス１４６が読み出されたデータをホストインタフェース１４１に伝送するために使用可能な時間との間に極めて長いレイテンシを起こす恐れがある。

本発明の目的は、ランダムアクセスメモリ装置と不揮発性メモリ装置との間のデータの伝送速度を向上させる集積回路装置を提供することである。

本発明による集積回路装置は、ＲＡＭセルの複数の列及び前記ＲＡＭセルの複数の列に電気的に接続された複数の第１ビットラインを含むＲＡＭアレイと、不揮発性メモリセルの複数の列及び前記不揮発性メモリセルの複数の列に電気的に接続された複数の第２ビットラインを含む不揮発性メモリアレイと、前記複数の第１及び第２ビットラインに電気的に接続されたデータ伝送回路とを含み、前記複数の第２ビットラインから前記複数の第１ビットラインに不揮発性メモリデータを伝送するとともに、前記複数の第１ビットラインから前記複数の第２ビットラインにＲＡＭデータを伝送する場合、前記データ伝送回路は、前記複数の第１ビットラインと前記複数の第２ビットラインとの間に両方向性の直接データ伝送能力を提供することを特徴とする。

実施形態に於いて、本発明による集積回路装置は、前記複数の第２ビットラインに電気的に接続されたページバッファをさらに備える。前記データ伝送回路が前記複数の第２ビットラインから前記複数の第１ビットラインへの不揮発性メモリデータ伝送を支援可能である場合、前記ページバッファは、前記不揮発性メモリアレイから読み出されたデータを利用して前記複数の第２ビットラインを駆動する。前記データ伝送回路は、前記複数の第１ビットラインの中で応じるビットラインと前記複数の第２ビットラインの中で応じるビットラインとの間に電気的に直列接続された複数のトランスミッションゲートを備える。

実施形態に於いて、前記データ伝送回路は、前記複数の第１ビットラインの中で応じるビットラインと前記複数の第２ビットラインの中で応じるビットラインとの間に電気的に直列接続された複数のトランスミッションゲートを備える。

実施形態に於いて、本発明による集積回路装置は、前記複数の第１ビットラインに電気的に接続されたＲＡＭページバッファをさらに備える。前記データ伝送回路が前記複数の第２ビットラインから前記複数の第１ビットラインへの不揮発性メモリデータ伝送を支援可能である場合、前記ＲＡＭページバッファは、前記不揮発性メモリアレイからデータを読み出す。

実施形態に於いて、本発明による集積回路装置は、前記ＲＡＭアレイと関連された複数の第１相補性ビットラインと、前記複数の第１ビットラインの中で応じるビットライン及び前記複数の第１相補性ビットラインの中で応じるビットラインに夫々電気的に接続された入力及び出力を有する複数のトライステートインバータとをさらに備える。前記集積回路装置は、前記複数の第１ビットライン及び前記複数の第１相補性ビットラインに電気的に接続された感知増幅アレイをさらに備える。

本発明による集積回路は、ＲＡＭセルの複数の列と、前記ＲＡＭセルの複数の列に電気的に接続された複数の第１相補性ビットライン双と、前記複数の第１相補性ビットライン双の中で応じる双の真ビットライン及び相補性ビットラインに夫々電気的に接続された入力及び出力を有する複数のトライステートインバータを含むＲＡＭと、不揮発性メモリセルの複数の列及び前記不揮発性メモリセルの複数の列に電気的に接続された複数の第２ビットラインを含む不揮発性メモリ装置と、前記複数の第１相補性ビットライン双の中で真ビットライン又は相補性ビットライン及び前記複数の第２ビットラインに電気的に接続されたデータ伝送回路とを含み、前記不揮発性メモリ装置から前記ＲＡＭに不揮発性メモリデータを伝送するとともに、前記ＲＡＭから前記不揮発性メモリ装置にＲＡＭデータを伝送する場合、前記伝送回路は前記複数の第１相補性ビットライン双の中で真ビットライン又は相補性ビットラインと前記複数の第２ビットラインとの間に両方向性の直接データ伝送能力を提供することを特徴とする。

実施形態に於いて、本発明による集積回路は、前記複数の第２ビットラインに電気的に接続されたページバッファをさらに備える。前記データ伝送回路が前記複数の第２ビットラインから前記複数の第１相補性ビットライン双の中で真ビットライン又は相補性ビットラインへの不揮発性メモリデータ伝送を支援可能である場合、前記ページバッファは、前記不揮発性メモリ装置から読み出されたデータを利用して前記複数の第２ビットラインを駆動する。前記データ伝送回路は、前記複数の第１相補性ビットライン双の中で応じる真ビットライン又は相補性ビットラインと前記複数の第２ビットラインの中で応じるビットラインとの間に電気的に直列接続された複数のトランスミッションゲートを備える。

実施形態に於いて、本発明による集積回路は、前記複数の第１相補性ビットライン双に電気的に接続されたＲＡＭページバッファをさらに備える。前記データ伝送回路が前記複数の第２ビットラインから前記複数の相補性ビットライン双の中で応じるビットラインへの不揮発性メモリデータ伝送を支援可能である場合、前記ＲＡＭページバッファは、前記不揮発性メモリ装置からデータを読み出す。

本発明による集積回路は、複数の第１ビットラインに電気的に接続されたＲＡＭセルのアレイを含むＲＡＭと、複数の第２ビットラインに電気的に接続されたＮＡＮＤ型メモリセルのアレイを含む不揮発性メモリ装置と、前記複数の第１及び第２ビットラインに電気的に接続されたデータ伝送回路とを含み、前記複数の第２ビットラインから前記複数の第１ビットラインに不揮発性メモリデータを伝送するとともに、前記複数の第１ビットラインから前記複数の第２ビットラインにＲＡＭデータを伝送する場合、前記データ伝送回路は、前記複数の第１ビットラインと前記複数の第２ビットラインとの間に直接データ伝送能力を提供することを特徴とする。

実施形態に於いて、本発明による集積回路は、前記ＲＡＭに電気的に接続された第１入力／出力回路と、前記不揮発性メモリ装置に電気的に接続された第２入力／出力回路とをさらに備える。前記集積回路は、前記第１入力／出力回路に電気的に接続された複数のホストインタフェースをさらに備える。本発明による集積回路は、ＲＡＭから読み出されたデータをホストインタフェースターミナルに伝送する間、前記第２入力／出力回路から読み出された不揮発性メモリデータについてエラー検出及び訂正動作を行うプロセス回路をさらに備える。前記プロセス回路は、前記不揮発性メモリ装置から前記データ伝送回路を介して前記ＲＡＭにデータを伝送する間、前記エラー検出及び訂正動作を行う。

本発明によると、集積回路装置のランダムアクセスメモリ装置と不揮発性メモリ装置との間に直接データ伝送能力が提供される。従って、集積回路装置のデータ伝送速度が向上される。

以下、図面等を参照して、本発明の実施形態を詳しく説明する。しかし、本発明は様々な形態に実施できるので、本発明の実施形態に限定されるものではない。本発明の実施形態は、本発明に係わる分野の技術者及び業者等に本発明の技術思想又と技術構成を十分に伝達するために提供される。又、本発明の同じ符号等は同じ構成要素等を示す。信号等は同期されることもでき、又は重要ではない論理演算を経る信号等については説明が省略される。"ｎ"から始まる信号等は相補性データ又は相補性信号を示す。

図２Ａは、本発明の実施形態による高速メモリシステム１０００の一部を示すブロック図である。図２Ａを参照すると、不揮発性メモリ装置１３００は、広帯域バス及びデータ伝送回路１５００を介してランダムアクセスメモリ装置（ＲＡＭ）１４００に連結される。図示されたように、不揮発性メモリ装置１３００は、ＮＡＮＤ型フラッシュメモリ装置であり、ＲＡＭ１４００は、静的ＲＡＭ（ＳＲＡＭ）である。不揮発性メモリ装置１３００は、不揮発性メモリセル（例えば、ＥＥＰＲＯＭセル）の複数の列が並んで配列された不揮発性メモリアレイ１３０１を備える。不揮発性メモリセルの各列は、応じるビットライン（ＢＬ_ＦＬＡＳＨ）に電気的に接続される。不揮発性メモリアレイ１３０１は、ページバッファ１３０３及び行アドレス（アドレスの第１部分）に応じて動作する行選択回路（Ｘ−選択器）１３０２に電気的に接続される。ページバッファ１３０３は、従来の装置を利用しても良い。不揮発性メモリ装置に使用されるページバッファは、米国特許第６、６７１、２０４号に"デュアルレジスタを含むページバッファを有する不揮発性メモリ装置及びそれを利用する方法"と言う題目で開示されている。不揮発性メモリ装置１３００の入力／出力経路は、列アドレス（アドレスの第２部分）に応じて動作する列選択回路（Ｙ−ＳＥＬ）１３０４及び入力／出力回路１３０５を備える。入力／出力回路１３０５は、高速メモリシステム１０００の中のデータバス１００１に電気的に接続される。図２Ａの列選択回路１３０４及び入力／出力回路１３０５は、従来の装置を利用できるので説明は省略する。

ＲＡＭ１４００は、メモリセル（例えば、ＳＲＡＭセル）の列が並んで配列されたＲＡＭアレイ１４０１を備える。メモリセルの各列は応じるビットライン（ＢＬ_ＳＲＡＭ）に電気的に接続される。ＲＡＭアレイ１４０１は、行アドレス（アドレスの第１部分）に応じて動作する行選択回路１４０２及びデータダンプ回路１４０３に電気的に接続される。ＲＡＭ１４００の入力／出力経路は、感知増幅及びドライバ回路１４０４と、列アドレス（アドレスの第２部分）に応じて動作する列選択回路（Ｙ−ＳＥＬ）１４０７と、入力／出力回路１４０５とを備える。入力／出力回路１４０５は、データバス１００１に電気的に接続される。感知増幅及びドライバ回路１４０４、列選択回路１４０７、及び入力／出力回路１４０５は、従来の装置を利用できるので説明は省略する。

図２Ｂは、図２Ａの高速メモリシステム１０００の構成要素の列による一部を示す回路図である。図２Ｂを参照すると、ＥＥＰＲＯＭセルのＮＡＮＤ型ストリング１３０１ａは、応じるビットラインＦＢＬｉに電気的に接続される。ＮＡＮＤ型ストリング１３０１ａは、ストリング選択信号ＳＳＬに応じて動作するゲートターミナルを有する第１ＮＭＯＳトランジスタと、接地選択信号ＧＳＬに応じて動作するゲートターミナルを有する第２ＮＭＯＳトランジスタとを備える。ＮＡＮＤ型ストリング１３０１ａは、応じるワードライン信号（ＦＷＬｉ）に応じて動作する制御ゲート電極を有するＥＥＰＲＯＭトランジスタのストリングをさらに備える。

図２Ｂに、ページバッファセル１３０３ａの一部が図示されている。ページバッファセル１３０３ａの一部は、応じるビットラインＦＢＬｉに電気的に接続され、図示されたように連結されたラッチ及び複数のＮＭＯＳトランジスタを備える。図示されたように、ラッチは一双のインバータからなる。複数のＮＭＯＳトランジスタは、フラッシュ読み出し信号ＦＲＤ、リセット信号ＲＳＴ、及びビットラインドライブ信号ＤＲＶに夫々応じて動作するＮＭＯＳトランジスタを備える。メモリ読み出し動作の前に、リセット信号ＲＳＴをハイに設定すれば、ラッチがリセットされる。読み出し動作の際に、フラッシュ読み出し信号ＦＲＤをハイに設定すれば、応じるビットラインＦＢＬｉのデータがラッチの出力に伝送される。ビットラインドライブ信号ＤＲＶをハイに設定すれば、ラッチの出力及びビットラインＦＢＬｉが電気的に接続されるので、ラッチの出力データは、応じるビットラインＦＢＬｉにまた伝送される。

データ伝送回路１５００は、スイッチ素子（ＳＷ）のアレイ１５０１を備える。図２Ｂに図示されたように、各スイッチ素子は、一双の相補性データダンプ信号（ＤＡＴＡＤＵＭＰ、ｎＤＡＴＡＤＵＭＰ）に応じて動作するＣＭＯＳトランスミッションゲート１５０１ａである。ＲＡＭアレイ１４０１は、ＲＡＭセルの列１４０１ａを備える。図２Ｂに於いて、ＲＡＭセルは、ＳＲＡＭセルとして図示されている。ＲＡＭセルの列１４０１ａは、応じるワードライン信号（例えば、ＷＬ０−ＷＬｎ）に応じて動作するゲートターミナルを有するアクセストランジスタを備える。

データダンプ回路１４０３は、データダンプ信号ＤＡＴＡＤＵＭＰに応じて動作する制御ターミナルを有するデータダンプセル１４０３ａを備える。図２Ｂで、データダンプセル１４０３ａは、トライステートインバータとして図示されている。各インバータは、応じるビットラインＢＬからデータ信号を受信し、インバータされたデータ信号を応じる相補性ビットラインｎＢＬに伝送する。ＲＡＭアレイ１４０１の中のビットラインｎＢL、ＢLのデータ信号がラッチされるように、データ信号は感知増幅セル１４０４ａに伝送される。

データ伝送回路１５００を利用して、不揮発性メモリ装置１３００からＲＡＭ１４００にデータを直接伝送することもできる。図２Ｂを参照すると、データの直接伝送は、ラッチをリセットするのに十分な時間の間、リセット信号ＲＳＴをハイに設定してページバッファセル１３０３ａの中のラッチをリセットした後、リセット信号ＲＳＴをローに転換する動作を含む。この後に、ＮＡＮＤ型ストリング１３０１ａのデータをページバッファセル１３０３ａのラッチに伝送するために、よく知られた従来の動作が行われる。例えば、ＮＡＮＤ型ストリング１３０１ａの選択されたセルからデータを読み出し、応じるビットラインＦＢＬｉに伝送する動作が行われる。ビットラインＦＢＬｉのデータをラッチするのに十分な時間の間、読み出し信号ＦＲＤをハイに設定して、ビットラインＦＢＬｉのデータをページバッファセル１３０３ａのラッチに格納する動作が行われる。

ビットラインＦＢＬｉデータをラッチした後、ドライブ信号ＤＲＶ及びデータダンプ信号ＤＡＴＡＤＵＭＰがハイに設定されると、ページバッファセル１３０３ａのラッチ及びラッチに格納されたデータは、ビットラインＦＢＬｉ、ＢＬの駆動に利用される。データダンプ信号ＤＡＴＡＤＵＭＰがハイに設定されると、トライステートインバータ１４０３ａが動作可能になるので、ＲＡＭ１４００の内部の一双の相補性ビットラインＢL、ｎＢLに差動データ信号が形成される。差動データ信号は感知増幅セル１４０４ａによって感知されてラッチされる。選択されたワードラインＷＬ０−ＷＬｎがハイに設定されると、感知増幅セル１４０４ａによってラッチされたデータがＲＡＭ１４００の選択された行のセルに書き込まれる。この様な方法によって、不揮発性メモリデータは、不揮発性メモリ装置１３００からデータ伝送回路１５００を介してＲＡＭ１４００に直接伝送される。

図３Ａは、本発明の他の実施形態による高速メモリシステム１０００′の一部を示すブロック図である。図３Ａを参照すると、不揮発性メモリ装置１３００は、広帯域バス及びデータ伝送回路１５００を介してＲＡＭ１４００′に直接連結される。図示されたように、不揮発性メモリ装置１３００は、ＮＡＮＤ型フラッシュメモリ装置であり、ＲＡＭ１４００′は、静的ＲＡＭ（ＳＲＡＭ）である。不揮発性メモリ装置１３００は、不揮発性メモリセル（例えば、ＥＥＰＲＯＭセル）の複数の列が並んで配列された不揮発性メモリアレイ１３０１を備える。

不揮発性メモリセルの各列は、応じるビットラインＢＬ_ＦＬＡＳＨに電気的に接続される。不揮発性メモリアレイ１３０１は、行アドレス（アドレスの第１部分）に応じて動作する行選択回路１３０２及びページバッファ１３０３に電気的に接続される。ページバッファ１３０３は、従来の装置を利用しても良い。不揮発性メモリ装置１３００の入力／出力経路は、列アドレス（アドレスの第２部分）に応じて動作する列選択回路１３０４及び入力／出力回路１３０５を備える。入力／出力回路１３０５は、高速メモリシステム１０００′のデータバス１００１に電気的に接続される。図３Ａの列選択回路１３０４及び入力／出力回路１３０５は、従来の回路を使用する。

ＲＡＭ１４００′は、メモリセル（例えば、ＳＲＡＭセル）の複数の列が並んで配列されたＲＡＭアレイ１４０１を備える。メモリセルの各列は、応じるビットラインＢＬ_ＳＲＡＭに電気的に接続される。ＲＡＭアレイ１４０１は、行アドレス（アドレスの第１部分）に応じて動作する行選択回路１４０２及びページバッファ１４０６に電気的に接続される。ＲＡＭ１４００′の入力／出力経路は、感知増幅及びドライバ回路１４０４と、列アドレス（アドレスの第２部分）に応じて動作する列選択回路１４０７と、入力／出力回路１４０５とを備える。入力／出力回路１４０５は、データバス１００１に電気的に接続される。

図３Ａの感知増幅及びドライバ回路１４０４、列選択回路１４０７、及び入力／出力回路１４０５は従来の装置を利用しても良い。

図３Ｂは、図３Ａの高速メモリシステムの構成要素の列による一部を示す回路図である。図３Ｂを参照すると、ＥＥＰＲＯＭセルのＮＡＮＤ型ストリング１３０１ａは、応じるビットラインＦＢＬｉに電気的に接続される。ＮＡＮＤ型ストリング１３０１ａは、ストリング選択信号ＳＳＬに応じて動作するゲートターミナルを有する第１ＮＭＯＳトランジスタと、接地選択信号ＧＳＬに応じて動作するゲートターミナルを有する第２ＮＭＯＳトランジスタとを備える。ＮＡＮＤ型ストリング１３０１ａは、応じるワードライン信号ＦＷＬｉに応じて動作する制御ゲート電極を有するＥＥＰＲＯＭトランジスタのストリングを備える。

図３Ｂにページバッファセル１３０３ａの一部が図示されている。応じるビットラインＦＢＬｉに電気的に接続されたページバッファセル１３０３ａの一部は、図示されたように連結されたラッチ及び複数のＮＭＯＳトランジスタを備える。図示されたように、ラッチは、一双のインバータからなる。複数のＮＭＯＳトランジスタは、フラッシュ読み出し信号ＦＲＤに応じて動作するＮＭＯＳトランジスタと、リセット信号ＲＳＴに応じて動作するＮＭＯＳトランジスタと、ビットラインドライブ信号ＤＲＶに応じて動作するＮＭＯＳトランジスタとを備える。メモリ読み出し動作の前に、リセット信号ＲＳＴをハイに設定すれば、ラッチがリセットされる。読み出し動作の間に、フラッシュ読み出し信号ＦＲＤをハイに設定すれば、応じるビットラインＦＢＬｉのデータがラッチの出力に伝送される。ビットラインドライブ信号ＤＲＶをハイに設定すれば、ラッチの出力及びビットラインＦＢＬｉが電気的に直接接続されるので、ラッチの出力データは、応じるビットラインＦＢＬｉにまた伝送される。

データ伝送回路１５００は、スイッチ素子のアレイ１５０１ａを備える。図３Ｂに図示されたように、各スイッチ素子は、一双の相補性データダンプ信号ＤＡＴＡＤＵＭＰ、ｎＤＡＴＡＤＵＭＰに応じて動作するＣＭＯＳトランスミッションゲート１５０１ａからなる。ＲＡＭアレイ１４０１は、ＲＡＭセルの列１４０１ａを含む。図３Ｂに於いて、ＲＡＭセルは、ＳＲＡＭセルとして図示されている。ＲＡＭセルの列１４０１ａは、応じるワードライン信号（例えば、ＷＬ０−ＷＬｎ）に応じて動作するゲートターミナルを有するアクセストランジスタを備える。ページバッファ１４０６は、応じる一双のビットラインｎＢL、ＢLに連結されたページバッファセル１４０６ａのアレイを備える。各ページバッファセル１４０６ａは、ＳＲＡＭドライブ信号ＳＤＲＶに応じて動作するゲートターミナルを有する一双のＮＭＯＳアクセストランジスタ及びラッチを備える。図３Ｂに於いて、ラッチは、一双のインバータとして図示されている。リセット信号ラインＲＳＴをロジックハイに設定すれば、ＮＭＯＳプルダウントランジスタを介してラッチの出力がロジックローに設定され、ラッチがリセットされる。図示されたように、ＮＭＯＳプルダウントランジスタは、リセット信号ラインＲＳＴに電気的に接続されたゲートターミナルを有する。

ページバッファセル１４０６ａのＮＭＯＳトランジスタのゲートターミナルに連結された相補性ビットラインｎＢＬからラッチがデータを受信することができるほど十分な時間の間、ＳＲＡＭ読み出し信号ＳＲＤをハイに設定すれば、相補性ビットラインｎＢＬのデータがページバッファセル１４０６ａに格納される。ドライブ信号ＳＤＲＶをハイに設定すれば、アクセストランジスタがターンオンされてラッチの出力及びビットラインｎＢL、ＢLが電気的に接続されるので、ラッチに格納されたデータは、応じる一双のビットラインｎＢL、ＢLにまた伝送される。選択されたワードラインＷＬ０−ＷＬｎをハイに設定すれば、ビットラインｎＢL、ＢLに伝送された信号は、ＲＡＭアレイ１４０１の選択された行に伝送される。感知増幅セル１４０４ａは、ＲＡＭ１４００′からデータを読み出す間に、ビットラインｎＢL、ＢLの差動信号を感知及び増幅してラッチ動作を行う。

データ伝送回路１５００を利用して、不揮発性メモリ装置１３００からＲＡＭ１４００′にデータが直接伝送できる。図３Ｂを参照すると、データの直接伝送は、ラッチをリセットするのに十分な時間の間、リセット信号ＲＳＴをハイに設定してページバッファセル１３０３ａのラッチをリセットした後、リセット信号ＲＳＴをローに転換する動作を含む。この後に、ＮＡＮＤ型ストリング１３０１ａのデータをページバッファセル１３０３ａのラッチに格納するために、従来の動作が行われる。例えば、ＮＡＮＤ型ストリング１３０１ａの選択されたセルからデータを読み出して応じるビットラインＦＢＬｉに伝送し、ビットラインＦＢＬｉのデータをラッチするのに十分な時間の間、読み出し信号ＦＲＤをハイに設定してデータをページバッファセル１３０３ａのラッチに格納する動作が行われる。

ビットラインＦＢＬｉのデータをラッチした後、ドライブ信号ＤＲＶ及びデータダンプ信号ＤＡＴＡＤＵＭＰをハイに設定すれば、ページバッファセル１３０３ａのラッチ及びラッチの出力は、ビットラインＦＢＬｉ、ｎＢＬの駆動に利用される。ＳＲＡＭ読み出し信号ＳＲＤをハイに設定すれば、相補性ビットラインｎＢＬに伝送されたデータは、ページバッファセル１４０６ａにラッチされる。この後に、ＳＲＡＭドライブ信号ＳＤＲＶをハイに設定すれば、ページバッファセル１４０６ａのアクセストランジスタがターンオンされ、ビットラインｎＢL、ＢLが差動データとして駆動されるので、データはＲＡＭアレイ１４０１ａの選択された行に記入される。

本発明の他の実施形態によると、図２Ａ乃至３Ｂに図示されたデータ伝送回路１５００の広帯域バス及びスイッチエレメントの代わりに、二つの入力／出力回路１３０５と１４０５との間に直接バスを連結して構成する。直接連結されたバスは、不揮発性メモリ装置１３００とＲＡＭ１４００、１４００′との間のデータ伝送のために使用される。従って、メモリシステム１０００、１００１′の構成要素に共有されるデータバス１００１とは異なって、直接連結されたバスは、ＲＡＭ及び不揮発性メモリ装置だけ共有するバスである。

図４Ａ及び４Ｂは、本発明の他の実施形態によるメモリシステム２０００を示すブロック図である。メモリシステム２０００は、フラッシュメモリ装置２３００と、ＲＡＭ２４００と、ホストインタフェース２５００と、プロセスユニット２１００と、ＲＯＭ２２００とを備え、一つの集積回路に集積される。ホストインタフェースユニット２５００は、集積回路のホストインタフェースターミナル（例えば、I／Ｏターミナル）を備える。図４Ａの装置はデータバス２００１を介して電気的に接続される。フラッシュメモリ装置２３００とＲＡＭ２４００との間の直接データダンプを支援する広帯域データバス２６００が追加に構成される。ＲＡＭ２４００とホストインタフェース２５００との間の直接データ伝送を支援するための狭帯域データバス２７００が追加に提供される。ホストインタフェース２５００は、ノーマル動作の際にターミナルを介して外部ホストプロセッサ（ＨＯＳＴ）に電気的に接続される。一般に、狭帯域データバス２７００及び共有データバス２００１がＮの帯域（Ｎは正数）を有する場合、広帯域データバス２６００は、３２Ｎの帯域を有する。又、図４Ｂに図示されたように、フラッシュメモリ装置２３００からＲＡＭ２４００に大容量のデータを伝送するデータダンプの動作は、システムの効率を向上させる複数の動作と並行して行われる。さらに詳しくは、ダンプされたデータをＲＡＭ２４００からホストインタフェース２５００を介してホストに伝送する動作は、フラッシュメモリ装置２３００から伝送されたデータに対するエラー検出及び訂正ＥＤＣの動作と共に行われる。エラー検出及び訂正動作は、狭帯域共有データバス２００１を介してフラッシュメモリ装置２３００から多数のサイクルのダンプされたデータを受信するプロセスユニット２１００によって行われる。

図５は、図２Ａ乃至３Ｂの高速メモリシステムに追加的な構成要素が含まれた高速メモリシステムを示すブロック図である。図５に図示されたように、メモリシステム１０００又は１０００′は、共有データバス１００１に電気的に接続されたプロセスユニット１１００及びＲＯＭ１２００を備える。プロセスユニット１１００は、中央処理装置１１１０及び制御ロジックブロック１１２０を備える。中央処理装置１１１０及び制御ロジックブロック１１２０は、共有データバス１００１に独立的に連結されて、メモリシステムのデータフロー動作の制御能力を向上させる。

前記のように本発明の実施形態について詳しく説明したが、本発明の目的及び技術思想から外れない限度内で様々に変形できる。従って、本発明の範囲は上述した実施形態に限定されるものではなく、特許請求範囲によって決められるべきである。

互いに繋がれた複数のメモリ装置を含む従来のメモリシステムを示すブロック図である。本発明の実施形態による高速メモリシステムの一部を示すブロック図である。図２Ａの高速メモリシステムの構成要素の列による一部を示す回路図である。本発明の他の実施形態による高速メモリシステムの一部を示すブロック図である。図３Ａの高速メモリシステムの構成要素の列による一部を示す回路図である。本発明の他の実施形態によるメモリシステムを示すブロック図である。本発明の他の実施形態によるメモリシステムを示すブロック図である。図２Ａから図３Ｂの高速メモリシステムに追加構成要素が含まれた高速メモリシステムを示すブロック図である。

符号の説明

１０００高速メモリシステム
１００１共有データバス
１３００不揮発性メモリ装置
１３０１不揮発性メモリアレイ
１３０２、１４０２行選択回路
１３０３ページバッファ
１３０４、１４０７列選択回路
１３０５、１４０５入力／出力回路
１４００ＲＡＭ
１４０１ＲＡＭアレイ
１４０３データダンプ回路
１４０４感知増幅及びドライバ回路
１５００データ伝送回路
１５０１スイッチ素子のアレイ

Claims

ＲＡＭセルの複数の列及び前記ＲＡＭセルの複数の列に電気的に接続された複数の第１ビットラインを含むＲＡＭアレイと、
不揮発性メモリセルの複数の列及び前記不揮発性メモリセルの複数の列に電気的に接続された複数の第２ビットラインを含む不揮発性メモリアレイと、
前記複数の第１及び第２ビットラインに電気的に接続されたデータ伝送回路とを含み、
前記複数の第２ビットラインから前記複数の第１ビットラインに不揮発性メモリデータを伝送するとともに、前記複数の第１ビットラインから前記複数の第２ビットラインにＲＡＭデータを伝送する場合、前記データ伝送回路は、前記複数の第１ビットラインと前記複数の第２ビットラインとの間に両方向性の直接データ伝送能力を提供することを特徴とする集積回路装置。
前記複数の第２ビットラインに電気的に接続されたページバッファをさらに備えることを特徴とする請求項１に記載の集積回路装置。
前記データ伝送回路が前記複数の第２ビットラインから前記複数の第１ビットラインへの不揮発性メモリデータ伝送を支援可能である場合、前記ページバッファは、前記不揮発性メモリアレイから読み出されたデータを利用して前記複数の第２ビットラインを駆動することを特徴とする請求項２に記載の集積回路装置。
前記データ伝送回路は、前記複数の第１ビットラインの中で応じるビットラインと前記複数の第２ビットラインの中で応じるビットラインとの間に電気的に直列接続された複数のトランスミッションゲートを備えることを特徴とする請求項３に記載の集積回路装置。
前記データ伝送回路は、前記複数の第１ビットラインの中で応じるビットラインと前記複数の第２ビットラインの中で応じるビットラインとの間に電気的に直列接続された複数のトランスミッションゲートを備えることを特徴とする請求項１に記載の集積回路装置。
前記複数の第１ビットラインに電気的に接続されたＲＡＭページバッファをさらに備えることを特徴とする請求項１に記載の集積回路装置。
前記データ伝送回路が前記複数の第２ビットラインから前記複数の第１ビットラインへの不揮発性メモリデータ伝送を支援可能である場合、前記ＲＡＭページバッファは、前記不揮発性メモリアレイからデータを読み出すことを特徴とする請求項６に記載の集積回路装置。
前記ＲＡＭアレイと関連された複数の第１相補性ビットラインと、
前記複数の第１ビットラインの中で応じるビットライン及び前記複数の第１相補性ビットラインの中で応じるビットラインに夫々電気的に接続された入力及び出力を有する複数のトライステートインバータとをさらに備えることを特徴とする請求項１に記載の集積回路装置。
前記複数の第１ビットライン及び前記複数の第１相補性ビットラインに電気的に接続された感知増幅アレイをさらに備えることを特徴とする請求項８に記載の集積回路装置。
ＲＡＭセルの複数の列と、前記ＲＡＭセルの複数の列に電気的に接続された複数の第１相補性ビットライン双と、前記複数の第１相補性ビットライン双の中で応じる双の真ビットライン及び相補性ビットラインに夫々電気的に接続された入力及び出力を有する複数のトライステートインバータとを備えるＲＡＭと、
不揮発性メモリセルの複数の列及び前記不揮発性メモリセルの複数の列に電気的に接続された複数の第２ビットラインを備える不揮発性メモリ装置と、
前記複数の第１相補性ビットライン双の中で真ビットライン又は相補性ビットライン及び前記複数の第２ビットラインに電気的に接続されたデータ伝送回路とを含み、
前記不揮発性メモリ装置から前記ＲＡＭに不揮発性メモリデータを伝送するとともに、前記ＲＡＭから前記不揮発性メモリ装置にＲＡＭデータを伝送する場合、前記伝送回路は、前記複数の第１相補性ビットライン双の中で真ビットライン又は相補性ビットラインと前記複数の第２ビットラインとの間に両方向性の直接データ伝送能力を提供することを特徴とする集積回路。
前記複数の第２ビットラインに電気的に接続されたページバッファをさらに備えることを特徴とする請求項１０に記載の集積回路。
前記データ伝送回路が前記複数の第２ビットラインから前記複数の第１相補性ビットライン双の中で真ビットライン又は相補性ビットラインへの不揮発性メモリデータ伝送を支援可能である場合、前記ページバッファは、前記不揮発性メモリ装置から読み出されたデータを利用して前記複数の第２ビットラインを駆動することを特徴とする請求項１１に記載の集積回路。
前記データ伝送回路は、前記複数の第１相補性ビットライン双の中で応じる真ビットライン又は相補性ビットラインと前記複数の第２ビットラインの中で応じるビットラインとの間に電気的に直列接続された複数のトランスミッションゲートを備えることを特徴とする請求項１２に記載の集積回路。
前記複数の第１相補性ビットライン双に電気的に接続されたＲＡＭページバッファをさらに備えることを特徴とする請求項１０に記載の集積回路。
前記データ伝送回路が前記複数の第２ビットラインから前記複数の相補性ビットライン双の中で応じるビットラインへの不揮発性メモリデータ伝送を支援可能である場合、前記ＲＡＭページバッファは、前記不揮発性メモリ装置からデータを読み出すことを特徴とする請求項１４に記載の集積回路
複数の第１ビットラインに電気的に接続されたＲＡＭセルのアレイを含むＲＡＭと、
複数の第２ビットラインに電気的に接続されたＮＡＮＤ型メモリセルのアレイを含む不揮発性メモリ装置と、
前記複数の第１及び第２ビットラインに電気的に接続されたデータ伝送回路とを含み、
前記複数の第２ビットラインから前記複数の第１ビットラインに不揮発性メモリデータを伝送したり、前記複数の第１ビットラインから前記複数の第２ビットラインにＲＡＭデータを伝送する場合、前記データ伝送回路は、前記複数の第１ビットラインと前記複数の第２ビットラインとの間に直接データ伝送能力を提供することを特徴とする集積回路。
前記ＲＡＭに電気的に接続された第１入力／出力回路と、
前記不揮発性メモリ装置に電気的に接続された第２入力／出力回路とをさらに備えることを特徴とする請求項１６に記載の集積回路。
前記第１入力／出力回路に電気的に接続された複数のホストインタフェースをさらに備えることを特徴とする請求項１７に記載の集積回路。
前記ＲＡＭから読み出されたデータをホストインタフェースターミナルに伝送する間、前記第２入力／出力回路から読み出された不揮発性メモリデータについてエラー検出及び訂正動作を行うプロセス回路をさらに備えることを特徴とする請求項１８に記載の集積回路。
前記プロセス回路は、前記不揮発性メモリ装置から前記データ伝送回路を介して前記ＲＡＭにデータを伝送する間、前記エラー検出及び訂正動作を行うことを特徴とする請求項１９に記載の集積回路。