JP2012119033A - メモリシステム - Google Patents

Abstract

【課題】データを高速に読み出し可能なメモリシステムを提供する。
【解決手段】メモリシステムは、メモリセルアレイとセンスアンプを有する複数のバンクと、前記バンクにデータバスを介して電気的に接続されたバッファ回路と、複数の前記バンクそれぞれと前記バッファ回路との電気的な接続を切り替えるスイッチ回路と、前記バッファ回路に電気的に接続されたインターフェースと、前記バンク、前記バッファ回路、前記スイッチ回路、前記インターフェースを制御する制御部とを備え、前記メモリセルアレイに保持されたデータを５クロックで前記インターフェースに出力する場合において、前記バンクにクロックが入力されて１．５クロック経過後に、前記制御部は前記スイッチ回路を制御し、前記バンクとバッファ回路とを電気的な接続し、前記バーストバッファに前記バンクから読み出されたデータを出力する。
【選択図】図１

Description

本発明の実施形態は、メモリシステムに関し、例えば、複数種類のメモリを１チップに集積した半導体記憶装置等に適用されるものである。

複数種類のメモリを１チップに集積した半導体記憶装置として、例えばＮＡＮＤ型フラッシュメモリ（記憶部）と、ＳＲＡＭ（Static Random Access Memory）とを１チップで集積された半導体記憶装置がある。

特開２００３−１５９５３号公報

実施形態は、データを高速に読み出し可能なメモリシステムを提供する。

本実施形態のメモリシステムによれば、メモリセルアレイとセンスアンプを有する複数のバンクと、前記バンクにデータバスを介して電気的に接続されたバッファ回路と、複数の前記バンクそれぞれと前記バッファ回路との電気的な接続を切り替えるスイッチ回路と、前記バッファ回路に電気的に接続されたインターフェースと、前記バンク、前記バッファ回路、前記スイッチ回路、前記インターフェースを制御する制御部とを備え、前記メモリセルアレイに保持されたデータを５クロックで前記インターフェースに出力する場合において、前記バンクにクロックが入力されて１．５クロック経過後に、前記制御部は前記スイッチ回路を制御し、前記バンクとバッファ回路とを電気的な接続し、前記バーストバッファに前記バンクから読み出されたデータを出力することを特徴とする。

第１の実施形態のメモリシステムを示すブロック図。 第１の実施形態のメモリセルアレイを示す回路図。 第１の実施形態のメモリシステムにおけるデータＲＡＭ、バーストバッファ、インターフェースの接続関係を示すブロック図。 第１の実施形態のメモリシステムにおいて、各バンクのデータを読み出すときのタイミングチャート図。

（第１の実施形態）
次に、第１の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。

［メモリシステムの構成］
第１の実施形態に係るメモリシステムについて、図１のブロック図を用いて説明する。

図１に示すように、メモリシステム１は、ＮＡＮＤ型フラッシュメモリ２、ＲＡＭ部３、コントローラ部４を備える。例えば、メモリシステム１では、ＮＡＮＤ型フラッシュメモリ２、ＲＡＭ部３、及びコントローラ部４は、同一の半導体基板上に形成され１つのチップに集積される。

＜ＮＡＮＤ型フラッシュメモリ＞
まず、ＮＡＮＤ型フラッシュメモリ２について、図１及び図２の回路図を用いて説明する。

ＮＡＮＤ型フラッシュメモリ２は、メモリシステム１の主記憶部として機能する。図１に示すように、ＮＡＮＤ型フラッシュメモリ２は、ＮＡＮＤメモリセルアレイ１０、ロウデコーダ１１、ページバッファ１２、カラムデコーダ（図示略）、電圧発生回路１３、シーケンサ（図１のNAND Sequencer）１４、及びオシレータ１５、１６を備えている。

＜＜メモリセルアレイ＞＞
図２に示すように、メモリセルアレイ１０は、マトリックス状に配置された複数のＮＡＮＤストリングＮＳで構成される。また、メモリセルアレイ１０は、通常データ（ユーザデータ）が保存される第１領域と、第１領域のスペア領域として用いられデータが保存される第２領域を含む。第２領域には、例えばエラーを訂正するパリティを保存する。

複数のビット線ＢＬ０乃至ＢＬｍ（ｍは自然数）は、ＮＡＮＤストリングＮＳが延在する方向（第１の方向）に延在して配置され、半導体基板（図示略）上のＮＡＮＤストリングＮＳの上方に配置され、ＮＡＮＤストリングＮＳの端部と電気的に接続されている。

一方、複数のワード線ＷＬ０乃至ＷＬ３１は、ＮＡＮＤストリングＮＳが延在する第１の方向（活性領域の延びる方向でもある）に対して直交する方向（第２の方向）に延び、且つ第１の方向に所定の間隔をおいて配置されている。

複数の選択ゲート線ＳＧＳ，ＳＧＤが、この複数のワード線ＷＬ０乃至ＷＬ３１を挟むように、ワード線ＷＬ０とワード線ＷＬ３１の両端にそれぞれ平行に配置されている。

ＮＡＮＤストリングＮＳは、複数のメモリセルＭＴ０乃至ＭＴ３１と、第１及び第２の選択ゲートトランジスタＳＴ１、ＳＴ２とで構成される。メモリセルＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルＭＴの個数は３２個に限られず、８個や１６個、３４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。また、メモリセルトランジスタＭＴは、窒化膜に電子をトラップさせる方式を用いたＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造であっても良い。

複数のメモリセルＭＴ０乃至ＭＴ３１は、上記の各ワード線ＷＬと各ビット線ＢＬとの交点のそれぞれ対応する部分にそれぞれ形成され、各活性領域（図示略）の延びる方向に直列接続されている。

また、図２に示すように、ビット線ＢＬ側の第１の選択ゲートトランジスタＳＴ１は、メモリセルＭＴ３１と直列接続され、ソース線ＳＬ側の第２の選択ゲートトランジスタＳＴ２は、メモリセルＭＴ０と直列接続されている。ソース線ＳＬは各ＮＡＮＤストリングＮＳに共通に接続されている。

図２に示すように、各ＮＡＮＤストリングＮＳにおいて、第２の方向に配列された対応するメモリセルＭＴの制御ゲートがそれぞれ共通のワード線ＷＬに接続されている。また、第２の方向に配列された対応する第１の選択ゲートトランジスタＳＴ１の制御ゲートは、第１の選択ゲート線ＳＧＤに接続されている。第２の方向に配列された対応する第２の選択ゲートトランジスタＳＴ２の制御ゲートは、第２の選択ゲート線ＳＧＳに接続されている。

複数のＮＡＮＤストリングＮＳは、メモリセルアレイ１０内にマトリックス状に形成されており、１つのワード線ＷＬを共有する各ＮＡＮＤストリングＮＳ内のメモリセルＭＴの集合は、データ読み出し及び書き込みの単位となるページを構成する。また、ワード線ＷＬを共有する複数のＮＡＮＤストリングＮＳの集合は、データ消去の単位となるブロックを構成する。

＜＜ページバッファ＞＞
ページバッファ１２は１ページ分のデータを保持可能とされ、データの書き込み動作時には、ＲＡＭ部３から与えられるデータを一時的に保持し、メモリセルアレイ１０にデータを書き込む。一方で、データの読み出し動作時には、メモリセルアレイ１０から読み出されたデータを一時的に保持し、ＲＡＭ部３へ転送する。

ページバッファ１２の一部の領域がメインデータ保持用として使用され、残りがパリティ等の保持用として使用される。

＜＜ロウデコーダ及びカラムデコーダ＞＞
ロウデコーダ１１は、メモリセルアレイ１０における所望のワード線ＷＬを選択する。また、カラムデコーダ（図示略）は、メモリセルアレイ１０における所望のカラム、すなわちビット線ＢＬを選択する。

＜＜電圧発生回路＞＞
電圧発生回路１３は、外部から与えられる電圧を昇圧または降圧することにより、データの書き込み、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、例えばロウデコーダ１１に供給する。電圧発生回路１３で発生された電圧が、ワード線ＷＬに印加される。

＜＜シーケンサ＞＞
シーケンサ１４は、ＮＡＮＤ型フラッシュメモリ２全体の動作を司る。シーケンサ１４は、コントローラ部４からＮＡＮＤインターフェースコマンド（NAND I/F Command）を受けると、このＮＡＮＤインターフェースコマンドに対応するシーケンス（例えば、データのプログラムを実行するためのシーケンス）を実行する。シーケンサ１４は、このシーケンスにしたがってページバッファ１２、電圧発生回路１３等の動作を制御する。このシーケンサ１４は、後述するオシレータ１５から転送される内部クロックＩＣＬＫに同期して動作する。

＜＜オシレータ＞＞
オシレータ１５（クロック生成器）は内部クロックＩＣＬＫを生成する。オシレータ１５は、この生成した内部クロックＩＣＬＫをシーケンサ１４に転送する。

オシレータ１６（クロック生成器）は内部クロックＡＣＬＫを生成する。そして、オシレータ１６は、生成した内部クロックＡＣＬＫを、コントローラ部４などに転送する。この内部クロックＡＣＬＫは、コントローラ部４などが同期して動作する基準となるクロックである。

＜ＲＡＭ部＞
図１に示すようにＲＡＭ部３は、ＥＣＣ部２０、ＳＲＡＭ３０、インターフェース部（Ｉ／Ｆ部）４０、アクセスコントローラ５０を備える。

＜＜ＥＣＣ部＞＞
ＥＣＣ部２０は、データの読み出し時には、ＮＡＮＤ型フラッシュメモリ１０から読み出されたデータについてエラーの検出及び訂正を行う。他方、ＥＣＣ部２０は、データの書き込み時には、プログラムすべきデータについてパリティの生成を行う。

ＥＣＣ部２０は、ＥＣＣバッファ２１、ＥＣＣエンジン２２を備える。ここで、ＥＣＣバッファ２１は、ＮＡＮＤバスを介してページバッファ１２と接続される。ＥＣＣバッファ２１はＥＣＣバスを介してＳＲＡＭ３０と接続される。

ＥＣＣバッファ２１は、データの読み出し時には、ページバッファ１２から転送されるデータを保持すると共に、ＥＣＣ処理済み（データロード時は誤り訂正済み）のデータをＳＲＡＭ３０に転送する。他方、データの書き込み時に、ＳＲＡＭ３０から転送されるデータを保持すると共に、ＳＲＡＭ３０から転送されたデータとパリティとをページバッファ１２に転送する。

ＥＣＣエンジン２２は、ＥＣＣバッファ２１に保持されるデータを用いてＥＣＣ処理を行う。ＥＣＣエンジン２２は、例えばハミングコードを用いた１ビット訂正方式を用いる。そして、訂正処理に必要な最小限のパリティデータを使用する。

＜＜ＳＲＡＭ＞＞
図１に示すように、ＳＲＡＭ３０は、ＤＱバッファ３１、複数のデータＲＡＭ、ブートＲＡＭを備える。データＲＡＭとブートＲＡＭそれぞれは、メモリセルアレイ３２、センスアンプ３３、ロウデコーダ３４を有する。これらのデータＲＡＭの容量は例えば２Ｋバイトであり、ブートＲＡＭの容量は１Ｋバイトである。

複数のデータＲＡＭのメモリセルアレイ３２は、データ保持可能な複数のＳＲＡＭセルを備える。ＳＲＡＭセルはそれぞれ、ワード線及びビット線に接続される。このデータＲＡＭのメモリセルアレイ３２も、メモリセルアレイ１０と同様に、メインデータを保持する領域と、パリティ等を保持する領域とを備えている。

このデータＲＡＭのセンスアンプ３３は、ＳＲＡＭセルからビット線に読み出したデータをセンス・増幅する。このロウデコーダ３４は、このデータＲＡＭのメモリセルアレイ３２におけるワード線を選択する。

ブートＲＡＭは、例えばメモリシステム１を起動するためのブートコード（boot code）を一時的に保持する。ＤＱバッファ３１は、データＲＡＭにデータを書き込む、または読み出す際に、一時的にデータを保持する。

図１に示すように、ＤＱバッファ３１は、ＥＣＣバスを介してＥＣＣバッファ２１と電気的に接続される。その結果、ＤＱバッファ３１とＥＣＣバッファ２１の間で、相互にデータを転送できる。

また、ＤＱバッファ３１は、ＲＡＭ／Ｒｅｇｉｓｔｅｒバスを用いて、後述するバーストバッファ（burst buffer）との間で、相互にデータを転送できる。ＤＱバッファ３１は、メインデータを保持する領域と、パリティ等を保持する領域とを備えている。

＜＜インターフェース部＞＞
インターフェース部４０は、バーストバッファ（バッファ回路）４１，４２、インターフェース（図１のＩ／Ｆ）４３を有する。

バーストバッファ４１，４２は、ＲＡＭ／Ｒｅｇｉｓｔｅｒバスを介してＤＱバッファ３１とコントローラ部４と電気的に接続されている。その結果、バーストバッファ４１，４２は、ＤＱバッファ３１とコントローラ部４との間で、相互にデータを転送できる。

バーストバッファ４１，４２は、ＤＩＮ／ＤＯＵＴバスを介してインターフェース４３と電気的に接続されている。その結果、バーストバッファ４１，４２は、インターフェース４３との間で、相互にデータを転送できる。バーストバッファ４１，４２は、ホスト機器からインターフェース４３を介して与えられるデータ、またはＤＱバッファ３１から与えられるデータを、一時的に保持する。

このバーストバッファ４１は、インターフェース４３からデータが入力されて、データを書き込む場合に用いるバッファであり、バーストバッファ４２は、データを読み出し、インターフェース４３にデータを出力する場合に用いるバッファである。バーストバッファ４１，４２はそれぞれ、例えば３２ビットの容量を有する。

インターフェース４３は、メモリシステム１外部のホスト機器と接続可能とされ、ホスト機器との間でデータ、制御信号、及びアドレス等、種々の信号の入出力を司る。

制御信号の一例は、メモリシステム１全体をイネーブルにするチップイネーブル信号／ＣＥ、アドレスをラッチさせるためのアドレスバリッド信号／ＡＶＤ、バーストリード（burst read）用のクロックＣＬＫ、書き込み動作をイネーブルにするライトイネーブル信号／ＷＥ、データの外部への出力をイネーブルにするアウトプットイネーブル信号／ＯＥ、などである。

インターフェース４３は、ＤＩＮ／ＤＯＵＴバスを介してバーストバッファ４１，４２と電気的に接続される。インターフェース４３は、ホスト機器からのデータの読み出し要求、ロード要求、書き込み要求等に係る制御信号をアクセスコントローラ５０に転送する。データの読み出し時には、バーストバッファ４２内のデータをホスト機器に出力する。データの書き込み時には、ホスト機器から与えられるデータをバーストバッファ４１に転送する。

＜＜アクセスコントローラ＞＞
アクセスコントローラ５０は、インターフェース４３から制御信号及びアドレスを受け
取る。そして、ホスト機器の要求を満たす動作を実行するよう、ＳＲＡＭ３０及びコントローラ部４を制御する。

より具体的には、ホスト機器の要求に応じて、アクセスコントローラ５０は、ＳＲＡＭ３０又はコントローラ部４内のレジスタ６０のいずれかをアクティブ状態とする。そして、ＳＲＡＭ３０に対してデータのライトコマンドまたはリードコマンド（Write/Read）、またはレジスタ６０に対するライトコマンドまたはリードコマンド（Write/Read、以下、これをレジスタライトコマンドまたはレジスタリードコマンドと呼ぶ）を発行する。その結果、ＳＲＡＭ３０またはコントローラ部４は動作を開始する。

また、アクセスコントローラ５０は、バーストバッファ４１，４２を制御するバーストバッファ制御回路（図示略）も有する。アクセスコントローラ５０によって、バーストバッファ４１，４２に選択アドレス信号やクロックが入力される。

＜＜ＳＲＡＭ３０とインターフェース部４０との間の構成＞＞
次に、ＳＲＡＭ３０とインターフェース部４０との間の構成について、図３の例を用いて説明する。なお、図３では、図１で示したＤＱバッファ３１について、その記載を省略する。また、バーストバッファ４１についても、ＤＱバッファ３１同様に、その記載を省略する。

図１におけるメモリセルアレイ３２は、ＳＲＡＭセルを有するバンクを複数個有する
（図３では、Ｂａｎｋ０乃至Ｂａｎｋ３）。各バンク内のＳＲＡＭセルは、センスアンプ回路（図３では、Ｓ／Ａ）に接続される。バンクにはアドレスが設定されており、例えば図３に示すようにバンク０及びバンク１には、“Ａ０＝０”、バンク３及びバンク４には、“Ａ０＝１”のアドレスが設定されている。このバンク毎に、クロックが入力されてメモリセルアレイ３２からデータ（１６ビット）を出力する。隣接するバンクに入力するクロックは、１クロック分ずれたクロックである。例えば、バンク１に入力されるクロックは、バンク０に入力されるクロックよりも１周期遅れたクロックである。

図３に示すように、データラッチＡ及びＢは、メモリセルアレイ３２からＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスに出力されたデータを格納するための回路である。また、リードデータスイッチ（以下、ＲＤＳと示す）７０ａは、データラッチＡとデータラッチＣとの接続を切り替え、リードデータスイッチＲＤＳ７０ｂは、データラッチＢとデータラッチＤとの接続を切り替えるための機能を有する。

リードデータスイッチＲＤＳ７０ａ，７０ｂには、リードデータスイッチＲＤＳ７０ａとリードデータスイッチＲＤＳ７０ｂいずれかを選択する選択アドレス信号と接続の切り替えを制御するクロックが入力される。選択アドレス信号やクロックはアクセスコントローラ５０で制御する。このクロックはバンクに入力されるクロックに対する反転クロック（図３では、ＣＬＫ上にバーを付している）である。

データラッチＣ及びＤは、リードデータスイッチＲＤＳ７０ａ，７０ｂによりデータラッチＡ，Ｂから出力されたデータを格納するための回路である。このデータラッチＣ及びＤは、バーストバッファ４２に接続される。

これにより、バーストバッファ４２は、ＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスなどを介してメモリセルアレイ３２内の各バンク０乃至バンク３と電気的に接続される。ここで、「電気的に接続される」とは、直接接続される（上記の場合であれば、バーストバッファ４２とバンク０乃至バンク３が直接接続される）場合に限られず、電気的な信号を送受信可能であればよい。

このバーストバッファ４２は、バーストバッファ４２ａ，４２ｂを有する。バーストバッファ４２ａには、データラッチＣから入力されたデータを保持するバッファであり、例えば１６ビットの容量である。バーストバッファ４２ｂには、データラッチＤから入力されるデータを保持するバッファであり、例えば１６ビットの容量である。

このバーストバッファ４２に、反転クロックとバーストバッファ４２ａ，４２ｂに保持されたデータのいずれかを選択する選択データ信号が入力されて、アクセスコントローラ５０で制御される。これにより、バーストバッファ４２に保持されたデータ（３２ビット）のうち、例えばデータラッチＣから入力された１６ビットのデータが選択される。

そして、バーストバッファ４２に入力された反転クロックにより、選択されたデータがマスターラッチ回路７１に出力される。

このマスターラッチ回路７１に、反転クロックが入力されて、マスターラッチ回路７１に保持されたデータがスレーブラッチ回路７２に出力される。また、スレーブラッチ回路７２に、クロックが入力されて、スレーブラッチ回路７２に保持されたデータがインターフェース４３に出力される。

これにより、インターフェース４３は、マスターラッチ回路７１、スレーブラッチ回路７２を介して、バーストバッファ４２と電気的に接続される。

＜コントローラ部＞
図１に示すようにコントローラ部４は、レジスタ６０、ＣＵＩ（Ｃｏｍｍａｎｄ Ｕｓｅｒ Ｉｎｔｅｒｆａｃｅ）６１、ステートマシン６２、アドレス／コマンド発生回路６３、アドレス／タイミング発生回路６４を備える。

＜＜レジスタ＞＞
レジスタ６０は、ファンクションの動作状態を設定するためのものであって、外部アドレス空間の一部を割り当てることにより、インターフェース４３を介して、外部のホスト装置によるアドレス信号またはコマンドなどの制御信号の読み出しまたは書き込みが行われる。

＜＜ＣＵＩ＞＞
ＣＵＩ６１は、レジスタ６０の所定の外部アドレス空間にアドレス信号またはコマンドなどの制御信号が書き込まれることで、ファンクション実行コマンドが与えられたことを認識し、内部コマンド信号を発行する。

＜＜ステートマシン＞＞
ステートマシン６２は、後述するアドレス／コマンド発生回路６３よりコマンドが発行されたこと、または、ＣＵＩ６１からの内部コマンド信号を受けて、コマンドの種類に応じた内部シーケンス動作を制御するものである。

＜＜アドレス／コマンド発生回路＞＞
アドレス／コマンド発生回路６３は、内部シーケンス動作時に、必要に応じてＮＡＮＤ型フラッシュメモリ２に対する、アドレス信号およびコマンドなどの制御信号を生成する役割を担う。

＜＜アドレス／タイミング発生回路＞＞
アドレス／タイミング発生回路６４は、内部シーケンス動作時に、必要に応じてＳＲＡＭ３０を制御するための、アドレス信号およびタイミングなどの制御信号を生成するものである。

［メモリシステムの動作方法］
次に、第１の実施形態に係るメモリシステムの動作方法として、バンク０乃至バンク３に保持されたデータ１乃至データ４を順に外部のホスト機器に読み出すまでの動作を例に、図３のブロック図及び図４のタイミングチャート図を用いて説明する。

説明の便宜上、データ１乃至データ４は、順にバンク２、バンク１、バンク３、バンク０に保持されているものとし、各データをバンクからインターフェース４３に読み出すレイテンシーは４クロックとする。クロックの周波数を例えば１０４Ｍｈｚの場合で説明する。

まず、ステップＳ１で、アクセスコントローラ５０を用いて、バンク０にクロックを入力し、インターフェース４３から制御信号及びアドレスを取り込む処理を行う（クロックＣＬＫ−１における動作）。

ステップＳ２で、アクセスコントローラ５０を用いて、バンク２にクロックを入力し、クロックＣＬＫ０が立ち上がる（クロックＣＬＫ０が“Ｈ”状態になる）ときに、バンク２のセンスアンプを介して、データ１（図４では、Ｄ１と示す；データは１６ビットである）をデータラッチＢに転送する（クロックＣＬＫ０における動作）。所望の時間経過後に、このデータ１はデータラッチＢに保持される。

ステップＳ３で、アクセスコントローラ５０を用いて、バンク１にクロックを入力し、クロックＣＬＫ１が立ち上がるときに、バンク１のセンスアンプを介して、データ２（図４では、Ｄ２と示す；データは１６ビットである）をデータラッチＡに転送する（クロックＣＬＫ１における動作）。所望の時間経過後に、このデータ２はデータラッチＡに保持される。

ステップＳ４で、アクセスコントローラ５０を用いて、選択アドレス信号により選択されたリードデータスイッチＲＤＳ７０ｂに反転クロックを入力し、反転クロック／ＣＬＫ２が立ち上がる（クロックＣＬＫ１が立ち下がる；“Ｈ”状態から“Ｌ”状態に変化する）ときに、リードデータスイッチＲＤＳ７０ｂによりデータラッチＢとデータラッチＤを接続する。これにより、データ１はデータラッチＤに保持される。つまり、ステップＳ１から１．５クロック経過後にステップＳ４を行う。

ステップＳ５で、ステップＳ２同様に、バンク３にクロックを入力し、クロックＣＬＫ２が立ち上がるときに、データ３（図４では、Ｄ３と示す；データは１６ビットである）をデータラッチＢに転送する（クロックＣＬＫ２における動作）。所望の時間経過後に、このデータ３はデータラッチＢに保持され、データ１を更新する。

ステップＳ６で、アクセスコントローラ５０を用いて、選択アドレス信号により選択されたリードデータスイッチＲＤＳ７０ａ及びバーストバッファ４２に反転クロックを入力し、反転クロック／ＣＬＫ３が立ち上がるときに、リードデータスイッチＲＤＳ７０ａでデータラッチＡとデータラッチＣを接続する。これにより、データ２はデータラッチＣに保持される。

また、バーストバッファ４２に入力された選択データ信号で選択されたデータ１をマスターラッチ回路７１に転送する。これにより、マスターラッチ回路７１は、データ１を保持する。

ステップＳ７で、ステップＳ３同様、アクセスコントローラ５０を用いて、バンク０にクロックを入力し、クロックＣＬＫ３が立ち上がるときに、データ４（図４では、Ｄ４を示す；データは１６ビットである）をデータラッチＡに転送し、保持する（クロックＣＬＫ３における動作）。これにより、データ２は更新される。

ステップＳ８で、ステップＳ４同様に、選択アドレス信号により選択されたリードデータスイッチＲＤＳ７０ｂ、バーストバッファ４２及びマスターラッチ回路７１に反転クロックを入力し、反転クロック／ＣＬＫ４が立ち上がるときに、マスターラッチ回路７１に保持されていたデータ１をスレーブラッチ回路７２に転送し、スレーブラッチ回路７２はデータ１を保持する。

また、バーストバッファ４２に入力された選択データ信号で選択されたデータ２をマスターラッチ回路７１に転送する。これにより、データ１を更新する。

さらに、リードデータスイッチＲＤＳ７０ｂでデータラッチＢとデータラッチＤを接続する。これにより、データ３はデータラッチＤに保持される。

ステップＳ９で、アクセスコントローラ５０を用いて、スレーブラッチ回路７２にクロックを入力し、クロックＣＬＫ４の立ち上がるときに、スレーブラッチ回路７２に保持されたデータ１をインターフェース４３に出力する。

ステップＳ１０で、選択アドレス信号により選択されたリードデータスイッチＲＤＳ７０ａ、バーストバッファ４２及びマスターラッチ回路７１に反転クロックを入力し、反転クロック／ＣＬＫ５が立ち上がるときに、マスターラッチ回路７１に保持されていたデータ２をスレーブラッチ回路７２に転送し、スレーブラッチ回路７２はデータ２を保持する。

また、バーストバッファ４２に入力された選択データ信号で選択されたデータ３をマスターラッチ回路７１に転送する。さらに、リードデータスイッチＲＤＳ７０ａでデータラッチＡとデータラッチＣを接続する。これにより、データ４はデータラッチＤに保持される。

ステップＳ１１で、アクセスコントローラ５０を用いて、スレーブラッチ回路７２にクロックを入力し、クロックＣＬＫ５の立ち上がるときに、スレーブラッチ回路７２に保持されたデータ２をインターフェース４３に出力する。

ステップＳ１２で、アクセスコントローラ５０を用いて、反転クロック／ＣＬＫ６が立ち上がるときに、マスターラッチ回路７１に保持されていたデータ３をスレーブラッチ回路７２に転送し、スレーブラッチ回路７２はデータ３を保持する。また、バーストバッファ４２に入力された選択データ信号で選択されたデータ４をマスターラッチ回路７１に転送する。

ステップＳ１３で、クロックＣＬＫ６の立ち上がるときに、スレーブラッチ回路７２に保持されたデータ３をインターフェース４３に出力する。

ステップＳ１４で、反転クロック／ＣＬＫ７が立ち上がるときに、マスターラッチ回路７１に保持されていたデータ４をスレーブラッチ回路７２に転送し、スレーブラッチ回路７２はデータ４を保持する。

ステップＳ１５で、クロックＣＬＫ７の立ち上がるときに、スレーブラッチ回路７２に保持されたデータ４をインターフェース４３に出力する。

［第１の実施形態の効果］
以上より、実施形態は、データを高速に読み出し可能なメモリシステムを提供できる。以下、具体的に説明する。

本実施形態のメモリシステムでは、例えば周波数が１０４ＭＨｚの場合には、バンクの読み出し動作を行いデータラッチＡ，Ｂにデータを読み出すまでのコアアクセス時間は、１．５クロック分の時間であり、マスターラッチ回路７１からスレーブラッチ回路７２に転送する時間は、０．５クロック分の時間である。

一方で、比較例のメモリシステムでは、バンクの読み出し動作を行いデータラッチＡ，Ｂにデータを読み出すまでのコアアクセス時間は、１クロック分の時間であり、マスターラッチ回路７１からスレーブラッチ回路７２に転送する時間は、１クロック分の時間である。

バンク内のデータをより高速で読み出すためには、バンクなどに入力するクロックの周波数を大きくすることが考えられる。この周波数を大きくすると、バンクの読み出し動作を行いデータラッチＡ，Ｂにデータを読み出すまでのコアアクセス時間は所定の時間がかかるため、コアアクセス時間が１クロックを超える場合がある。このため、比較例のメモリシステムでは、バンクのデータがデータラッチＡ，Ｂに１クロックで転送できない場合がある。

しかし、本実施形態では、例えば周波数が１０４ＭＨｚの場合に、バンクの読み出し動作を行いデータラッチＡ，Ｂにデータを読み出すまでのコアアクセス時間として、１．５クロック分の時間を設けることで、バンクのデータがデータラッチＡ，Ｂに正確に転送できる。

したがって、本実施形態のメモリシステムは、比較例のメモリシステムより高速に且つ精度よくデータを読み出しできる。

また、本実施形態のメモリシステムでは、マスターラッチ回路７１からスレーブラッチ回路７２に転送する時間は、０．５クロック分の時間である。このため、レイテンシーを増やさずにデータの読み出しできる。

本実施形態のメモリシステムでは、マスターラッチ回路７１からスレーブラッチ回路７２に転送する時間は、０．５クロック分の時間である。この場合に限定されることなく、マスターラッチ回路７１にデータを転送する時間を０．５クロック分の時間としてもよい。

マスターラッチ回路７１にデータを転送する時間を０．５クロック分の時間とする場合では、マスターラッチ回路７１にデータを転送する処理とバーストバッファ４２に入力された選択データ信号でデータを選択する処理と並行して処理する必要があるが、本実施形態のように、マスターラッチ回路７１からスレーブラッチ回路７２に転送する処理と並行してすべき処理がない。

したがって、本実施形態のメモリシステムでは、マスターラッチ回路７１にデータを転送する時間を０．５クロック分の時間とする場合と比べて、より高速にデータを読み出しできる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…メモリシステム
２…ＮＡＮＤ型フラッシュメモリ
３…ＲＡＭ部
４…コントローラ部
１０…ＮＡＮＤメモリセルアレイ
１１…ロウデコーダ
１２…ページバッファ
１３…電圧発生回路
１４…シーケンサ
１５ １６…オシレータ
２０…ＥＣＣ部
２１…ＥＣＣバッファ
２２…ＥＣＣエンジン
３０…ＳＲＡＭ
３１…ＤＱバッファ
３２…メモリセルアレイ
３３…センスアンプ
３４…ロウデコーダ
４０…インターフェース部
４１ ４２…バーストバッファ
５０…アクセスコントローラ
６０…レジスタ
６１…ＣＵＩ
６２…ステートマシン
６３…アドレス／コマンド発生回路
６４…アドレス／タイミング発生回路
７０ａ ７０ｂ…リードデータスイッチＲＤＳ
７１…マスターラッチ回路
７２…スレーブラッチ回路

Claims (5)

1. メモリセルアレイとセンスアンプを有する複数のバンクと、
   前記バンクにデータバスを介して電気的に接続されたバッファ回路と、
   複数の前記バンクそれぞれと前記バッファ回路との電気的な接続を切り替えるスイッチ回路と、
   前記バッファ回路に電気的に接続されたインターフェースと、
   前記バンク、前記バッファ回路、前記スイッチ回路、前記インターフェースを制御する制御部と
   を備え、
   前記メモリセルアレイに保持されたデータを５クロックで前記インターフェースに出力する場合において、前記バンクにクロックが入力されて１．５クロック経過後に、前記制御部は前記スイッチ回路を制御し、前記バンクとバッファ回路とを電気的な接続し、前記バーストバッファに前記バンクから読み出されたデータを出力することを特徴とするメモリシステム。
2. 前記バンクにクロックが入力されて１．５クロック経過後に、前記制御部は前記スイッチ回路に前記クロックに対して反転した反転クロックを入力することを特徴とする請求項１記載のメモリシステム。
3. 請求項１又は請求項２記載のメモリシステムは、
   前記バーストバッファに電気的に接続されたマスターラッチ回路と、
   前記マスターラッチ回路と前記インターフェースの間に電気的に接続されたスレーブラッチ回路とをさらに備え、
   前記マスターラッチ回路にデータ転送用のクロックが入力されて０．５クロック経過後に、スレーブラッチ回路にデータ転送用のクロックが入力されることを特徴とするメモリシステム。
4. 前記マスターラッチ回路に入力される前記データ転送用のクロックは、前記クロックに対して反転した反転クロックであることを特徴とする請求項３記載のメモリシステム。
5. 複数のバンクとして、第１バンクと第２バンクを少なくとも有し、
   前記スイッチ回路は、前記第１バンク及び前記第２バンクに共通に電気的に接続されており、
   前記第１バンクに入力されるクロックは、前記第２バンクに入力されるクロックに対して１周期ずれたクロックであることを特徴とする請求項１乃至請求項４いずれか１項に記載のメモリシステム。

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