DE10339665B3 - Halbleiter-Speicherbauelement, mit Steuereinrichtung zum Aktivieren von Speicherzellen und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements - Google Patents

Halbleiter-Speicherbauelement, mit Steuereinrichtung zum Aktivieren von Speicherzellen und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements Download PDF

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Abstract

Die Erfindung betrifft ein Halbleiter-Speicherbauelement (1) und ein Verfahren zum Betrieb eines Halbleiter-Speicherbauelements (1), welches mehrere Speicherzellen-Arrays (3a, 3b, 3c, 3d) aufweist, die jeweils mehrere Speicherzellen-Sub-Arrays (8a, 8b, 8c, 8d) aufweisen, wobei das Verfahren die Schritte aufweist: DOLLAR A - Aktivieren (ACT) von - in einer ersten Menge von Speicherzellen enthaltenen - Speicherzellen eines ersten Speicherzellen-Sub-Arrays (8a), wenn auf eine oder mehrere der in der ersten Menge von Speicherzellen enthaltenen Speicherzellen zugegriffen werden soll; DOLLAR A - Zugreifen (RD) auf die entsprechende Speicherzelle oder Speicherzellen; DOLLAR A - Belassen der - in der ersten Menge von Speicherzellen enthaltenen - Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a) im aktivierten Zustand, wenn ein Zugriff auf eine oder mehrere weitere Speicherzellen erfolgen soll, die in einem zweiten Speicherzellen-Sub-Array (8c) desselben Speicherzellen-Arrays (3a, 3b, 3c, 3d) enthalten sind, wie der erste Speicherzellen-Sub-Array (8a), bis über das Ende des Zugriffs auf die eine oder mehreren weiteren Speicherzellen hinaus, wenn vom zweiten Speicherzellen-Sub-Array (8c) verwendete Leseverstärker-Einrichtungen vom ersten Speicherzellen-Sub-Array (8a) nicht verwendet werden; und DOLLAR A - Deaktivieren (PRE) der - in der ersten Menge von Speicherzellen enthaltenen - Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a) erst dann, wenn ein Zugriff auf eine oder mehrere zusätzliche ...

Description

  • Die Erfindung betrifft ein Verfahren zum Betrieb eines Halbleiter-Speicherbauelements, sowie ein Halbleiter-Speicherbauelement mit Steuereinrichtung zum Aktivieren von Speicherzellen.
  • Bei Halbleiter-Speicherbauelementen unterscheidet man zwischen sog. Funktionsspeicher-Bauelementen (z.B. PLAs, PALs, etc.), und sog. Tabellenspeicher-Bauelementen, z.B. ROM-Bauelementen (ROM = Read Only Memory bzw. Festwertspeicher), und RAM-Bauelementen (RAM = Random Access Memory bzw. Schreib-Lese-Speicher). Ein RAM-Bauelement ist ein Speicher, bei dem man nach Vorgabe einer Adresse Daten abspeichern, und unter dieser Adresse später wieder auslesen kann. Die entsprechende Adresse kann über sog. Adreß-Anschlüsse bzw. Adreß-Eingabe-Pins in das RAM-Bauelement eingegeben werden; zur Ein- und Ausgabe der Daten sind mehrere, z.B. 16 sog. Daten-Anschlüsse bzw. Daten-Ein-/Ausgabe-Pins (I/Os bzw. Input/Outputs) vorgesehen. Durch Anlegen eines entsprechenden Signals (z.B. eines Read/Write-Signals) an einen Schreib-/Lese-Auswahl-Anschluß bzw. -Pin kann ausgewählt werden, ob (momentan) Daten abgespeichert, oder ausgelesen werden sollen.
  • Da in einem RAM-Bauelement möglichst viele Speicherzellen untergebracht werden sollen, ist man bemüht, diese so einfach wie möglich zu realisieren. Bei sog. SRAMs (SRAM = Static Random Access Memory) bestehen die einzelnen Speicherzellen z.B. aus wenigen, beispielsweise 6 Transistoren, und bei sog. DRAMs (DRAM = Dynamic Random Access Memory) i.A. nur aus einem einzigen, entsprechend angesteuerten Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann. Diese Ladung bleibt allerdings nur für kurze Zeit erhalten; deshalb muß regelmäßig, z.B. ca. alle 64 ms, ein sog. „Refresh" durchgeführt werden.
  • Aus technologischen Gründen sind bei Speicher-, insbesondere DRAM-Bauelementen die einzelnen Speicherzellen – in einer Vielzahl von Zeilen und Spalten nebeneinanderliegend – in einer rechteckförmigen Matrix bzw. einem rechteckförmigen Array angeordnet. Um eine entsprechend hohe Gesamt-Speicherkapazität zu erzielen, und/oder um eine möglichst hohe Daten-Lese- bzw. -Schreib-Geschwindigkeit zu erreichen, können in einem einzelnen RAM-Bauelement bzw. -Chip („multibank chip") – statt eines einzigen Arrays – mehrere, z.B. vier – im wesentlichen rechteckförmige – Einzel-Arrays vorgesehen sein (sog. „memory banks").
  • Um einen Schreib- oder Lesezugriff durchzuführen, muß eine bestimmte, feststehende Abfolge von Befehlen durchlaufen werden: Beispielsweise wird zunächst mit Hilfe eines Wortleitungs-Aktivier-Befehls (activate Befehl (ACT)) eine entsprechende – insbesondere einem bestimmten Einzel-Array („memory bank") zugeordnete – (und durch die Zeilen-Adresse („Row-Address") definierte) Wortleitung aktiviert. Daraufhin wird – mit Hilfe eins entsprechenden Lese- oder Schreib-Befehls (Read- (RD-) bzw. Write- (WT-) Befehl) – veranlasst, dass die entsprechenden – durch die entsprechende Spalten-Adresse („Column-Address") dann genau spezifizierten – Daten entsprechend ausgegeben (oder eingelesen) werden. Als nächstes wird – mit Hilfe eines Wortleitungs-Deaktivier-Befehls (z.B. eines precharge Befehls (PRE-Befehl)) die entsprechende Wortleitung wieder deaktiviert, und der entsprechende Array („memory bank") auf den nächsten Wortleitungs-Aktivier-Befehl (activate Befehl (ACT)) vorbereitet.
  • Um ein fehlerfreies Arbeiten des DRAM-Bauelements zu gewährleisten, müssen bestimmte Zeit-Bedingungen eingehalten werden.
  • Beispielsweise muß zwischen dem Wortleitungs-Aktivier-Befehl (ACT-Befehl) und einem entsprechenden Lese- (oder Schreib-) Befehl (RD- (oder WT-) Befehl) ein bestimmter zeitlicher Abstand tRCD liegen (sog. RAS-CAS-Verzögerung). Die RAS-CAS-Verzögerung ergibt sich z.B. aus der Zeit, die die Leseverstärker („sense amplifier") zur Verstärkung der von den durch die Wortleitung angesprochenen Speicherzellen gelieferten Daten benötigen. Entsprechend muß auch zwischen einem auf den Lese- (oder Schreib-) Befehl (RD- (oder WT-) Befehl) folgenden Wortleitungs-Deaktivier-Befehl (PRE-Befehl) und einem nachfolgenden Wortleitungs-Aktivierbefehl (ACT-Befehl) ein entsprechender zeitlicher Abstand tRP (sog. „row precharge time" – Verzögerung) eingehalten werden.
  • Durch das – bereits oben erläuterte – Vorsehen mehrerer, voneinander unabhängiger Arrays („memory banks") in einem einzelnen DRAM-Bauelement – für die von einer entsprechenden Speicherbauelement-Steuereinrichtung („memory controller") jeweils unabhängig voneinander entsprechende Wortleitungs-Aktivier- und -Deaktivier-Befehle, etc. erzeugt werden – können die – insgesamt sich für das Bauelement ergebenden, beim Schreiben bzw. Lesen von Daten auftretenden – Verzögerungszeiten reduziert, und damit die Leistungsfähigkeit des DRAM-Bauelements erhöht werden (beispielsweise deshalb, weil parallel bzw. zeitlich überlappend bei mehreren, verschiedenen Arrays („memory banks") entsprechende Schreib- oder Lesezugriffe durchgeführt werden können).
  • Um die Leistungsfähigkeit eines entsprechenden DRAM-Bauelements weiter zu erhöhen, kann von der entsprechenden Speicherbauelement-Steuereinrichtung („memory controller") – nach der Ausgabe eines entsprechenden Wortleitungs-Aktivier-Befehls (ACT-Befehls), und eines entsprechenden Lese- (oder Schreib-) Befehls (RD- (oder WT-) Befehls) – die jeweilige Wortleitung zunächst in einem aktivierten Zustand belassen werden (d.h, der entsprechende Wortleitungs-Deaktivier-Befehl (PRE-Befehl) zunächst unterdrückt werden).
  • Wird dann – was statistisch gesehen relativ häufig der Fall ist – bei dem entsprechenden Array („memory bank") als nächstes auf (eine) Speicherzelle(n) zugegriffen, die derselben Wortleitung bzw. Zeile zugeordnet ist/sind, wie diejenige(n) Speicherzelle(n), auf die der letzte Zugriff erfolgte, kann auf die Ausgabe eines weiteren Wortleitungs-Aktivier-Befehls (ACT-Befehls) verzichtet werden.
  • Stattdessen kann von der Speicherbauelement-Steuereinrichtung („memory controller") unmittelbar ein entsprechender Lese- (oder Schreib-) Befehl (RD- (oder WT-) Befehl) an den jeweiligen Array („memory bank") ausgegeben werden (und somit erreicht werden, dass die entsprechenden Daten – ohne dass eine entsprechende RAS-CAS-Verzögerung tRCD auftritt – sofort ausgelesen (bzw. eingegeben) werden).
  • Erst dann, wenn – was statistisch gesehen seltener der Fall ist – bei dem entsprechenden Array („memory bank") als nächstes auf (eine) Speicherzelle(n) zugegriffen werden soll, die einer anderen Wortleitung bzw. Zeile zugeordnet ist/sind, als diejenige(n) Speicherzelle(n), auf die der letzte Zugriff erfolgte, wird die entsprechende – zuletzt verwendete – Wortleitung durch Ausgabe eines entsprechenden Wortleitungs-Deaktivier-Befehls (PRE-Befehls) deaktiviert, und dann die – neue – Wortleitung aktiviert (durch Ausgabe eines entsprechenden, weiteren Wortleitungs-Aktivier-Befehls (ACT-Befehls)).
  • In Shiratake, S. et. al.: "A pseudo multi-bank DRAM with categorized access sequence", IEEE Symposium on VLSI Circuits, 17-19.6.1999, Digest of Technical Papers, S. 127–130 ist ein DRAM offenbart, bei dem eine Wortleitung aktiviert, und daraufhin umgehend wieder deaktiviert wird, wobei zu Beginn des Zugriffs auf eine weitere Wortleitung die zunächst aktivierte Wortleitung zunächst noch aktiviert sein kann, nach Beginn des Zugriffs auf die weitere Wortleitung jedoch deaktiviert wird.
    •
  • Die Erfindung hat zur Aufgabe, ein – gegenüber herkömmlichen Verfahren leistungsfähigeres – Verfahren zum Betrieb eines Halbleiter-Speicherbauelements, sowie ein – gegenüber herkömmlichen Halbleiter-Speicherbauelementen leistungsfähigeres – Halbleiter-Speicherbauelement zur Verfügung zu stellen.
  • Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1 und 5.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
  • 1 eine schematische Darstellung des Aufbaus eines Halbleiter-Speicherbauelements mit mehreren Arrays, sowie einer Speicherbauelement-Steuereinrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 2 eine schematische Detail-Darstellung des Aufbaus eines Abschnitts eines der Arrays des in 1 gezeigten Halbleiter-Speicherbauelements;
  • 3 eine schematische Detail-Darstellung des Aufbaus eines Teil-Abschnitts des in 2 gezeigten Array-Abschnitts; und
  • 4 ein schematisches Timing-Diagramm von bei der Steuerung der in den 1, 2 und 3 gezeigten Arrays/Sub-Arrays verwendeten Signalen.
    •
  • In 1 ist eine schematische Darstellung des Aufbaus eines Halbleiter-Speicherbauelements 1 bzw. Halbleiter-Speicher-Chips, sowie einer – zentralen – Speicherbauelement-Steuereinrichtung 5 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung gezeigt.
  • Bei dem Halbleiter-Speicherbauelement 1 kann es sich z.B. um ein – auf CMOS-Technologie beruhendes – Tabellenspeicher-Bauelement handeln, z.B. ein RAM-Speicherbauelement (RAM = Random Access Memory bzw. Schreib-Lese-Speicher), insbesondere ein DRAM-Speicherbauelement (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher).
  • Beim Halbleiter-Speicherbauelement 1 können – nach Eingabe einer entsprechenden Adresse (z.B. durch die Speicherbauelement-Steuereinrichtung 5) – unter der jeweiligen Adresse Daten abspeichert, und unter dieser Adresse später wieder ausgelesen werden.
  • Die Adresse kann in mehreren, z.B. zwei aufeinanderfolgenden Schritten eingegeben werden (z.B. zunächst eine Zeilen-Adresse („Row-Address") – und ggf. Teile einer Spalten-Adresse („Column-Address") (und/oder ggf. weitere Adress-Teile, oder Teile hiervon (s.u.)) -, und dann die Spalten-Adresse („Column-Address") (bzw. die übrigen Teile der Spalten-Adresse („Column-Address"), und/oder – erst jetzt – die o.g. weiteren Adress-Teile (bzw. die übrigen Teile hiervon) (s.u.)), etc.).
  • Durch Anlegen eines entsprechenden Steuer-Signals (z.B. eines Read/Write-Signals) – z.B. durch die Speicherbauelement- Steuereinrichtung 5 – kann jeweils ausgewählt werden, ob Daten abgespeichert, oder ausgelesen werden sollen.
  • Die in das Halbleiter-Speicherbauelement 1 eingegebenen Daten werden dort, wie im folgenden noch genauer erläutert wird, in entsprechenden Speicherzellen abgespeichert, und später wieder aus den entsprechenden Speicherzellen ausgelesen.
  • Jede Speicherzelle besteht z.B. aus wenigen Elementen, insbesondere nur aus einem einzigen, entsprechend angesteuerten Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann.
  • Wie aus 1 hervorgeht, ist jeweils eine bestimmte Anzahl von Speicherzellen – jeweils in mehreren Zeilen und Spalten nebeneinanderliegend – jeweils in einem rechteckförmigen bzw. quadratischen Array („memory bank") 3a, 3b, 3c, 3d liegend angeordnet, so daß in einem Array 3a, 3b, 3c, 3d – entsprechend der Anzahl der enthaltenen Speicherzellen – z.B. jeweils 32 MBit, 64 MBit, 128 MBit, 256 MBit, etc. gespeichert werden können.
  • Wie in 1 weiter gezeigt ist, weist das Halbleiter-Speicherbauelement 1 mehrere, z.B. vier, jeweils im wesentlichen identisch aufgebaute, gleichmäßig über die Fläche des Bauelements verteilte, und – im wesentlichen unabhängig voneinander durch die o.g. Speicherbauelement-Steuereinrichtung 5 gesteuerte – Speicherzellen- Arrays 3a, 3b, 3c, 3d (hier: die memory banks 0–3) auf, so dass sich entsprechend eine Gesamt-Speicherkapazität von z.B. 128 MBit, 256 MBit, 512 MBit, bzw. 1024 MBit (bzw. 1 GBit) für das Halbleiter-Speicherbauelement 1 ergibt.
  • Durch das Vorsehen mehrerer, im wesentlichen unabhängiger Arrays 3a, 3b, 3c, 3d kann erreicht werden, dass – parallel bzw. zeitlich überlappend – bei mehreren, verschiedenen Arrays 3a, 3b, 3c, 3d entsprechende Schreib- oder Lesezugriffe durchgeführt werden können.
  • Die o.g. (in das Halbleiter-Speicherbauelement 1 bzw. die Speicherbauelement-Steuereinrichtung 5 eingegebene) Adresse enthält – als Teil der o.g. weiteren Adress-Teile – eine entsprechende Anzahl (hier z.B. zwei) Bits („Array-Auswahl-Bits" bzw. „bank address bits"), die dazu dienen, beim Abspeichern bzw. Auslesen von Daten den jeweils gewünschten Array 3a, 3b, 3c, 3d anzusprechen.
  • Wie im folgenden noch genauer erläutert wird, und wie z.B. in 2 gezeigt ist, enthält jeder der Arrays 3a, 3b, 3c, 3d eine bestimmte Anzahl (z.B. zwischen 10 und 100, insbesondere zwischen 20 und 70, beispielsweise zwischen 30 und 40, z.B. 32) Sub-Arrays 8a, 8b, 8c, 8d („sub-banks" 8a, 8b, 8c, 8d).
  • Die Sub-Arrays 8a, 8b, 8c, 8d sind jeweils im wesentlichen identisch aufgebaut, im wesentlichen rechteckförmig ausgestaltet, und weisen jeweils eine bestimmte Anzahl von – jeweils in mehreren Zeilen und Spalten nebeneinanderliegenden – Speicherzellen auf.
  • Zwischen je zwei Sub-Arrays 8a, 8b, 8c, 8d (und zwischen dem Sub-Array 8a, und einem daran angrenzenden – hier ebenfalls im wesentlichen rechteckförmigen – Dekodier-/Daten-Verstärker-Bereich 11) befinden sich jeweils – hier ebenfalls im wesentlichen jeweils rechteckförmige – Leserverstärker-Bereiche 10a, 10b, 10c, 10d.
  • In jedem der Leserverstärker-Bereiche 10a, 10b, 10c, 10d sind jeweils eine Vielzahl von Leseverstärkern („sense amplifier") angeordnet, wobei die entsprechenden Leseverstärker (bzw. genauer: die in den jeweils zwischen zwei verschiedenen Sub-Arrays 8a, 8b, 8c, 8d liegenden Leserverstärker-Bereiche 10b, 10c angeordneten Leseverstärker) jeweils zwei verschiedenen Sub-Arrays 8a, 8b, 8c, 8d zugeordnet sind (nämlich den jeweils direkt an den entsprechenden Leserverstärker-Bereich 10b, 10c angrenzenden Sub-Arrays 8a, 8b bzw. 8c, 8d, etc.).
  • Die o.g. (in das Halbleiter-Speicherbauelement 1 bzw. die Speicherbauelement-Steuereinrichtung 5 eingegebene) Adresse enthält – anders als bei herkömmlichen Halbleiter-Speicherbauelementen – als weiteren Teil der o.g. weiteren Adress-Teile – eine entsprechende Anzahl (hier z.B. vier) Bits RA<0:4> („Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits"), die dazu dienen, beim Abspeichern bzw. Auslesen von Daten – innerhalb des durch die „Array-Auswahl-Bits" bzw. „bank address bits" spezifizierten Arrays 3a, 3b, 3c, 3d – den jeweils gewünschten Sub-Array 8a, 8b, 8c, 8d bzw. die jeweils gewünschte sub-bank 8a, 8b, 8c, 8d anzusprechen.
  • Durch das Vorsehen mehrerer, im wesentlichen unabhängiger Sub-Arrays 8a, 8b, 8c, 8d kann – wie im folgenden noch genauer erläutert wird – erreicht werden, dass – parallel bzw. zeitlich überlappend – bei mehreren, verschiedenen Sub-Arrays 8a, 8b, 8c, 8d entsprechende Schreib- oder Lesezugriffe durchgeführt werden können (solange sichergestellt ist, dass die entsprechenden Sub-Arrays 8a, 8b, 8c, 8d nicht nebeneinanderliegen, d.h. an ein- und denselben Leserverstärker-Bereich 10b, 10c angrenzen (dessen Leseverstärker – wie oben erläutert – jeweils beiden an den entsprechenden Leserverstärker-Bereich 10b, 10c angrenzenden Sub-Arrays 8a, 8b, 8c, 8d zugeordnet sind, d.h. – zu einem bestimmten Zeitpunkt – jeweils nur die Daten aus jeweils einem der beiden angrenzenden Sub-Arrays 8a, 8b, 8c, 8d auslesen können)).
  • Wie aus 1 und 2 hervorgeht, weist jeder Array eine – dem jeweiligen Array 3a, 3b, 3c, 3d separat zugeordnete, hier ebenfalls im wesentlichen rechteckförmige – Array-Steuereinrichtung 6a, 6b, 6c, 6d (BC bzw. „bank control") auf, die angrenzend an den o.g. Dekodier-/Daten-Verstärker-Bereich 11, und einen – im folgenden noch genauer erläuterten – Sub-Array-Steuer-Bereich 7a, 7b, 7c, 7d (SBC bzw. „sub-bank control") in einem Eck-Bereich des jeweiligen Arrays 3a, 3b, 3c, 3d angeordnet ist.
  • Gemäß 2 weist der – angrenzend an die o.g. Sub-Arrays 8a, 8b, 8c, 8d und die Leserverstärker-Bereiche 10a, 10b, 10c, 10d eines Arrays 3a, 3b, 3c, 3d angeordnete, im wesentlichen rechteckförmige – Sub-Array-Steuer-Bereich 7a, 7b, 7c, 7d eine Vielzahl von Sub-Array-Steuereinrichtungen 9a, 9b, 9c, 9d auf (hier: z.B. zwischen 10 und 100, insbesondere zwischen 20 und 70, beispielsweise zwischen 30 und 40, z.B. 32), welche jeweils einem bestimmten der o.g. Sub-Arrays 8a, 8b, 8c, 8d eines Arrays 3a, 3b, 3c, 3d separat zugeordnet sind (und jeweils den zwei an den entsprechenden Sub-Array 8a, 8b, 8c, 8d angrenzenden, diesem zugeordneten Leserverstärker-Bereichen 10a, 10b, 10c, 10d).
  • Jede der Sub-Array-Steuereinrichtungen 9a, 9b, 9c, 9d ist im wesentlichen identisch aufgebaut, und im wesentlichen rechteckförmig ausgestaltet, und angrenzend an den jeweiligen, der jeweiligen Sub-Array-Steuereinrichtung 9a, 9b, 9c, 9d jeweils separat zugeordneten Sub-Array 8a, 8b, 8c, 8d, und den zwei diesem jeweils zugeordneten Leserverstärker-Bereichen 10a, 10b, 10c, 10d angeordnet.
  • Wie aus 2 hervorgeht, verlaufen innerhalb jedes Sub-Arrays 8a, 8b, 8c, 8d (von der entsprechenden Sub-Array-Steuereinrichtung 9a, 9b, 9c, 9d aus) jeweils eine Vielzahl von Wortleitungen 12 (in 2 ist der Übersichtlichkeit halber lediglich einzige Wortleitung, nämlich die Wortleitung WL dargestellt). Die Anzahl der pro Sub-Array 8a, 8b, 8c, 8d vorgesehenen Wortleitungen 12 kann z.B. der Anzahl der Speicherzellen-Zeilen im jeweiligen Sub-Array 8a, 8b, 8c, 8d entsprechen (oder z.B. – beispielsweise bei gleichzeitigem Auslesen/Abspeichern von jeweils mehreren, z.B. 2, 4, oder 8 Bits – entsprechend einem Bruchteil hiervon (z.B. der Hälfte, einem Viertel, oder einem Achtel)).
  • Die einzelnen Wortleitungen 12 sind – in äquidistanten Abständen – parallel zueinanderliegend angeordnet (und verlaufen parallel zum äußeren Rand des jeweiligen Sub-Arrays 8a, 8b, 8c, 8d).
  • Wie weiter aus 2 hervorgeht, verlaufen – von dem entsprechenden Dekodier-/Daten-Verstärker-Bereich 11 des jeweiligen Arrays 3a aus – senkrecht zu den Wortleitungen 12, und quer durch die entsprechenden Sub-Arrays 8a, 8b, 8c, 8d (und entsprechende, z.B. dazwischenliegende Leserverstärker-Bereiche 10a, 10b, 10c) des jeweiligen Arrays 3a hindurch eine Vielzahl von Datenleitungen 13a, 13b (Leitungen MDQ <0:A-1>, mit z.B. A = 64) (in 2 ist der Übersichtlichkeit halber lediglich eine einzige MDQ-Leitung, nämlich die MDQ-Leitung 13a dargestellt).
  • Die MDQ-Leitungen 13a, 13b, etc. können – abhängig von der jeweiligen Adresse – jeden beliebigen der im jeweiligen Array 3a enthaltenen Sub-Arrays 8a, 8b, 8c, 8d ansprechen.
  • Die einzelnen MDQ-Leitungen 13a, 13b sind – in äquidistanten Abständen – parallel zueinanderliegend angeordnet.
  • Gemäß 3 verlaufen innerhalb jedes Leserverstärker-Bereichs 10a, 10b des entsprechenden Arrays 3a – parallel zu den Wortleitungen 12 in den neben den Leserverstärker-Bereichen 10a, 10b liegenden Sub-Arrays 8a, und quer zu den o.g. MDQ-Leitungen 13a, 13b – jeweils eine Vielzahl von weiteren Datenleitungen 14, 15 (LDQ-Leitungen 14, 15) (in 3 sind der Übersichtlichkeit halber lediglich zwei derartige Leitungen 14, 15 dargestellt).
  • Die Anzahl der pro Leserverstärker-Bereich 10a, 10b vorgesehenen LDQ-Leitungen 14, 15 (z.B. die Anzahl der im Leserverstärker-Bereich 10a vorgesehenen, weiteren Datenleitungen LDQa (Leitung 15, etc.), sowie die Anzahl der im Leserverstärker-Bereich 10b vorgesehenen, weiteren Datenleitungen LDQb (Leitung 14, etc.), usw., kann typischerweise relativ klein sein (z.B. 2 oder 4).
  • Die Länge eines Einzel- (bzw. Teil-) Leitungs-Stücks der LDQ-Leitungen 14, 15 kann im wesentlichen einen bestimmten Bruchteil der Länge des jeweiligen Leseverstärker-Bereichs 10a, 10b betragen, z.B. ca. 1/M (z.B. 1/16 oder 1/32) der jeweiligen Leseverstärker-Bereichs-Länge.
  • Die einzelnen LDQ-Leitungen 14, 15 eines bestimmten Leserverstärker-Bereichs 10a, 10b sind – in äquidistanten Abständen – parallel zueinanderliegend angeordnet.
  • Wie aus 3 weiter hervorgeht, sind sämtliche der in einem bestimmten Leserverstärker-Bereich 10a, 10b liegenden LDQ-Leitungen 14, 15 über entsprechende Schalter 16a, 16b (MDQ-Schalter 16a, 16b) (hier: über über entsprechende Steuerleitungen 17a, 17b ansteuerbare Transistoren 16a, 16b) an die dem entsprechenden Leseverstärker-Bereich 10a, 10b (bzw. dem entsprechenden Sub-Array 8a) zugeordneten MDQ-Leitungen 13a, 13b angeschlossen.
  • Je nachdem, ob der entsprechende Schalter 16a, 16b geschlossen, oder geöffnet ist (bzw. hier: der entsprechende, als Schalter verwendete Transistor 16a, 16b – abhängig von dem Zustand eines an der entsprechenden Steuerleitung 17a, 17b anliegenden Steuersignals – in einem leitenden, oder einem gesperrten Zustand ist), ist die entsprechende LDQ-Leitung 14, 15 mit der ihr zugeordneten MDQ-Leitung 13a, 13b leitend verbunden, oder elektrisch von dieser getrennt.
  • Wie aus 2 hervorgeht, verlaufen – von dem entsprechenden Dekodier-/Daten-Verstärker-Bereich 11 des jeweiligen Arrays 3a aus – quer durch sämtliche Sub-Arrays 8a, 8b, 8c, 8d (und entsprechende, dazwischenliegende Leserverstärker-Bereiche 10a, 10b, 10c) des jeweiligen Arrays 3a hindurch eine Vielzahl von Daten- bzw. Spalten-Auswahl-Leitungen 18 (CSL- (Column Select-) Leitungen 18) (in 2 ist der Übersichtlichkeit halber lediglich eine einzige CSL-Leitung, nämlich die CSL-Leitung 18 dargestellt).
  • Die CSL-Leitungen 18 verlaufen parallel zu den MDQ-Leitungen 13a, 13b, und senkrecht zu den Wortleitungen 12, und den LDQ-Leitungen 14, 15. Die einzelnen CSL-Leitungen 18 sind – in äquidistanten Abständen (und sich im wesentlichen über den gesamten Bereich der jeweiligen Sub-Arrays 8a, 8b, 8c, 8d bzw. Leserverstärker-Bereiche 10a, 10b, 10c erstreckend) – parallel zueinanderliegend angeordnet.
  • Die Anzahl B der CSL-Leitungen 18 kann z.B. der Anzahl der Speicherzellen-Spalten im jeweiligen Array 3a bzw. Sub-Array 8a, 8b, 8c, 8d entsprechen (oder z.B. – beispielsweise bei gleichzeitigem Auslesen/Abspeichern von jeweils mehreren, z.B. 2, 4, oder 8 Bits – entsprechend einem Bruchteil hiervon (z.B. der Hälfte, einem Viertel, oder einem Achtel)).
  • Beim vorliegenden Ausführungsbeispiel können z.B. B = 2048 CSL-Leitungen 18 vorgesehen sein.
  • Die – zentrale – Speicherbauelement-Steuereinrichtung 5 („memory controller") kann – wie in 1 beispielhaft dargestellt – als separates, mit dem DRAM-Halbleiter-Speicherbauelement 1 über externe Pins kommunizierendes Halbleiter-Bauelement ausgebildet sein.
  • Alternativ kann die Speicherbauelement-Steuereinrichtung 5 z.B. auch auf ein- und demselben Chip 1 angeordnet sein, wie die o.g. Speicherzellen- Arrays 3a, 3b, 3c, 3d (memory banks 0–3).
  • Um einen Schreib- oder Lesezugriff durchzuführen, wird beim hier gezeigten Ausführungsbeispiel eine bestimmte, feststehende, spezielle Abfolge von Befehlen durchlaufen: Und zwar wird zunächst – wie z.B. auch in 4 veranschaulicht ist – mit Hilfe eines Wortleitungs- bzw. Sub-Array-Aktivier-Befehls (activate Befehl (ACT)) eine entsprechende – einem bestimmten, durch die o.g. Adresse (insbesondere die o.g. „Sub-Array-Auswahl-Bits" bzw. „subbank address bits") festgelegten Sub-Array 8a, 8b, 8c, 8d eines bestimmten – ebenfalls durch die o.g. Adresse (insbesondere die o.g. „Array-Auswahl-Bits" bzw. „bank address bits") festgelegten Array 3a, 3b, 3c, 3d zugeordnete – (und ebenfalls durch die o.g. Adresse, insbesondere die jeweilige Zeilen-Adresse („Row-Address") definierte) Wortleitung 12 bzw. Zeile von Speicherzellen aktiviert, bzw. – alternativ – sämtliche Wortleitungen des durch die „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" definierten Sub-Arrays 8a, 8b, 8c, 8d.
  • Dies geschieht z.B. dadurch, dass – wie in 1 veranschaulicht ist – von der Speicherbauelement-Steuereinrichtung 5 über eine dem jeweils anzusprechenden Array 3a, 3b, 3c, 3d (bzw. dessen Array-Steuereinrichtung 6a, 6b, 6c, 6d) zugeordnete Steuerleitung 4a, 4b, 4c, 4d (oder alternativ z.B. an sämtliche Arrays 3a, 3b, 3c, 3d (bzw. Array-Steuereinrichtungen 6a, 6b, 6c, 6d) des Halbleiter-Speicherbauelements 1) ein entsprechendes Wortleitungs- bzw. Sub-Array-Aktivier-Befehls-Signal (ACT-Signal) gesendet wird (und – z.B. gleichzeitig – die o.g. Adresse).
  • Die Adresse – insbesondere die Zeilen-Adresse („Row-Address") (und/oder die Spalten-Adresse („Column-Address"), und/oder die „Array-Auswahl-Bits" bzw. „bank address bits", und/oder die „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits") – wird in einer lokalen (in oder nahe bei dem jeweiligen Array 3a, 3b, 3c, 3d liegenden, diesem zugeordneten) Speichereinrichtung zwischengespeichert, und/oder – insbesondere die Zeilen-Adresse („Row-Address") – in einer (in oder nahe bei den Sub-Array-Steuereinrichtungen 9a, 9b, 9c, 9d liegenden, diesen zugeordneten) weiteren Speichereinrichtung (auf ein Zwischenspeichern der Adresse – insbesondere der Zeilen-Adresse („Row-Address") – in einer zentralen, z.B. in oder nahe bei der Speicherbauelement-Steuereinrichtung 5 liegenden, dieser zugeordneten Speichereinrichtung kann bzw. muß – wie sich aus den Ausführungen unten ergibt – verzichtet werden).
  • Dadurch, dass – wie bereits oben erläutert – eine gegenüber herkömmlich verwendeten Adressen um die o.g. „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" erweiterte Adresse verwendet wird, können beim vorliegenden Ausführungsbeispiel durch das Aussenden mehrerer entsprechender (aufeinanderfolgender) Wortleitungs- bzw. Sub-Array-Aktivier-Befehls-Signale (ACT-Signale) in jedem Array 3a, 3b, 3c, 3d (z.B. nacheinander, insbesondere z.B. bei aufeinanderfolgenden Takten des Takt-Signals CLK) mehrere – in verschiedenen Sub-Arrays 8a, 8b, 8c, 8d ein- und desselben Arrays 3a, 3b, 3c, 3d liegende – Wortleitungen 12, bzw. mehrere, verschiedene Sub-Arrays 8a, 8b, 8c, 8d ein- und desselben Arrays 3a, 3b, 3c, 3d in einen aktivierten Zustand gebracht werden, und – parallel – im aktivierten Zustand belassen werden (so dass sich bei ein- und demselben Array 3a, 3b, 3c, 3d mehrere, z.B. mehr als 2, 4, 8, oder 10 Sub-Arrays 8a, 8b, 8c, 8d – bzw. entsprechende Wortleitungen – gleichzeitig in einem aktivierten Zustand befinden).
  • Wie bereits oben erläutert, sind in jedem der Leserverstärker-Bereiche 10a, 10b, 10c, 10d des jeweiligen Arrays 3a, 3b, 3c, 3d jeweils eine Vielzahl von Leseverstärkern („sense amplifier") angeordnet, wobei die entsprechenden Leseverstärker (bzw. genauer: die in den jeweils zwischen zwei verschiedenen Sub-Arrays 8a, 8b, 8c, 8d liegenden Leserverstärker-Bereichen 10b, 10c angeordneten Leseverstärker) jeweils zwei verschiedenen Sub-Arrays 8a, 8b, 8c, 8d zugeordnet sind (nämlich den jeweils direkt an den entsprechenden Leserverstärker-Bereich 10b, 10c, angrenzenden Sub-Arrays 8a, 8b bzw. 8c, 8d, etc.).
  • Deshalb muß (z.B. durch die Speicherbauelement-Steuereinrichtung 5) sichergestellt werden, dass nicht – parallel bzw. gleichzeitig – Wortleitungen 12 aktiviert werden bzw. sind, die zwei verschiedenen, aber an ein- und denselben Leseverstärker-Bereich 10b, 10c angrenzenden Sub-Arrays 8a, 8b zugeordnet sind, bzw. – parallel bzw. gleichzeitig – an ein- und denselben Leseverstärker-Bereich 10n, 10c angrenzende Sub-Arrays 8a, 8b (sondern nur jeweils Wortleitungen in höchstens jedem zweiten Sub-Array 8a, 8c, hier z.B, höchstens in 16 Sub-Arrays 8a, 8c, bzw. höchstens jeder zweite Sub-Array 8a, 8c).
  • In Reaktion auf den Empfang des o.g. Wortleitungs- bzw. Sub-Array-Aktivier-Befehls-Signals (ACT-Signals) wird von der jeweiligen, separat für jeden Array 3a, 3b, 3c, 3d vorgesehenen, das jeweilige ACT-Befehls-Signal empfangenden Array-Steuereinrichtung 6a, 6b, 6c, 6d (oder alternativ: von der entsprechenden Sub-Array-Steuereinrichtung 9a, 9b, 9c, 9d) veranlaßt, dass die in den in der jeweiligen – durch die jeweilige Zeilen-Adresse („Row-Address") definierten – Zeile des – durch die o.g. „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" definierten – Sub-Arrays 8a, 8b angeordneten Speicherzellen abgespeicherten Daten-Werte von den der entsprechenden Wortleitung zugeordneten Leseverstärkern („sense amplifier") des jeweiligen Leserverstärker-Bereichs 10a, 10b ausgelesen werden („aktivierter Zustand" der Wortleitung), bzw. – alternativ – sämtliche in sämtlichen Speicherzellen des – durch die o.g. „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" definierten – Sub-Arrays 8a, 8b abgespeicherte Daten-Werte („aktivierter Zustand" des Sub-Arrays 8a, 8b).
  • Wie weiter unten noch genauer erläutert wird, wird diese Wortleitung bzw. dieser Sub-Array solange im aktivierten Zustand belassen, bis ein Zugriff auf eine weitere Wortleitung eines weiteren Sub-Arrays 8a, 8b (bzw. auf einen weiteren Sub-Array 8a, 8b) erfolgen soll, der an ein- und denselben Leseverstärker-Bereich 10b, 10c angrenzt, wie der Sub-Array 8a, 8b der – wie oben erläutert – aktivierten Wortleitung (bzw, der aktivierte Sub-Array 8a, 8b).
  • Mit anderen Worten kann die Wortleitung bzw. der Sub-Array 8a, 8b dann im o.g. aktivierten Zustand belassen werden, wenn später ein Zugriff auf dieselbe Wortleitung, oder auf eine im selben Sub-Array 8a, 8b angeordnete Wortleitung, oder auf eine Wortleitung erfolgen soll, die zwar im selben Array 3a, 3b, 3c, 3d angeordnet ist, wie die aktivierte Wortleitung bzw. der aktivierte Sub-Array 8a, 8b, jedoch in einem Sub-Array 8a, 8b, der nicht an ein- und denselben Leseverstärker-Bereich 10b, 10c angrenzt, wie der aktivierte Sub-Array 8a, 8b (bzw. der Sub-Array 8a, 8b der – wie oben erläutert – aktivierten Wortleitung) – oder falls ein Zugriff auf eine Wortleitung eines anderen Arrays 3a, 3b, 3c, 3d stattfinden soll.
  • Solange die Wortleitung bzw. der Sub-Array 8a, 8b im o.g. aktivierten Zustand belassen wird, wird von der Speicherbauelement-Steuereinrichtung 5 des Halbleiter-Speicherbauelements 1 noch kein entsprechendes – die zu deaktivierende Wortleitung bzw. den zu deaktivierenden Sub-Array mit einer entsprechenden Adresse kennzeichnendes – Wortleitungs- bzw. Sub-Array-Deaktivier-Befehls-Signal (Precharge- bzw. PRE-Befehls-Signal) gesendet.
  • Wie aus 4 hervorgeht, wird z.B. in dem unmittelbar auf denjenigen Takt CLK1 (bzw. diejenige, positive Takt-Flanke 21), zu dem (bzw. zu der) das o.g. Wortleitungs- bzw. Sub-Array-Aktivier-Befehls-Signal (ACT-Signal) gesendet wurde (bzw. stabil anlag), folgenden Takt CLK2 von der Speicherbauelement-Steuereinrichtung 5 über eine dem jeweils anzusprechenden Array 3a, 3b, 3c, 3d (bzw. dessen Array- Steuereinrichtung 6a, 6b, 6c, 6d) zugeordnete Steuerleitung (oder alternativ z.B. an sämtliche Arrays 3a, 3b, 3c, 3d (bzw. Array-Steuereinrichtungen 6a, 6b, 6c, 6d) des Halbleiter-Speicherbauelements 1) ein entsprechendes Lese- oder Schreib-Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) gesendet (welches – an der unmittelbar auf die Takt-Flanke 21 folgenden Takt-Flanke 22 – stabil an der entsprechenden Steuerleitung anliegt) (hier z.B. ein – den Sub-Array 8a ansprechendes – „RD8a"-Signal).
  • Zusammen mit dem Lese- oder Schreib-Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) können – von der Speicherbauelement-Steuereinrichtung 5 (oder alternativ: der Array- bzw. Sub-Array-Steuereinrichtung 6a, 9a, 9b, 9c, 9d) – die o.g. „Sub-Array-Auswahl-Bits", und/oder die Spalten-Adresse („Column-Address") ausgesendet (bzw. aus der o.g. Speichereinrichtung ausgelesen) werden.
  • In Reaktion auf den Empfang des o.g. Lese- oder Schreib-Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) wird von der jeweiligen, separat für jeden Array 3a, 3b, 3c, 3d vorgesehenen, das jeweilige RD- (oder WT-) Befehls-Signal empfangenden Array-Steuereinrichtung 6a, 6b, 6c, 6d (oder alternativ: von der entsprechenden Sub-Array-Steuereinrichtung 9a, 9b, 9c, 9d) veranlaßt, dass der oder die – durch die Spalten-Adresse („Column-Address") definierte(n) – MDQ-Schalter 16a (oder alternativ sämtliche MDQ-Schalter 16a) des – durch die „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" definierten – Leserverstärker-Bereichs 10a (bzw. des dem durch die „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" definierten Sub-Arrays 8a zugeordneten Leserverstärker-Bereichs 10a) geschlossen bzw. in einen leitenden Zustand gebracht, d.h. aktiviert wird bzw. werden (z.B. durch Anlegen eines entsprechenden Steuersignals an der oder den entsprechenden Steuerleitungen 17a).
  • Dadurch wird bzw. werden die entsprechende(n) LDQ-Leitung(en) 15 mit der oder den zugeordneten MDQ-Leitung(en) 13a, 13b leitend verbunden (d.h. aktiviert).
  • Durch das – relativ frühzeitige – Aktivieren des bzw. der entsprechenden MDQ-Schalter 16a ist sichergestellt, dass – selbst bei relativ großen Signal-Verzögerungszeiten – der bzw. die entsprechende(n) MDQ-Schalter 16a rechtzeitig – d.h. bis spätestens zum nächsten Takt CLK3 (bzw. bei der nächsten, positiven Takt-Flanke 23) – im o.g. geschlossenen bzw. leitenden Zustand sind (vgl. z.B. auch den in 4 veranschaulichten (ersten) Zustands-Wechsel 31 des MDQ-Schalters 16a).
  • Sollten – aus vorangegangen Zyklen – beim entsprechenden Array 3a, 3b, 3c, 3d noch ein oder mehrere (sich von dem bzw. den o.g. – neu aktivierten – MDQ-Schalter(n) 16a unterscheidende) MDQ-Schalter aktiviert sein, werden diese – gleichzeitig mit dem Aktivieren des bzw. der o.g. MDQ-Schalter(s) 16a – deaktiviert, d.h. in einen offenen bzw. gesperrten Zustand gebracht (z.B. wiederum unter Steuerung durch die entsprechende Array-Steuereinrichtung 6a, 6b, 6c, 6d (oder alternativ: die entsprechende Sub-Array-Steuereinrichtung 9a, 9b, 9c, 9d), beispielsweise durch Anlegen entsprechender Steuersignale an die entsprechenden, an die zu deaktivierenden MDQ-Schalter angeschlossenen Steuerleitungen).
  • Als nächstes wird in dem unmittelbar auf denjenigen Takt CLK2 (bzw. diejenige, positive Takt-Flanke 22), zu dem (bzw. zu der) das o.g. Lese- oder Schreib-Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) gesendet wurde (bzw. stabil anlag), folgenden Takt CLK3 von der entsprechenden Array-Steuereinrichtung 6a, 6b, 6c, 6d (bzw. alternativ: der entsprechenden Sub-Array-Steuereinrichtung 9a, 9b, 9c, 9d) veranlasst, dass an der bzw. den entsprechenden – durch die entsprechende Spalten-Adresse („Column-Address") genau spezifizierten – CSL-Leitung(en) 18 entsprechende Steuersignale ausgegeben werden (vgl. z.B. den in 4 veranschaulichten Zustands-Wechsel 41 des entsprechenden Signals), die dazu führen, dass der bzw. die hierdurch – und ggf. durch die in der entsprechenden lokalen Speichereinrichtung zwischengespeicherten Zeilen-Adresse („Row-Adress") – adressierten Leseverstärker die entsprechenden – vorher ausgelesenen – Daten entsprechend ausgegeben (oder die entsprechenden Daten in die entsprechende(n) Speicherzelle(n) eingelesen werden).
  • Die von dem bzw. den entsprechenden Leseverstärker(n) ausgegebenen Daten werden der bzw. den entsprechenden LDQ-Leitung(en) 15 zugeführt, und – über den oder die entsprechenden (wie oben erläutert geschlossenen) MDQ-Schalter 16a – und die entsprechende(n) MDQ-Leitung(en) an den o.g. Dekodier-/Daten-Verstärker-Bereich 11 weitergeleitet. Dort können die Daten (bzw. die entsprechenden Datensignale) ggf. weiter verstärkt werden, und dann an dem oder den entsprechenden Daten-Pin(s) des Halbleiter-Speicherbauelements 1 ausgegeben werden.
  • Soll später z.B. auf einen – mittels eines entsprechenden ACT-Signals (und entsprechend wie oben beschrieben) bereits aktivierten – weiteren Sub-Array (z.B. den Sub-Array 8c) zugegriffen werden, wird – wie z.B. aus 4 hervorgeht – unmittelbar (hier: bei einem Takt CLK4) von der Speicherbauelement-Steuereinrichtung 5 über eine dem jeweils anzusprechenden Array 3a, 3b, 3c, 3d (bzw. dessen Array-Steuereinrichtung 6a, 6b, 6c, 6d) zugeordnete Steuerleitung (oder alternativ z.B. an sämtliche Arrays 3a, 3b, 3c, 3d (bzw. Array-Steuereinrichtungen 6a, 6b, 6c, 6d) des Halbleiter-Speicherbauelements 1) ein entsprechendes Lese- oder Schreib-Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) gesendet (welches bei der entsprechenden Takt-Flanke 24 stabil an der entsprechenden Steuerleitung anliegt) (hier z.B. ein – den Sub-Array 8c ansprechendes – „RD8c"-Signal).
  • Zusammen mit dem Lese- oder Schreib-Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) kann – von der Speicherbauelement-Steuereinrichtung 5 – die entsprechende Adresse ausgesendet werden, insbesondere die entsprechenden „Array-" und „Sub-Array-Auswahl-Bits", die Zeilen- und Spalten-Adresse, etc.
  • In Reaktion auf den Empfang des o.g. Lese- oder Schreib-Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) wird von der jeweiligen, separat für jeden Array 3a, 3b, 3c, 3d vorgesehenen, das jeweilige RD- (oder WT-) Befehls-Signal empfangenden Array-Steuereinrichtung 6a, 6b, 6c, 6d (oder alternativ: von der entsprechenden Sub-Array-Steuereinrichtung 9a, 9b, 9c, 9d) veranlaßt, dass der oder die – durch die Spalten-Adresse („Column-Address") definierte(n) – MDQ-Schalter (oder alternativ sämtliche MDQ-Schalter) des – durch die „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" definierten – Leserverstärker-Bereichs 10c (bzw, des dem durch die „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" definierten Sub-Arrays 8c zugeordneten Leserverstärker-Bereichs 10c) geschlossen bzw. in einen leitenden Zustand gebracht, d.h. aktiviert wird bzw. werden (z.B. durch Anlegen eines entsprechenden Steuersignals an der oder den entsprechenden Steuerleitungen).
  • Dadurch wird bzw. werden die entsprechende(n) LDQ-Leitung(en) 15 mit der oder den zugeordneten MDQ-Leitung(en) 13a, 13b leitend verbunden (d.h. aktiviert) (vgl. z.B. auch den in 4 veranschaulichten Zustands-Wechsel 33 des entsprechenden MDQ-Schalters).
  • Sollten – aus vorangegangen Zyklen – beim entsprechenden Array 3a, 3b, 3c, 3d noch ein oder mehrere (sich von dem bzw. den o.g. – neu aktivierten – MDQ-Schalter(n) unterscheidende) MDQ-Schalter aktiviert sein (hier z.B. der bzw. die Schalter 16a), wird bzw. werden diese (r) – gleichzeitig mit dem Aktivieren des bzw. der o.g. MDQ-Schalters) – deaktiviert, d.h. in einen offenen bzw. gesperrten Zustand gebracht (z.B. wiederum unter Steuerung durch die entsprechende Array-Steuereinrichtung 6a, 6b, 6c, 6d (oder alternativ: die entsprechende Sub-Array-Steuereinrichtung 9a, 9b, 9c, 9d), beispielsweise durch Anlegen entsprechender Steuersignale an die entsprechenden, an die zu deaktivierenden MDQ-Schalter 16a angeschlossenen Steuerleitungen 17a) (vgl. z.B. auch den in 4 veranschaulichten (zweiten) Zustands-Wechsel 32 des entsprechenden MDQ-Schalters 16a).
  • Als nächstes wird in dem unmittelbar auf denjenigen Takt CLK4 (bzw. diejenige, positive Takt-Flanke 24), zu dem (bzw. zu der) das o.g. Lese- oder Schreib-Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) gesendet wurde (bzw. stabil anlag), folgenden Takt CLK5 von der entsprechenden Array-Steuereinrichtung 6a, 6b, 6c, 6d (bzw. alternativ: der entsprechenden Sub-Array-Steuereinrichtung 9a, 9b, 9c, 9d) veranlasst, dass an der bzw. den entsprechenden – durch die entsprechende in der o.g. Speichereinrichtung abgespeicherten Spalten-Adresse („Column-Address") genau spezifizierten – CSL-Leitung(en) 18 entsprechende Steuersignale ausgegeben werden (vgl. z.B. den in 4 veranschaulichten Zustands-Wechsel 51 des entsprechenden Signals), die dazu führen, dass der bzw. die hierdurch – und ggf. durch die in der entsprechenden lokalen Speichereinrichtung zwischengespeicherten Zeilen-Adresse („Row-Adress") – adressierten Leseverstärker die entsprechenden – vorher ausgelesenen – Daten entsprechend ausgegeben (oder die entsprechenden Daten in die entsprechende(n) Speicherzelle(n) eingelesen werden).
  • Die von dem bzw. den entsprechenden Leseverstärker(n) ausgegebenen Daten werden der bzw. den entsprechenden LDQ-Leitung(en) 15 zugeführt, und – über den oder die entsprechenden (wie oben erläutert geschlossenen) MDQ-Schalter – und die entsprechende(n) MDQ-Leitung(en) an den o.g. Dekodier-/Daten-Verstärker-Bereich 11 weitergeleitet. Dort können die Daten (bzw. die entsprechenden Datensignale) ggf. weiter verstärkt werden, und dann an dem oder den entsprechenden Daten-Pin(s) des Halbleiter-Speicherbauelements 1 ausgegeben werden.
  • Soll – ohne dass zwischenzeitlich im gleichen Array 3a, in dem sich derjenige Sub-Array 8c befindet, auf den zuletzt zugegriffen wurde, auf einen anderen Sub-Array zugegriffen wurde – wiederum auf denjenigen Sub-Array 8c zugegriffen werden, auf den zuletzt zugegriffen wurde, wird – wie z.B. aus 4 hervorgeht – unmittelbar (hier: bei einem Takt CLK7) von der Speicherbauelement-Steuereinrichtung 5 über eine dem jeweils anzusprechenden Array 3a, 3b, 3c, 3d (bzw. dessen Array-Steuereinrichtung 6a, 6b, 6c, 6d) zugeordnete Steuerleitung (oder alternativ z.B. an sämtliche Arrays 3a, 3b, 3c, 3d (bzw. Array-Steuereinrichtungen 6a, 6b, 6c, 6d) des Halbleiter-Speicherbauelements 1) ein entsprechendes Lese- oder Schreib-Befehls-Signal (Read- (RD-) bzw. Write(WT-) Befehls-Signal) gesendet (welches bei der entsprechenden Takt-Flanke 25 stabil an der entsprechenden Steuerleitung anliegt) (hier z.B. ein – wiederum den (bereits zuletzt angesprochenen) Sub-Array 8c ansprechendes – „RD8c'"-Signal).
  • Zusammen mit dem Lese- oder Schreib-Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) kann – von der Speicherbauelement-Steuereinrichtung 5 – die entsprechende Adresse ausgesendet werden, insbesondere die entsprechenden „Array-" und „Sub-Array-Auswahl-Bits", die Zeilen- und Spalten-Adresse, etc.
  • Da – von dem vorangegangenen Zugriff her – der oder die durch die Spalten-Adresse („Column-Address") definierte(n) MDQ-Schalter (oder alternativ sämtliche MDQ-Schalter) des durch die „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" definierten Leserverstärker-Bereichs 10c (bzw. des dem durch die „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" definierten Sub-Arrays 8c zugeordneten Leserverstärker-Bereichs 10c) bereits geschlossen bzw. in einen leitenden Zustand gebracht, d.h. aktiviert wurde(n), kann dann unmittelbar – d.h. noch während des gleichen Takts CLK7, zu dem das entsprechende Lese- oder Schreib-Befehls-Signal (hier: das Signal RD8c') gesendet wurde – von der entsprechenden Array-Steuereinrichtung 6a, 6b, 6c, 6d (bzw. alternativ: der entsprechenden Sub-Array-Steuereinrichtung 9a, 9b, 9c, 9d) veranlasst werden, dass an der bzw. den entsprechenden – durch die entsprechende Spalten-Adresse („Column-Address") genau spezifizierten – CSL-Leitung(en) 18 entsprechende Steuersignale ausgegeben werden (vgl. z.B. den in 4 veranschaulichten Zustands-Wechsel 52 des entsprechenden Signals), die dazu führen, dass der bzw. die hierdurch – und die Zeilen-Adresse – adressierten Leseverstärker die entsprechenden – vorher ausgelesenen – Daten entsprechend ausgegeben (oder die entsprechenden Daten in die entsprechende(n) Speicherzelle(n) eingelesen werden).
  • Alternativ können die in Reaktion auf das entsprechende Read- (RD-) bzw. Write- (WT-) Befehls-Signal (hier: das RD8c'-Signal) ausgegebenen Steuersignale – entsprechend ähnlich wie oben in Bezug auf das RD8a-, und das RD8c-Signal beschrieben – auch erst einen Takt später (hier: beim Takt CLK8) ausgegeben werden (vgl. z.B. den in 4 veranschaulichten Zustands-Wechsel 53 des entsprechenden – hier gestrichelt dargestellten – Signals). Dies führt dazu, dass der bzw. die hierdurch adressierten Leseverstärker die entsprechenden – vorher ausgelesenen – Daten entsprechend einen Takt später ausgegeben, als vorher beschrieben (oder die entsprechenden Daten – einen Takt später – in die entsprechende(n) Speicherzelle(n) eingelesen werden).
  • Die von dem bzw. den entsprechenden Leseverstärker(n) ausgegebenen Daten werden der bzw. den entsprechenden LDQ-Leitung(en) 15 zugeführt, und – über den oder die entsprechenden (wie oben erläutert geschlossenen) MDQ-Schalter – und die entsprechende(n) MDQ-Leitung(en) an den o.g. Dekodier-/Daten-Verstärker-Bereich 11 weitergeleitet. Dort können die Daten (bzw. die entsprechenden Datensignale) ggf. weiter verstärkt werden, und dann an dem oder den entsprechenden Daten-Pin(s) des Halbleiter-Speicherbauelements 1 ausgegeben werden.
  • Erst dann, wenn ein Zugriff auf eine Wortleitung eines Sub-Arrays 8a, 8b, bzw. auf einen Sub-Array 8a, 8b erfolgen soll, der an ein- und denselben Leseverstärker-Bereich 10b, 10c angrenzt, wie ein bereits aktivierter Sub-Array 8a, 8b (bzw. der Sub-Array 8a, 8b einer bereits aktivierten Wortleitung), muß der entsprechende – aktivierte – Sub-Array 8a, 8b vor dem entsprechenden Zugriff auf die entsprechende (noch nicht aktivierte) Wortleitung bzw. den entsprechenden (noch nicht aktivierten) Sub-Array deaktiviert werden.
  • Dies geschieht z.B. dadurch, dass – wie in 1 veranschaulicht ist – von der Speicherbauelement-Steuereinrichtung 5 über eine dem jeweils anzusprechenden Array 3a, 3b, 3c, 3d (bzw. dessen Array-Steuereinrichtung 6a, 6b, 6c, 6d) zugeordnete Steuerleitung 4a, 4b, 4c, 4d (oder alternativ z.B. an sämtliche Arrays 3a, 3b, 3c, 3d (bzw. Array-Steuereinrichtungen 6a, 6b, 6c, 6d) des Halbleiter-Speicherbauelements 1) ein entsprechendes Wortleitungs- bzw. Sub-Array-Deaktivier-Befehls-Signal (PRE- bzw. Precharge-Signal) gesendet wird (und – z.B. gleichzeitig – die entsprechende Adresse, insbesondere die den zu deaktivierenden Sub-Array 8a, 8b spezifizierenden „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" (und die den entsprechenden Array 3a, 3b spezifizierenden „Array-Auswahl-Bits" bzw. „bank address bits" (bzw. ggf. die die zu deaktivierende Wortleitung spezifizierende Zeilen-Adresse („Row-Address"), etc.))).
  • In Reaktion auf den Empfang des entsprechenden Wortleitungs- bzw. Sub-Array-Deaktivier-Befehls-Signal (PRE-Signals) wird von der entsprechenden Array-Steuereinrichtung 6a, 6b, 6c, 6d (bzw. alternativ der entsprechenden Sub-Array-Steuereinrichtung 9a, 9b, 9c, 9d) veranlasst, dass die entsprechende Wortleitung (bzw. der entsprechende Sub-Array 8a, 8b) deaktiviert wird, wodurch die entsprechende Wortleitung des Sub-Arrays 8a, 8b, bzw. der Sub-Array 8a, 8b, der an ein- und denselben Leseverstärker-Bereich 10b, 10c angrenzt, wie der – jetzt deaktivierte – Sub-Array 8a, 8b auf den – im nächsten Takt folgenden, den entsprechenden Sub-Array 8a, 8b adressierenden – Wortleitungs- bzw. Sub-Array-Aktivier-Befehl (activate Befehl (ACT)) vorbereitetet wird.
    • 1
    Halbleiter-Speicherbauelement
    3a
    Speicherzellen-Matrix
    3b
    Speicherzellen-Matrix
    3c
    Speicherzellen-Matrix
    3d
    Speicherzellen-Matrix
    4
    Steuerleitungs-Datenbus
    4a
    Steuerleitung
    4b
    Steuerleitung
    4c
    Steuerleitung
    4d
    Steuerleitung
    5
    Speicherbauelement-Steuereinrichtung
    6a
    Array-Steuereinrichtung
    6b
    Array-Steuereinrichtung
    6c
    Array-Steuereinrichtung
    6d
    Array-Steuereinrichtung
    7a
    Sub-Array-Steuer-Bereich
    7b
    Sub-Array-Steuer-Bereich
    7c
    Sub-Array-Steuer-Bereich
    7d
    Sub-Array-Steuer-Bereich
    8a
    Sub-Array
    8b
    Sub-Array
    8c
    Sub-Array
    8d
    Sub-Array
    9a
    Sub-Array-Steuereinrichtung
    9b
    Sub-Array-Steuereinrichtung
    9c
    Sub-Array-Steuereinrichtung
    9d
    Sub-Array-Steuereinrichtung
    10a
    Leserverstärker-Bereich
    10b
    Leserverstärker-Bereich
    10c
    Leserverstärker-Bereich
    10d
    Leserverstärker-Bereich
    11
    Dekodier-/Daten-Verstärker-Bereich
    12
    Wortleitung
    13a
    MDQ-Leitung
    13b
    MDQ-Leitung
    14
    LDQ-Leitung
    15
    LDQ-Leitung
    16a
    MDQ-Schalter
    16b
    MDQ-Schalter
    17a
    Steuerleitung
    17b
    Steuerleitung
    18
    CSL-Leitung
    21
    Taktflanke
    22
    Taktflanke
    23
    Taktflanke
    24
    Taktflanke
    25
    Taktflanke
    31
    Zustands-Wechsel
    32
    Zustands-Wechsel
    33
    Zustands-Wechsel
    41
    Zustands-Wechsel
    51
    Zustands-Wechsel
    52
    Zustands-Wechsel
    53
    Zustands-Wechsel

Claims (5)

  1. Verfahren zum Betrieb eines Halbleiter-Speicherbauelements (1), welches mehrere Speicherzellen-Arrays (3a, 3b, 3c, 3d) aufweist, die jeweils mehrere Speicherzellen-Sub-Arrays (8a, 8b, 8c, 8d) aufweisen, wobei das Verfahren die Schritte aufweist: – Aktivieren (ACT) von – in einer ersten Menge von Speicherzellen enthaltenen – Speicherzellen eines ersten Speicherzellen-Sub-Arrays (8a), wenn auf eine oder mehrere der in der ersten Menge von Speicherzellen enthaltenen Speicherzellen zugegriffen werden soll; – Zugreifen (RD) auf die entsprechende Speicherzelle oder Speicherzellen; – Belassen der – in der ersten Menge von Speicherzellen enthaltenen – Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a) im aktivierten Zustand, wenn ein Zugriff auf eine oder mehrere weitere Speicherzellen erfolgen soll, die in einem zweiten Speicherzellen-Sub-Array (8c) desselben Speicherzellen-Arrays (3a, 3b, 3c, 3d) enthalten sind, wie der erste Speicherzellen-Sub-Array (8a), bis über das Ende des Zugriffs auf die eine oder mehreren weiteren Speicherzellen hinaus, wenn vom zweiten Speicherzellen-Sub-Array (8c) verwendete Leseverstärker-Einrichtungen vom ersten Speicherzellen-Sub-Array (8a) nicht verwendet werden; und – Deaktivieren (PRE) der – in der ersten Menge von Speicherzellen enthaltenen – Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a) erst dann, wenn ein Zugriff auf eine oder mehrere zusätzliche Speicherzellen erfolgen soll, die in einem dritten Speicherzellen-Sub-Array (8b) desselben Speicherzellen-Arrays (3a, 3b, 3c, 3d) enthalten sind, wie der erste Speicherzellen-Sub-Array (8a), wenn vom dritten Speicherzellen-Sub-Array (8b) verwendete Leseverstärker-Einrichtungen auch vom ersten Speicherzellen-Sub-Array (8a) verwendet werden.
  2. Verfahren nach Anspruch 1, wobei zum Aktivieren der – in der ersten Menge von Speicherzellen enthaltenen – Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a) ein Aktivier-Signal (ACT) verwendet wird.
  3. Verfahren nach Anspruch 2, wobei in Reaktion auf das Aktivier-Signal (ACT) die von dem ersten Speicherzellen-Sub-Array (8a) verwendeten Leseverstärker-Einrichtungen die in der ersten Menge von Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a) gespeicherten Daten auslesen.
  4. Verfahren nach Anspruch 3, wobei in Reaktion auf ein nach dem Aktvier-Signal (ACT) ausgegebenes Lese-Signal (RD) zunächst entsprechende Schalter (16a, 16b) geschlossen werden, so dass mit den Leseverstärker-Einrichtungen verbundene Leitungen (14, 15) mit entsprechenden Daten-Ein- /Ausgabe-Leitungen (13a, 13b) des ersten Speicherzellen-Sub-Arrays (8a) verbunden werden, und dann durch ein Auswahl-Signal (CSL) ausgewählte Leseverstärker-Einrichtungen die von diesen ausgelesenen Daten ausgeben, insbesondere über die Leitungen (14, 15), und die Daten-Ein-/Ausgabe-Leitungen (13a, 13b).
  5. Halbleiter-Speicherbauelement (1), welches aufweist: – mehrere Speicherzellen-Arrays (3a, 3b, 3c, 3d), die jeweils mehrere Speicherzellen-Sub-Arrays (8a, 8b, 8c, 8d) aufweisen, – eine Steuereinrichtung (6a, 9a) zum Aktivieren von – in einer ersten Menge von Speicherzellen enthaltenen – Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a), wenn auf eine oder mehrere der in der ersten Menge von Speicherzellen enthaltenen Speicherzellen zugegriffen werden soll, wobei die Steuereinrichtung (6a, 9a) so eingerichtet ist, dass sie die – in der ersten Menge von Speicherzellen enthaltenen – Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a) im aktivierten Zustand beläßt, wenn ein Zugriff auf eine oder mehrere weitere Speicherzellen erfolgen soll, die in einem zweiten Speicherzellen-Sub-Array (8c) desselben Speicherzellen-Arrays (3a, 3b, 3c, 3d) enthalten sind, wie der erste Speicherzellen-Sub-Array (8a), bis über das Ende des Zugriffs auf die eine oder mehreren weiteren Speicherzellen hinaus, wenn vom zweiten Speicherzellen-Sub-Array (8c) verwendete Leseverstärker-Einrichtungen vom ersten Speicherzellen-Sub-Array (8a) nicht verwendet werden, und wobei die Steuereinrichtung (6a, 9a) so eingerichtet ist, dass sie die – in der ersten Menge von Speicherzellen enthaltenen – Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a) erst dann deaktiviert (PRE), wenn ein Zugriff auf eine oder mehrere zusätzliche Speicherzellen erfolgen soll, die in einem dritten Speicherzellen-Sub-Array (8b) desselben Speicherzellen-Arrays (3a, 3b, 3c, 3d) enthalten sind, wie der erste Speicherzellen-Sub-Array (8a), wenn vom dritten Speicherzellen-Sub-Array (8b) verwendete Leseverstärker-Einrichtungen auch vom ersten Speicherzellen-Sub-Array (8a) verwendet werden.
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