DE10217359A1

DE10217359A1 - Halbleiterspeichervorrichtung, die sowohl für eine CAS-Latenzzeit von eins als auch für eine CAS-Latenzzeit von mehr als eins betreibbar ist

Info

Publication number: DE10217359A1
Application number: DE10217359A
Authority: DE
Inventors: Tadaaki Yamauchi; Junko Matsumoto; Takeo Okamoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-06-18
Filing date: 2002-04-18
Publication date: 2003-01-02
Also published as: KR20020096867A; US20020191479A1; KR100430658B1; US6552959B2; CN1392567A; TW561493B; JP2003007056A; CN1220215C

Abstract

Eine Zwischenregeneratorschaltung (30), die als Antwort auf ein von einer internen Takterzeugungsschaltung (16) an eine Taktsignalleitung (CBL1) übertragenes Taktsignal arbeitet, gibt je nachdem, ob eine CAS-Latenzzeit von eins oder zwei angewendet wird, ein erstes oder ein zweites Taktsignal aus. Das erste Taktsignal pulsiert innerhalb der Periode des externen Takts zweimal zur Aktivierung. Eine Eingabe/Ausgabe-Schaltung (200.2) für die CAS-Latenzzeit von nicht weniger als zwei speichert als Antwort darauf, daß das zweite Taktsignal den aktiven Zustand erreicht, Lesedaten, während sie für die CAS-Latenzzeit von eins als Antwort darauf, daß das erste Taktsignal und ein Entzerrsignal jeweils den aktiven Zustand erreichen, Lesedaten speichert.

Description

Die Erfindung betrifft das Gebiet der Konfigurationen von Halbleiterspeichervorrichtungen und insbesondere Konfigurationen von Halbleiterspeichervorrichtungen, die eine Zeitgebung ihres Betriebs steuern.
Dynamische Schreib-Lese-Speicher (DRAMs) und andere ähnliche Halbleiterspeichervorrichtungen sind verbessert worden, so daß sie schneller arbeiten, um beispielsweise in kurzer Zeit auf Daten zuzugreifen, da das verwendete System wie etwa ein Personalcomputer verbessert worden ist, so daß es schneller arbeitet.
Beispielsweise wurde eine Halbleiterspeichervorrichtung in praktischen Gebrauch genommen, die eine erhöhte Betriebsgeschwindigkeit bietet. Dabei handelt es sich um eine sogenannte synchrone Halbleiterspeichervorrichtung wie etwa um einen synchronen dynamischen Schreib-Lese-Speicher (SDRAM), der synchron zu einem von außen angelegten Taktsignal arbeitet.
Für eine solche synchrone Halbleiterspeichervorrichtung kann ein Signal beispielsweise in mehreren auf einer Platine enthaltenen Halbleiterspeichervorrichtungen als Antwort auf einen Takt gelesen oder genommen werden. Somit kann eine Wirkung beispielsweise eines Laufzeitunterschieds eines Signals gemildert werden, um einen schnellen Betrieb zu erreichen.
Währenddessen werden Halbleiterspeichervorrichtungen in den letzten Jahren zunehmend beispielsweise auf eine sogenannte "Palm-Vorrichtung" und auf andere ähnliche mobile Terminals angewendet. Solche batteriebetriebenen mobilen Terminals müssen sowohl mit niedrigem Leistungsverbrauch als auch schnell arbeiten.
Wenn eine Halbleiterspeichervorrichtung, die einem obenbeschriebenen System mit schnellem Betrieb entsprechend hergestellt wurde, beispielsweise in einem mobilen Terminal verwendet wird, braucht sie somit nicht notwendig mit hohen Frequenzen zu arbeiten.
Wenn die Halbleiterspeichervorrichtung eine solche Spezifikation besitzt, daß sie angepaßt an den obenbeschriebenen schnellen Betrieb synchron zu einem externen Taktsignal arbeitet, während die Frequenz des Taktsignals verringert ist, können die Zugriffszeit der Vorrichtung oder dergleichen unnötig sinken.
Im folgenden wird dieser Nachteil genauer beschrieben.
Fig. 17 zeigt Zeitablaufpläne zur Erläuterung einer Leseoperation in einer synchronen Halbleiterspeichervorrichtung.
Zur Erläuterung liest die Halbleiterspeichervorrichtung zum Zeitpunkt t1 einen Lesebefehl RD.
Wenn die Vorrichtung eine synchrone Halbleiterspeichervorrichtung ist, die an einen schnellen Betrieb angepaßt ist, beginnt sie zum Zeitpunkt t2 bzw. zwei Takte nach dem Anlegen des Lesebefehls bei einem Übergang des Taktsignals CLK von tief auf hoch mit der Ausgabe von Daten über den Daten-Eingabe/Ausgabe-Anschluß DQ. Eine solche Zeitdauer, die vergeht, nachdem der Lesebefehl RD angelegt worden ist und bevor die Lesedaten von einer Halbleiterspeichervorrichtung nach außen ausgegeben werden, wird als "CAS-Latenzzeit (CL)" bezeichnet. Beispielsweise werden die Daten für eine CAS-Latenzzeit von zwei zwei Takte danach ausgegeben.
Außerdem kann eine solche CAS-Latenzzeit in der Weise eingestellt werden, daß sie je nach der von einer Kombination der von außen an eine Halbleiterspeichervorrichtung angelegten Steuersignale gelieferten Angabe oder nach einem Betriebsartregistersatz einen anderen Wert besitzt. Beispielsweise zeigt Fig. 17 auch eine Zeitgebung der Ausgabe von Daten für eine CAS-Latenzzeit von drei. In diesem Beispiel werden die Lesedaten von der Halbleiterspeichervorrichtung ausgegeben, wenn der Lesebefehl RD angelegt wird und daraufhin drei Takte vergangen sind, so daß ein Zeitpunkt t3 erreicht ist.
Wenn der Lesebefehl RD angelegt wird und daraufhin eine vorgegebene Anzahl von Takten vergeht, bevor die Lesedaten ausgelesen werden, werden die Daten in der folgenden Operation gelesen:
Genauer geht dem Anlegen des Lesebefehls RD das Auswählen einer Zeile in einer Speicherzellenmatrix und der Beginn des Lesens von Daten aus mehreren Speicherzellen einer ausgewählten Zeile voraus, wobei eine einer CAS-Latenzzeit entsprechende Zeitdauer gewährt werden kann, bevor der Lesebefehl RD eine Operation in bezug auf eine Spalte der Halbleiterspeichervorrichtung auslöst, d. h. bevor eine Operation zum Lesen der Daten der Lesezeile, die einer ausgewählten Spalte der Speicherzellenmatrix entspricht, begonnen wird und die Daten von der Halbleiterspeichervorrichtung nach außen ausgegeben werden.
Somit kann die Vorrichtung die Daten, wenn eine Taktfrequenz hoch ist, synchron zum Taktsignal CLK ausgeben.
Wenn eine solche CAS-Latenzzeit konstruiert ist, ist sie als Anzahl der Takte gemäß einem Betrieb mit schneller Taktfrequenz definiert.
Fig. 18 zeigt die Signalform eines Betriebs einer solchen synchronen Halbleiterspeichervorrichtung, wenn sie synchron zu einem langsameren Taktsignal CLK betrieben wird.
Wie zuvor beschrieben wurde, wird zum Zeitpunkt t1, wenn das Taktsignal CLK von tief auf hoch übergeht, der Lesebefehl RD angelegt. Für eine CAS-Latenzzeit von zwei oder drei gibt die Vorrichtung Daten aus, wenn zwei oder drei Takte nach dem Zeitpunkt t1 vergangen sind und somit der Zeitpunkt t3 oder t4 erreicht ist.
Falls das Taktsignal CLK eine niedrige Frequenz besitzt, benötigt die Vorrichtung keine CAS-Latenzzeit von zwei, wobei sie Lesedaten, für die eine spaltenbezogene Operation zum Zeitpunkt t1 gestartet wird, beispielsweise ausgeben kann bevor nach dem Zeitpunkt t1 ein Takt vergangen ist und der Zeitpunkt t2 erreicht ist. Somit kann die Vorrichtung, wenn sie synchron zu dem Taktsignal CLK mit dieser niedrigen Frequenz arbeitet, Lesedaten beispielsweise mit einer CAS-Latenzzeit von eins oder einen Takt nach dem Lesebefehl RD nach außen ausgeben.
Somit wird gefordert, daß die Vorrichtung unter der Annahme des Einsatzes in einem System wie etwa in einem mobilen Terminal mit einer CAS-Latenzzeit von eins arbeiten kann, die in einem schnellen Betrieb nicht angenommen wird.
Wenn aber eine solche Halbleiterspeichervorrichtung, die mit einer CAS-Latenzzeit von zwei oder drei betreibbar ist, einfach mit einer Schaltung in einem anderen System zur Steuerung einer Zeitgebung versehen ist und somit mit einer CAS- Latenzzeit von eins betreibbar ist, würde sich die Schaltungsfläche nachteilig erhöhen.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiterspeichervorrichtung zu schaffen, die sowohl mit einer CAS- Latenzzeit von eins als auch mit einer CAS-Latenzzeit von mehr als eins betreibbar ist, wobei ihre Zeitgebungssteuerkonfiguration verhindert, daß sich die Schaltungsfläche der Vorrichtung weiter erhöht.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Allgemein schafft die Erfindung eine Halbleiterspeichervorrichtung, die mit einem externen Taktsignal zur Eingabe eines Befehls und zur Ein- und Ausgabe von Daten synchronisiert ist, mit: einer Steuerschaltung, die einen Betrieb der Halbleiterschaltungsvorrichtung steuert; einer Speicherzellenmatrix, die mehrere in Zeilen und Spalten angeordnete Speicherzellen enthält; einer internen Taktschaltung, die als Antwort auf das externe Taktsignal zum Erzeugen eines internen Taktsignals betreibbar ist; einer Taktsignalleitung, die das interne Taktsignal überträgt; einer Taktumsetzschaltung, die das interne Taktsignal auf der Taktsignalleitung empfängt und angesteuert dadurch, ob die erste oder die zweite Betriebsart angegeben ist, anhand des internen Taktsignals das erste oder das zweite Taktsignal ausgibt, wobei die erste Betriebsart den Beginn des Lesens von Daten von der Halbleiterspeichervorrichtung einen Takt nach Anlegen des Lesebefehls, wenn das externe Taktsignal einen ersten Übergang zur Aktivierung besitzt, ausführt, während die zweite Betriebsart den Beginn des Lesens von Daten von der Halbleiterspeichervorrichtung zwei Takte nach Anlegen des Lesebefehls, wenn das externe Taktsignal den ersten Übergang zur Aktivierung besitzt, ermöglicht, wobei das zweite Taktsignal in der zweiten Betriebsart die gleiche Frequenz wie der externe Takt besitzt und mit dem externen Takt synchronisiert ist, während das erste Taktsignal in der ersten Betriebsart zur Aktivierung in einer Periode des internen Taktsignals zweimal pulsiert; einem Datenbus, der von der Speicherzellenmatrix gelesene Daten überträgt; einer Entzerrschaltung, die als Antwort auf ein Entzerrsignal zum Entzerren des Datenbusses betreibbar ist; einer Befehlssignalleitung, die das Entzerrsignal von der Steuerschaltung überträgt; einem Daten-Eingabe/Ausgabe-Anschluß; und einer Eingabe/Ausgabe-Schaltung, die die auf dem Datenbus übertragenen Lesedaten an den Daten-Eingabe/Ausgabe- Anschluß ausgibt, wobei die Eingabe/Ausgabe-Schaltung eine Zwischenspeicherschaltung enthält, die in der zweiten Betriebsart als Antwort darauf, daß das zweite Taktsignal einen aktiven Zustand erreicht, zum Speichern und Halten der Lesedaten darin betreibbar ist, während sie in der ersten Betriebsart als Antwort darauf, daß das erste Taktsignal und das Entzerrsignal jeweils einen aktiven Zustand erreichen, zum Speichern und Halten der Lesedaten darin betreibbar ist.
Vorzugsweise enthält die Halbleiterspeichervorrichtung mehrere Bitleitungen, die jeweils den Spalten der Speicherzellen entsprechend vorgesehen sind, um Daten von einer entsprechenden Speicherzelle zu übertragen, wobei durch ein Leseverstärker-Freigabesignal mehrere Leseverstärker freigegeben werden, um ein Potential der Bitleitung zu verstärken, und wobei durch ein Spaltenauswahl-Freigabesignal eine Spaltenauswahlschaltung freigegeben wird, um als Antwort auf ein externes Adressensignal die ausgewählte Spalte der Speicherzellen auszuwählen; und die Steuerschaltung das Spaltenauswahl-Freigabesignal als Antwort auf einen angelegten externen Lese- oder Schreibbefehl aktiviert, wobei das Leseverstärker-Freigabesignal ebenfalls einen aktiven Zustand besitzt.
Somit besitzt die Erfindung einen Hauptvorteil, daß die Vorrichtung sowohl in einer ersten Betriebsart, die den Beginn des Lesens von Daten einen Takt nach Anlegen eines Lesebefehls, wenn ein externes Taktsignal einen ersten Übergang zur Aktivierung besitzt, als auch in einer zweiten Betriebsart, die den Beginn des Lesens von Daten zwei Takte nach Anlegen des Lesebefehls, wenn das externe Taktsignal den ersten Übergang zur Aktivierung besitzt, Daten ausgeben kann, die ohne Verzögerung zeitlich abgestimmt sind, wobei die Vorrichtung außerdem eine weiter erhöhte Schaltungsfläche vermeidet.
Die Erfindung besitzt einen weiteren Vorteil, daß sie ohne Verzögerung zeitlich abgestimmte Daten ausgeben kann, wenn ein externes Taktsignal eine Periode besitzt, die größer als ihre Entwurfsspezifikation ist.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
Fig. 1 einen schematischen Blockschaltplan einer Konfiguration einer Halbleiterspeichervorrichtung 1000 einer ersten Ausführungsform der Erfindung;
Fig. 2 einen schematischen Blockschaltplan eines ersten Beispiels einer Konfiguration, die sowohl einen Betrieb mit einer CAS-Latenzzeit von eins als auch mit einer CAS-Latenzzeit von zwei (oder drei) ermöglicht;
Fig. 3 einen schematischen Blockschaltplan einer Schaltungskonfiguration, die einen wie in Fig. 2 beschriebenen Nachteil beseitigt;
Fig. 4 einen schematischen Blockschaltplan einer Konfiguration eines in einer Schaltung 16 zur Erzeugung eines internen Takts vorgesehenen Taktpuffers;
Fig. 5 einen schematischen Blockschaltplan einer Konfiguration einer wie in Fig. 3 beschriebenen Zwischenspeicherschaltung 220;
Fig. 6 Zeitablaufpläne einer Operation des Lesens von Daten aus der Schaltung für eine CAS-Latenzzeit von zwei aus Fig. 3;
Fig. 7 Zeitablaufpläne einer Leseoperation in einer ähnlichen Schaltungskonfiguration wie in Fig. 3 für eine CAS-Latenzzeit von eins;
Fig. 8 einen schematischen Blockschaltplan einer Schaltung, die zur Steuerung einer Zeitgebung eines Datenmaskierungsbefehls DQM vorgesehen ist;
Fig. 9 Zeitablaufpläne eines Beispiels für die CAS-Latenzzeit von eins, wenn mit den Schreib- und Lesebefehlen der Maskierungsbefehl DQM angelegt wird;
Fig. 10 einen schematischen Blockschaltplan einer Konfiguration einer in Fig. 8 gezeigten Ausgabesteuersignal- Erzeugungsschaltung 410;
Fig. 11 einen schematischen Blockschaltplan einer Konfiguration, die einen Auszug einer Konfiguration einer zum Schreiben von Daten in eine Speicherbank Nr. 1 vorgesehenen Halbleiterspeichervorrichtung einer zweiten Ausführungsform der Erfindung zeigt;
Fig. 12 einen schematischen Blockschaltplan der auszugsweisen Konfiguration einer zentralen Steuerschaltung 20, eines Spaltendecodierers 112.2 und einer Leseverstärker/Auswahlgatter-Schaltung 114.1 für die Bank Nr. 1;
Fig. 13 einen schematischen Blockschaltplan einer Konfiguration einer in Fig. 12 gezeigten Spaltenverriegelungstakt-Erzeugungseinheit 1204;
Fig. 14 einen Schaltplan einer Konfiguration einer in Fig. 13 gezeigten Impulssignal-Erzeugungsschaltung PLSCK11;
Fig. 15 einen Schaltplan einer Konfiguration einer Ansteuersignal-Erzeugungsschaltung DRVCK in der Konfiguration aus Fig. 13;
Fig. 16 Zeitablaufpläne eines Betriebs der Spaltenverriegelungstakt-Erzeugungseinheit 1204;
Fig. 17 die bereits erwähnten Zeitablaufpläne einer Leseoperation einer synchronen Halbleiterspeichervorrichtung; und
Fig. 18 eine bereits erwähnte Darstellung der Signalform eines Betriebs einer synchronen Halbleiterspeichervorrichtung, wenn diese synchron zu einem langsameren Taktsignal CLK betrieben wird.

Erste Ausführungsform

Fig. 1 ist ein schematischer Blockschaltplan einer Konfiguration einer Halbleiterspeichervorrichtung 1000 einer ersten Ausführungsform der Erfindung.
Wie in Fig. 1 gezeigt ist, ist die Halbleiterspeichervorrichtung 1000 auf einem Halbleitersubstrat 1 hergestellt, wobei sie vier Speichermatten 100.1 bis 100.4 enthält. Der Chip der Halbleiterspeichervorrichtung 1000 besitzt in der Mitte eine Anschlußflächengruppe, die externe Daten, Steuersignale und dergleichen empfängt, eine Schaltung, die für die allgemeine Steuerung des Betriebs des Chips verantwortlich ist und dergleichen.
Genauer besitzt die Halbleiterspeichervorrichtung 1000 eine Hauptoberfläche, auf der eine integrierte Schaltung hergestellt ist, wobei das rechteckige Halbleitersubstrat 1 eine längere Seite, entlang derer die Speichermatrixmatten 100.1 und 100.2 angeordnet sind, sowie eine weitere längere Seite, entlang derer die Halbleitermatrixmatten 100.3 und 100.4 angeordnet sind, besitzt. Die Speichermatrixmatten 100.1 und 100.2 und die Speichermatrixmatten 100.3 und 100.4 umgeben ein Gebiet CR, das mit einer Anschlußgruppe 10 zur Eingabe externer Steuersignale versehen ist, die externe Steuersignale empfängt, einen Taktsignal-Eingangsanschluß 12, der ein externes Taktsignal empfängt, eine Adressensignaleingabe-Anschlußgruppe 14, die ein externes Adressensignal empfängt, eine Schaltung 16 zur Erzeugung eines internen Takts, die als Antwort auf ein über den Taktsignal-Eingangsanschluß 12 angelegtes externes Taktsignal ext.CLK die internen Taktsignale CLK und CLKQ erzeugt, einen Adresseneingabepuffer 18, der über die Adressensignal-Eingangsanschlußgruppe 14 ein Adressensignal empfängt und eine interne Adresse ausgibt, und eine zentrale Steuerschaltung 20, die ein externes Steuersignal wie etwa ein Lesesignal RD, ein Schreibsignal WT, ein Zeilenadressen-Freigabesignal RAS und ein Spaltenadressen-Freigabesignal CAS, die an der Steuersignal-Eingangsanschlußgruppe 10 empfangen werden, sowie ein Taktsignal von der Schaltung 16 zur Erzeugung eines internen Takts empfängt, um ein internes Steuersignal zu erzeugen, das eine in der Halbleiterspeichervorrichtung 1000 ausgeführte Operation steuert.
Außerdem enthält die Speichermatrixmatte 100.1 mehrere Speicherzellen MC, die in Zeilen und Spalten angeordnet sind, wobei für eine Speicherzellenzeile eine Wortleitung WL zur Auswahl einer Speicherzellenspalte vorgesehen ist, während für eine Speicherzellenspalte ein Paar Bitleitungen BL, /BL vorgesehen sind, um Daten von einer ausgewählten Speicherzelle zu senden.
Die Halbleiterspeichervorrichtung 1000 enthält einen Zeilendecodierer 110.1, der einer Speichermatrixmatte 100.1 entspricht und als Antwort auf ein von dem Adressenpuffer 18 empfangenes Adressensignal arbeitet, um eine Speicherzellenzeile (eine Wortleitung) in der Speichermatrixmatte 100.1 auszuwählen, einen Spaltendecodierer 112.1, der als Antwort auf ein von dem Adressenpuffer 18 empfangenes internes Adressensignal arbeitet, um in der Speichermatrixmatte 100.1 eine Speicherzellenspalte (ein Bitleitungspaar) auszuwählen, einen Leseverstärker, der die von einer Speicherzelle MC einer durch den Zeilendecodierer 110.1 ausgewählten Speicherzellenzeile gelesenen Daten über jedes Bitleitungspaar BL, /BL empfängt und verstärkt, und eine Auswahlgatterschaltung, die die Daten von einer durch den Spaltendecodierer 112.1 ausgewählten Speicherzellenspalte liest. Im folgenden werden der Leseverstärker und die Auswahlgatterschaltung allgemein als Leseverstärker/Auswahlgatter-Schaltung 114.1 bezeichnet.
Ferner enthält die Halbleiterspeichervorrichtung 1000 einen Leseverstärker 116.1, der Lesedaten von der Leseverstärker/Auswahlgatter-Schaltung 114.1 empfängt und an einen Datenbus DB1 sendet. Die durch den Leseverstärker 116.1 an den Datenbus DB1 ausgegebenen Daten werden auf dem Datenbus DB1 an eine Daten-Eingabe/Ausgabe-Schaltung 200.1 gesendet.
Die Daten-Eingabe/Ausgabe-Schaltung 200.1 empfängt über eine Zwischenregeneratorschaltung 30 das von der Schaltung 16 zur Erzeugung eines internen Takts ausgegebene interne Taktsignal CLKQ. Die Eingabe/Ausgabe-Schaltung 200.1 ist mit dem von der Zwischenregeneratorschaltung 30 empfangenen internen Taktsignal synchronisiert und arbeitet als Antwort auf ein von der zentralen Steuerschaltung 20 empfangenes Steuersignal zur Ausgabe von Lesedaten an einen ihr entsprechenden Daten-Eingabe/Ausgabe-Anschluß 22.1.
Es wird angemerkt, daß die Ausgabe von Daten von dem Daten- Eingabe/Ausgabe-Anschluß 22.1, wie im folgenden beschrieben wird, durch ein über einen Maskierungssignal-Eingangsanschluß 24.1 angelegtes Datenmaskierungssignal DQM verboten wird.
Die Speichermatrixmatte 100.3 besitzt eine ähnliche Konfiguration wie die Speichermatrixmatte 100.1.
Außerdem sind für die Speichermatrixmatten 100.2 und 100.4 sowie für die Speichermatrixmatten 100.1 und 100.3 ein Daten- Eingabe/Ausgabe-Anschluß 22.2 und ein Datenmaskierungssignal- Eingangsanschluß 24.2, eine Daten-Eingabe/Ausgabe-Schaltung 200.2, eine Zwischenregeneratorschaltung 30, die ein internes Taktsignal überträgt, und dergleichen vorgesehen.
Die erste Konfiguration wird angewendet, um sowohl einen Betrieb mit einer CAS-Latenzzeit von zwei (oder drei) als auch mit einer CAS-Latenzzeit von eins zu ermöglichen.
Fig. 2 ist ein schematischer Blockschaltplan eines ersten Beispiels einer Konfiguration, die ermöglicht, daß die Halbleiterspeichervorrichtung 1000 aus Fig. 1 wie oben beschrieben als Antwort sowohl auf ein Taktsignal mit einer verhältnismäßig niedrigen Frequenz bzw. mit einer CAS-Latenzzeit von eins als auch auf ein Taktsignal mit einer hohen Frequenz bzw. mit einer CAS-Latenzzeit von zwei (oder drei) arbeitet.
Zur Erläuterung wird eine CAS-Latenzzeit eingestellt, die durch eine Kombination eines externen Steuersignals, eines Adressensignals und dergleichen angegeben wird, wobei die zentrale Steuerschaltung 20 speichert, welche CAS-Latenzzeit eingestellt ist.
Fig. 2 zeigt eine Konfiguration, die einem Daten-Eingabe/Ausgabe-Anschluß DQ entspricht, der einen Auszug der Daten-Eingabe/Ausgabe-Anschlußgruppe 22.2 bildet, die der Speichermatrixmatte 100.2 in der Konfiguration aus Fig. 1 entspricht.
Mit Bezug auf Fig. 2 hält eine Zwischenspeicherschaltung 40 die über den Leseverstärker 116.2 von der Speichermatrixmatte 100.2 gelesenen Daten, wobei sie die Lesedaten auf einem Ergänzungsdatenbus DB2 an die Daten-Eingabe/Ausgabe-Schaltung 200.2 überträgt. Damit die Daten schnell übertragen werden können, werden sie nicht in einem Signal mit großer Amplitude, die in einem Vollausschlag zwischen einem Massepotential und einem internen Stromversorgungspotential Vcc schwankt, sondern in einem Signal mit kleinerer Amplitude vom Leseverstärker 116.2 und daraufhin von der Zwischenspeicherschaltung 40 an die Daten-Eingabe/Ausgabe-Schaltung 200.2 übertragen. Die Zwischenspeicherschaltung 40 wird durch die zentrale Steuerschaltung 20 gesteuert, die als Antwort darauf, ob ein Betrieb mit einer CAS-Latenzzeit von zwei oder mit einer CAS-Latenzzeit von drei angegeben worden ist, steuert, wann die Lesedaten von dem Datenbus DB2 gesendet werden sollen.
In der Daten-Eingabe/Ausgabe-Schaltung 200.2 arbeitet eine erste Zwischenspeicherschaltung 210 als Antwort auf ein von der zentralen Steuerschaltung 20 empfangenes Steuersignal RDETG, das aktiviert wird (oder auf einen Hochpegel übergeht), um die auf dem Datenbus DB2 empfangenen Daten mit kleiner Amplitude in Daten mit großer Amplitude umzusetzen und sie zu halten.
Wenn die Zwischenspeicherschaltung 210 ihren Zwischenspeicherbetrieb abschließt, steuert das auf der Befehlssignalleitung CB1 gesendete Signal RDETG von der zentralen Steuerschaltung 20 die Entzerrschaltung 300 zum Entzerren eines Pegels des Datenbusses DB2 zur Vorbereitung auf die nachfolgende Datenübertragung. Mit anderen Worten, die Zwischenspeicherschaltung 210 ermöglicht, daß die Datenübertragung von dem Leseverstärker 116.2 und daraufhin von der Zwischenspeicherschaltung 40 und daraufhin auf dem Datenbus DB2 durch einen Pipeline-Betrieb geliefert wird.
Die durch die Zwischenspeicherschaltung 210 zwischengespeicherten Daten werden als Antwort auf ein von der Zwischenregeneratorschaltung 30 ausgegebenes Taktsignal durch eine Zwischenspeicherschaltung 220 weiter zwischengespeichert, wobei die Zwischenspeicherschaltung 220 und der Ausgabepuffer 230 ihre zwischengespeicherten Daten als Antwort auf ein von der zentralen Steuerschaltung 20 ausgegebenes Ausgabefreigabesignal OEM, das einen aktiven Zustand erreicht, und auf ein von der Zwischenregeneratorschaltung 30 ausgegebenes internes Taktsignal, das einen aktiven Zustand erreicht, an den Daten- Eingabe/Ausgabe-Anschluß DQ ausgeben. Das heißt, die Zwischenspeicherschaltung 220 hält die unmittelbar auszugebenden Daten.
Das über die Zwischenregeneratorschaltung 30 zugeführte interne Taktsignal CLKQ und ein Betrieb der zentralen Steuerschaltung 20 sind wie oben beschrieben so beschaffen, daß sie den Betrieb mit der CAS-Latenzzeit von zwei (oder drei) steuern.
Um für eine solche Konfiguration den (im folgenden als Betrieb CL1 bezeichneten) Betrieb mit der CAS-Latenzzeit von eins zu ermöglichen, wird beispielsweise die Schaltung 16 zur Erzeugung eines internen Takts durch einen Betrag einer CAS- Latenzzeit angesteuert, der eine Periode des an die Daten- Eingabe/Ausgabe-Schaltung 200.1 gesendeten Taktsignals CLKQ einstellt, so daß durch Bereitstellen eines Taktsignals in einem anderen System der Betrieb mit der CAS-Latenzzeit von eins ermöglicht wird.
Wie in Fig. 2 gezeigt ist, empfängt die Zwischenregeneratorschaltung 30 genauer für die CAS-Latenzzeit von zwei (oder drei) über eine Taktsignalleitung CBL1 ein Taktsignal von der Schaltung 16 zur Erzeugung eines internen Takts, während die Zwischenregeneratorschaltung 30 ein internes Taktsignal CLKQ an die Daten-Eingabe/Ausgabe-Schaltung 200.2 sendet. Um den Betrieb mit der CAS-Latenzzeit von eins zu ermöglichen, sendet die Schaltung 16 zur Erzeugung eines internen Takts für die CAS-Latenzzeit von eins über eine von der Taktsignalleitung CBL1 verschiedene Taktsignalleitung CBL2 ein Taktsignal an die Zwischenregeneratorschaltung 30, wobei die Zwischenregeneratorschaltung 30 ein internes Taktsignal CLKQ1 an die Daten-Eingabe/Ausgabe-Schaltung 200.2 sendet.
Mit anderen Worten, der Betrieb für die CAS-Latenzzeit von zwei oder drei erfordert lediglich einen Pipeline-Betrieb, der ermöglicht, daß die Zwischenspeicherschaltungen 210 und 220 Daten synchron zu dem Signal RDETG und zu dem Taktsignal CLKQ speichern, die für die Aktivierung jeweils einen Übergang haben.
Demgegenüber erfordert die Verwendung der gleichen Schaltungskonfiguration zur Bereitstellung des Betriebs mit der CAS-Latenzzeit von eins, daß innerhalb des gleichen Taktzyklus, in dem der Lesebefehl RD angelegt wird, Lesedaten von dem Leseverstärker 116.2 an die Zwischenverstärkerschaltung 220 angelegt werden, und daß die Vorrichtung außerdem mit der Ausgabe von Daten an den Daten-Eingabe/Ausgabe-Anschluß DQ beginnt. Somit erfordert der Betrieb mit der CAS-Latenzzeit von eins, daß die Zwischenspeicherschaltungen 210 und 220 durch eine andere Taktzeitgebung als bei der CAS-Latenzzeit von zwei (oder drei) gesteuert werden.
Demgegenüber kann der Betrieb mit der CAS-Latenzzeit von drei, wenn der Betrieb mit der CAS-Latenzzeit von zwei bereitgestellt werden kann, beispielsweise einfach durch Verzögern einer Zeitgebung, mit der die Zwischenspeicherschaltung 220 Daten an den Daten-Eingabe/Ausgabe-Anschluß DQ ausgibt, bereitgestellt werden.
Eine solche Änderung der Betriebsart der Zwischenspeicherschaltungen 210 und 220 und dergleichen wird durch ein auf der Befehlssignalleitung CB2 übertragenes Signal MODE gesteuert.
Somit muß die Taktsignalleitung CBL1, um unter einfacher Verwendung einer Leseschaltung, die eine herkömmlichen CAS-Latenzzeit von zwei oder drei zuläßt, einen Betrieb für eine CAS-Latenzzeit von eins zu ermöglichen, wie oben beschrieben einen Takt mit einem anderen System senden.
Wie unten beschreiben wird, besitzt die Konfiguration aus Fig. 2 allerdings einen Nachteil:
Wie mit Bezug auf Fig. 1 beschrieben wurde, umgeben die Speichermatrixmatten 100.1 und 100.2 und die Speichermatrixmatten 100.3 und 100.4 genauer einen Zentralabschnitt CR des Chips mit Adressen-, Befehls-, Daten- und Taktbussen und vielen weiteren ähnlichen Signalleitungen, die darin zur Signalübertragung angeordnet sind.
Wenn die Taktsignalleitung CBL1 den Betrieb mit der CAS-Latenzzeit von eins ermöglichen soll, wird somit die Chipfläche erhöht.
Insbesondere beeinflußt ein Taktsignal direkt eine Geschwindigkeit einer Daten-Eingabe/Ausgabe-Operation, wobei die Taktsignalleitung CBL1 eine Leitung mit niedrigem Widerstand, d. h. eine darüberliegende Metallverdrahtung in einer Mehrschichtverdrahtung, z. B. eine Aluminiumverdrahtungsschicht, sein muß.
Wenn sich eine Verdrahtung in einer Mehrschichtverdrahtung oben befindet, läßt sich ihr nach einer Entwurfsvorschrift zulässiger Abstand allgemein schwer verringern.
Somit ist es beim Entwurf einer Schaltung nachteilig, wenn in einer solchen Metallverdrahtungsschicht eine weitere Verdrahtung eingeführt werden muß.
Zweite Konfiguration, die sowohl einen Betrieb mit der CAS- Latenzzeit von zwei (oder drei) als auch einen Betrieb mit der CAS-Latenzzeit von eins ermöglicht.
Fig. 3 ist ein schematischer Blockschaltplan einer Schaltungskonfiguration, die diesen mit Bezug auf Fig. 2 beschriebenen Nachteil überwindet.
Fig. 3 unterscheidet sich von Fig. 2 dadurch, daß das interne Taktsignal CLKQ auf der Signalleitung CBL1 von der Schaltung 16 zur Erzeugung eines internen Takts allein an die Zwischenregeneratorschaltung 30 übertragen wird. Als Ausgleich hierfür enthält die Daten-Eingabe/Ausgabe-Schaltung 200.2 eine Zwischenspeicherschaltung 220, die auch das Signal RDETG auf der Befehlssignalleitung CB1 empfängt, das die Entzerrschaltung 300 anweist, den Datenbus DB2 zu entzerren.
Wie im folgenden beschrieben wird, empfängt außerdem die Zwischenregeneratorschaltung 30 das Signal RDETG, wobei sie in einer CAS-Latenzzeit-Betriebsart das interne Taktsignal CLKQ umsetzt.
Wie aus der folgenden Beschreibung hervorgeht, wird das Taktsignal CLKQ in der Konfiguration aus Fig. 3 für die CAS-Latenzzeit von eins umgesetzt, um einem Taktsignal CLKQ, das für die CAS-Latenzzeit von zwei (oder drei) von der Schaltung 16 zur Erzeugung eines internen Takts an die Zwischenregeneratorschaltung 30 gesendet wird, für die CAS-Latenzzeit von zwei (oder drei) einen Impuls zu überlagern, der in einem einzigen Zyklus eines Taktsignals einen aktiven Zustand erreicht.
Die Zwischenspeicherschaltung 220 ist in der Weise betreibbar, daß sie als Antwort auf das von der zentralen Steuerschaltung 20 auf der Befehlssignalleitung CB2 empfangene Betriebsartsignal MODE synchron zu dem von der Zwischenregeneratorschaltung 30 ausgegebenen Taktsignal CLKQ eine Betriebsart ändert.
Das Betriebsartsignal MODE ist einfach ein Signal, das zur Angabe einer Betriebsart der Zwischenspeicherschaltung 220 bereitgestellt wird, wobei es nicht schnell von der zentralen Steuerschaltung 20 übertragen zu werden braucht. Die Signalleitung CB2 braucht nicht wie etwa die Taktsignalleitung CBL1, die ein Taktsignal überträgt, die Befehlssignalleitung CB1, die ein Datenbus-Entzerrsignal überträgt, und dergleichen eine Metallverdrahtung zu sein. Beispielsweise kann das Betriebsartsignal MODE auf einer darunterliegenden Polysiliciumverdrahtung übertragen werden.
Somit wird das Betriebsartsignal auf der unter einer Metallverdrahtungsschicht liegenden Befehlssignalleitung CB2 übertragen.
Mit anderen Worten, bei der Konfiguration aus Fig. 3 ist die Anzahl von Verdrahtungsschichten, die aus Metall sein müssen, um eins kleiner als bei der Konfiguration aus Fig. 2.
Fig. 4 ist ein schematischer Blockschaltplan zur Erläuterung einer Konfiguration der Zwischenregeneratorschaltung 30 aus Fig. 3.
Wie im folgenden beschrieben wird, erzeugt die Schaltung 16 zur Erzeugung eines internen Takts als Antwort auf einen Tief-Hoch-Übergang des externen Taktsignals ext.CLK einen monostabilen Impuls. Ein durch diesen monostabilen Impuls konfiguriertes Signal wird als Signal CLK verwendet. Als Antwort auf das Signal CLK erzeugt die Schaltung 16 zur Erzeugung eines internen Takts das interne Taktsignal CLKQ, das beispielsweise einen Betrieb der Zwischenspeicherschaltung 210 steuert.
Die Zwischenregeneratorschaltung 30 aus Fig. 4 enthält eine Schaltung 302 für monostabile Impulse, die ein Signal RDETG empfängt und als Antwort darauf, daß das Signal den aktiven Zustand erreicht, einen monostabilen Impuls erzeugt, eine ODER-Schaltung 310, die ein Ausgangssignal der Schaltung 302für monostabile Impulse und das von der Schaltung 16 zur Erzeugung eines internen Takts ausgegebene interne Taktsignal CLKQ empfängt, und eine Umschaltschaltung 320, die ein Ausgangssignal der ODER-Schaltung 310 und das interne Taktsignal CLKQ von der Schaltung 16 zur Erzeugung eines internen Takts empfängt und als Antwort auf das Signal MODE entweder das Ausgangssignal der ODER-Schaltung 310 oder das interne Taktsignal CLKQ zur Ausgabe beispielsweise an die Zwischenspeicherschaltung 220 als internes Taktsignal CLKQ auswählt.
Die Schaltung 302 für monostabile Impulse enthält eine Verzögerungsschaltung 304, die das Signal RDETG empfängt und während einer vorgegebenen Zeitdauer verzögert, und ein Logikgatter 306, das eine UND-Verknüpfung eines invertierten Pegels eines Ausgangssignals der Verzögerungsschaltung 304 und des Signals RDETG ausgibt.
Für die CAS-Latenzzeit von zwei oder drei wählt die Umschaltschaltung 320 das von der Schaltung 16 zur Erzeugung eines internen Takts empfangene interne Taktsignal CLKQ aus und gibt es als Taktsignal CLKQ aus, während sie für die CAS-Latenzzeit von eins das Ausgangssignal der ODER-Schaltung 310 als Taktsignal CLKQ ausgibt.
Fig. 5 ist ein schematischer Blockschaltplan zur Erläuterung einer Konfiguration der mit Bezug auf Fig. 3 beschriebenen Zwischenspeicherschaltung 220.
Anfangs hält hier die Zwischenspeicherschaltung 210 ein Signal, das bei der Aktivierung des Steuersignals RDETG auf den Datenbus DB2 übertragen wird.
Die Zwischenspeicherschaltung 220 aus Fig. 5 enthält eine Taktumsetzschaltung 212 und eine Datenhalteschaltung 214, die durch ein Ausgangssignal der Taktumsetzschaltung 212gesteuert wird, um ein von der Zwischenspeicherschaltung 210 zugeführtes Signal zu halten.
Die Taktumsetzschaltung 212 enthält eine UND-Schaltung 216, deren einer Eingang das Taktsignal CLKQ von der Zwischenregeneratorschaltung 30 empfängt, während ihr anderer Eingang das für die Entzerrschaltung 300 bereitgestellte Datenbus-Entzerrsignal RDETG empfängt, und eine Umschaltschaltung 218, die das Taktsignal CLKQ und ein Ausgangssignal der UND-Schaltung 216 empfängt und als Antwort auf ein auf der Befehlssignalleitung CB2 übertragenes Betriebsartsignal entweder das Taktsignal CLKQ oder das Ausgangssignal der UND-Schaltung 216 an die Datenhalteschaltung 214 ausgibt.
Mit anderen Worten, für eine Betriebsart mit der CAS-Latenzzeit von zwei (oder drei) überträgt die Schaltschaltung 218 das genaue Taktsignal CLKQ von der Zwischenregeneratorschaltung 30 an die Datenhalteschaltung 214.
Demgegenüber führt die Schaltschaltung 218 für die CAS-Latenzzeit von eins der Datenhalteschaltung 214 das Ausgangssignal der UND-Schaltung 216 zu.
Fig. 6 zeigt Zeitablaufpläne zur Erläuterung einer Operation des Lesens von Daten aus der Schaltung aus Fig. 3 für die CAS-Latenzzeit von zwei.
Zunächst geht zum Zeitpunkt t1 das externe Taktsignal ext.CLK von tief auf hoch über, wobei die Schaltung 16 zur Erzeugung eines internen Takts dementsprechend das Taktsignal CLK erzeugt. Das Signal CLK geht auf hoch über, wobei dementsprechend das interne Taktsignal CLKQ von tief auf hoch übergeht und als Antwort darauf das Spaltendecodierer-Freigabesignal CDE aktiviert wird, um eine Speicherzellenspalte auszuwählen, wobei Daten D0 von dem Leseverstärker 116.2 und daraufhin von der Zwischenspeicherschaltung 40 an den Datenbus DB2 gesendet werden.
Während eine Zeitdauer vergeht, nachdem das interne Taktsignal CLKQ den dem Tief-Hoch-Übergang des Signals CLK zum Zeitpunkt t1 entsprechenden Tief-Hoch-Übergang hat, und bevor die Daten D0 auf dem Datenbus DB2 gelesen werden, gibt die zentrale Steuerschaltung 20 das Signal RDETG mit einem aktiven Zustand aus. Nachdem die Daten D0 in die Zwischenspeicherschaltung 210 genommen worden sind, wird das Potential des Datenbusses DB2 als Antwort auf das Signal RDETG entzerrt.
Zum Zeitpunkt t2 geht das externe Taktsignal ext.CLK von hoch auf tief über, wobei als Antwort darauf das Ausgabefreigabesignal OEM aktiviert wird (oder einen Hochpegel erreicht), so daß die Zwischenspeicherschaltung 220 und der Ausgabepuffer 230 Daten ausgeben können.
Nachfolgend geht zum Zeitpunkt t3 das Taktsignal CLK zur Aktivierung über, wobei als Antwort darauf zuzüglich einer Verzögerung um eine vorgegebene Zeitdauer das Signal CLKQ aktiviert wird und dadurch wieder das Spaltendecodierer-Freigabesignal aktiviert wird, um eine Speicherzellenspalte zum Senden von Daten von dem Leseverstärker 116.2 und daraufhin von der Zwischenspeicherschaltung 40 an den Datenbus DB2 auszuwählen. Außerdem empfängt als Antwort auf den Tief-Hoch-Übergang des Signals CLKQ, der dem zum Zeitpunkt t3 aktivierten Taktsignal CLK entspricht, die Zwischenspeicherschaltung 220 von der Zwischenspeicherschaltung 210 Daten, die sie hält. Die durch die Zwischenspeicherschaltung 220 gehaltenen Daten werden als Antwort darauf, daß das Signal OEM einen aktiven Zustand besitzt, an den Daten-Eingabe/Ausgabe-Anschluß DQ ausgegeben.
Außerdem erzeugt die zentrale Steuerschaltung 20 als Antwort auf den Tief-Hoch-Übergang des internen Taktsignals CLKQ zum Zeitpunkt t3, der dem Übergang des Taktsignals CLK von tief auf hoch entspricht, das Signal RDETG, das den Datenbus DB2 entzerrt, wobei das Potential des Datenbusses DB2 entzerrt wird, nachdem die Zwischenspeicherschaltung 210 die Daten D1 darin gespeichert hat.
Nachfolgend geht das externe Taktsignal ext.CLK zum Zeitpunkt t4 von tief auf hoch über, wobei die Halbleiterspeichervorrichtung 1000 die von der Zwischenspeicherschaltung 220 über den Ausgabepuffer 230 an den Daten-Eingabe/Ausgabe-Anschluß DQ ausgegebenen Daten D0 an eine externe Vorrichtung ausgibt. Anschließend werden die Daten D2 aufeinanderfolgend von einer Speicherzellenmatrix gelesen und von außen gelesen, wenn das externe Taktsignal ext.CLK von tief auf hoch übergeht.
Fig. 7 zeigt Zeitablaufpläne zur Erläuterung einer Leseoperation in einer ähnlichen Schaltungskonfiguration wie der in Fig. 3 gezeigten für die CAS-Latenzzeit von eins.
Auch für die CAS-Latenzzeit von eins erzeugt die Schaltung 16 zur Erzeugung eines internen Takts aus dem als Antwort auf einen Tief-Hoch-Übergang des externen Taktsignals ext.CLK erzeugten monostabilen Impulssignal CLK das interne Taktsignal CLKQ und gibt dieses aus. Wie im folgenden beschrieben wird, wird das interne Taktsignal CLKQ daraufhin durch die Zwischenregeneratorschaltung 30 in ein internes Taktsignal CLKQ invertiert. Fig. 7 zeigt das auf diese Weise durch die Zwischenregeneratorschaltung 30 invertierte Taktsignal CLKQ.
Mit Bezug auf Fig. 7 hat das externe Taktsignal ext.CLK zum Zeitpunkt t1 einen Tief-Hoch-Übergang, wobei dementsprechend das Signal CLK zur Aktivierung übergeht und als Antwort darauf die Zwischenregeneratorschaltung 30 das interne Taktsignal CLKQ ausgibt, das einen Aktiv-Pegel erreicht. Als Antwort auf die Aktivierung des internen Taktsignals CLKQ wird das Spaltendecodierungs-Freigabesignal CDE aktiviert, wobei der Datenbus DB2 Daten vom Leseverstärker 116.2 empfängt.
Außerdem gibt die zentrale Steuerschaltung 20 auch für die in Fig. 6 gezeigte CAS-Latenzzeit von zwei das Signal RDETG mit einem aktiven Zustand aus, wenn eine Zeitdauer vergeht, nachdem das interne Taktsignal CLKQ einen dem Übergang von tief auf hoch des Signals CLK zum Zeitpunkt t1 entsprechenden Tief-Hoch-Übergang hat und bevor die Daten D0 auf dem Datenbus DB2 gelesen werden.
Wenn in der Zwischenregeneratorschaltung 30 als Antwort auf die Aktivierung des Signals RDETG einem von der Schaltung 16 zur Erzeugung eines internen Takts empfangenen internen Taktsignal CLKQ ein monostabiler Impuls überlagert wird, hält die Zwischenspeicherschaltung 210 als Antwort auf die Aktivierung des Signals RDETG ein Signal, das auf dem Datenbus DB2 übertragen wird. Nach dieser Überlagerung werden die Daten als Antwort darauf, daß das interne Taktsignal CLKQ und das Signal RDETG beide einen aktiven Zustand haben, in der Datenhalteschaltung 214 in der Zwischenspeicherschaltung 220 gespeichert. Daraufhin wird das Potential des Datenbusses DB2 als Antwort auf das Signal RDETG entzerrt.
Zum Zeitpunkt t2 hat das externe Taktsignal ext.CLK einen Hoch-Tief-Übergang, wobei das Signal OEM als Antwort darauf einen aktiven Zustand (einen Hochpegel) erreicht.
Die Daten, die die Zwischenspeicherschaltung 220 von der Zwischenspeicherschaltung 210 empfangen und darin gespeichert hat, werden als Antwort darauf, daß das Signal OEM den Hochpegel besitzt, über den Ausgabepuffer 230 an den Daten-Eingabe/Ausgabe-Anschluß DQ ausgegeben. Somit gibt der Daten- Eingabe/Ausgabe-Anschluß DQ, wenn ein Takt nach dem Zeitpunkt t1 vergangen ist und zum Zeitpunkt t3 das externe Taktsignal ext.CLK zur Aktivierung übergeht, die Daten aus.
Außerdem richtet der Ausgabepuffer 230 als Antwort darauf, daß das externe Taktsignal ext.CLK zum Zeitpunkt t3 zur Aktivierung übergeht, ein, daß ein Ausgangsknoten, d. h. der Daten-Eingabe/Ausgabe-Anschluß DQ, der durch ein von der zentralen Steuerschaltung 20 ausgegebenes internes Taktsignal gesteuert wird, einen hochimpedanten Zustand besitzt.
Somit können die Zwischenspeicherschaltung 210, der Ausgabepuffer 230 und dergleichen der Eingabe/Ausgabe-Schaltung unverändert bleiben, während eine einfache Änderung der Konfiguration der Zwischenregeneratorschaltung 30 und das Vorsehen der Taktänderungsschaltung 212, die eine Zeitgebung der Operation für die gegenüber der Zwischenspeicherschaltung 220 interne Datenhalteschaltung 214 steuert, sowohl einen Betrieb mit der CAS-Latenzzeit von zwei als auch mit einer CAS-Latenzzeit von eins ermöglichen kann.
Wie zuvor erwähnt worden ist, kann die für die Steuertakt- Änderungsschaltung 212 vorgesehene Befehlssignalleitung CB2 ferner in einer unteren Verdrahtung wie etwa aus Polysilicium in einer Mehrebenenverdrahtung enthalten sein. Somit braucht die Anzahl der Signalleitungen, die ein Taktsignal, ein Datenbus-Entzerrsignal und andere ähnliche schnell zu übertragende Befehlssignale übertragen, nicht erhöht zu werden. Mit anderen Worten, durch Änderung der Zwischenregeneratorschaltung 30 und der Taktänderungsschaltung 212 kann eine Halbleiterspeichervorrichtung 1000 realisiert werden, die sowohl einen Betrieb mit einer CAS-Latenzzeit von eins, der die Ausgabe von Daten ermöglicht, wenn auf einen ersten Übergang des externen Taktsignals zur Aktivierung unmittelbar der zweite Übergang der externen Taktsignals ext.CLK zur Aktivierung folgt, als auch einen Betrieb für eine CAS-Latenzzeit von zwei (oder drei), der ermöglicht, daß Daten ausgegeben werden, wenn auf den ersten Übergang des Taktsignals CLK zur Aktivierung zwei (oder drei) Takte folgen, ermöglicht.

Auf die Steuerdatenmaskierung angewendete Konfiguration

Wenn die Halbleiterspeichervorrichtung 1000 eine synchrone Halbleiterspeichervorrichtung ist, die mit der CAS-Latenzzeit von zwei (oder drei) betreibbar ist, und wenn das externe Taktsignal CLK eine niedrige Frequenz besitzt, kann die Vorrichtung wie oben beschrieben den Betrieb für die CAS-Latenzzeit von eins ohne unnötige Verzögerung der Operation realisieren.
In Datenlese- und -schreiboperationen kann eine sogenannte Maskierungsoperation ausgeführt werden, die das Lesen und Schreiben von Daten von einer Speicherzelle und in eine Speicherzelle, die einer spezifischen Gruppe von Daten-Eingabe/Ausgabe-Anschlüssen entspricht, verbietet.
In dieser Maskierungsoperation wird die Datenausgabe aber unabhängig davon, ob die momentane CAS-Latenzzeit die CAS- Latenzzeit von eins oder zwei (oder drei) ist, zwei Takte nach Ausgabe eines Befehls DQM, der die Maskierungsoperation angibt, maskiert.
Wie zuvor beschrieben worden ist, wird die Datenausgabe für die CAS-Latenzzeit von zwei (oder drei) zwei Takte nach Ausgabe des Befehls DQM maskiert, während für die CAS-Latenzzeit von eins anstelle des Datenlesens in der genauen Periode, in der der Maskierungsbefehl DQM ausgegeben wird, das Datenlesen in dem Zyklus, der unmittelbar auf eine Periode folgt, in der der Maskierungsbefehl DQM ausgegeben wird, maskiert werden muß.
Somit kann die Datenmaskierungsoperation nicht sowohl für die CAS-Latenzzeit von eins als auch für die CAS-Latenzzeit von zwei (oder drei) auf die gleiche Weise gesteuert zeitlich abgestimmt werden.
In der Halbleiterspeichervorrichtung 1000 aus Fig. 1 wird der von den Datenmaskierungssignal-Eingangsanschlüssen 24.1 und 24.2 aus Fig. 1 ausgegebene Datenmaskierungsbefehl DQM mit einer Zeitgebung gesendet, die angepaßt an eine Betriebsart gesteuert wird, so daß die Datenmaskierungsoperation sowohl für die CAS-Latenzzeit von zwei (oder drei) als auch für die CAS-Latenzzeit von eins mit einer Latenzzeit von zwei betreibbar ist.
Fig. 8 ist ein schematischer Blockschaltplan zur Erläuterung einer zur Steuerung einer Zeitgebung des Datenmaskierungsbefehls DQM vorgesehenen Schaltung.
Die Maskierungssignal-Erzeugungsschaltung 300 empfängt von dem Maskierungssignal-Eingangsanschluß 24.1 die Daten zum Erzeugen eines Maskierungssignals DM. Das Logikgatter 302 gibt eine UND-Verknüpfung eines invertierten Pegels eines Schreibsignals WT und eines Pegels des Signals DM aus. Außerdem verzögert eine Schiebeschaltung 310 das Maskierungssignal DM um einen Takt, wobei sie das auf diese Weise verzögerte Maskierungssignal DM ausgibt.
Die Umschaltschaltung 320 empfängt ein Ausgangssignal von der Schiebeschaltung 310 und ein Ausgangssignal von der Maskierungssignal-Erzeugungsschaltung 300 und gibt für die CAS-Latenzzeit von eins das Ausgangssignal der Schiebeschaltung 310 an eine OEM-Signalerzeugungsschaltung 400 aus, während sie für die CAS-Latenzzeit von zwei (oder drei) das Ausgangssignal der Maskierungsdaten-Erzeugungsschaltung 300 an die OEM- Signalerzeugungsschaltung 400 ausgibt. Die OEM-Signalerzeugungsschaltung 400 ist intern gegenüber der zentralen Steuerschaltung 20 vorgesehen.
Die OEM-Signalerzeugungsschaltung 400 enthält eine Ausgabesteuersignal-Erzeugungsschaltung 410, die als Antwort auf ein Lesesignal RD einen Ausgangspegel aktiviert, während sie als Antwort auf ein aktiviertes Bündel-Ende-Signal, ein aktiviertes Unterbrechungssignal oder dergleichen den Ausgangspegel deaktiviert, und eine Logikschaltung 420, die ein Ausgangssignal von der Ausgabesteuersignal-Erzeugungsschaltung 410 empfängt und für ein aktives Ausgangssignal der Umschaltschaltung 320 unabhängig vom Ausgangspegel der Ausgabesteuersignal-Erzeugungsschaltung 410 ein Signal OEM mit einem inaktiven Pegel ausgibt, während sie für ein inaktives Ausgangssignal der Umschaltschaltung 320 das Ausgangssignal der Ausgabesteuersignal-Erzeugungsschaltung 410 ausgibt.
Das heißt, wenn die Umschaltschaltung 320 das Maskierungssignal DM mit einem aktiven Zustand ausgibt, hält die Signal- OEM-Erzeugungsschaltung 400 das Signal OEM mit einem Pegel in einem inaktiven Zustand (d. h. auf dem Tiefpegel).
Somit werden selbst für die CAS-Latenzzeit von eins Daten, die nach Ausgabe des Befehls DQM ausgegeben werden, wenn eine Latenzzeit von zwei angewendet wird und außerdem, nachdem zwei Takte vergangen sind, maskiert.

Steuerung der Zeitgebung für die Lesedaten unmittelbar nach der Schreibmaskierung

Fig. 9 zeigt Zeitablaufpläne, die ein Beispiel für die CAS- Latenzzeit von eins darstellen, wenn der Maskierungsbefehl DQM mit Schreib- und Lesebefehlen ausgegeben wird.
Zum Zeitpunkt t1 geht das Taktsignal CLK von tief auf hoch über, wenn der Schreibbefehl ausgegeben wird und außerdem der Maskierungsbefehl DQM einen aktiven Zustand besitzt.
Wie zuvor beschrieben worden ist, gibt der Maskierungsbefehl DQM eine Operation an, die zwei Takte nach Ausgabe des Maskierungsbefehls die Datenein- und -ausgabe maskiert.
In dem Beispiel aus Fig. 9 wird der Lesebefehl RD zum Zeitpunkt t1 plus einem Takt, d. h. zum Zeitpunkt t2, ausgegeben.
Für die CAS-Latenzzeit von eins werden die Lesedaten zum Zeitpunkt t2 plus einem Takt, d. h. zum Zeitpunkt t3, nach außen ausgegeben.
Wenn der Maskierungsbefehl DQM in dem Zustand aus Fig. 9 ausgegeben wird, ist somit unklar, ob der Befehl zum Maskieren von zwei Takte nach dem Zeitpunkt t1 zu schreibenden Daten oder zum Maskieren von zum Zeitpunkt t3 auszugebenden Daten ausgegeben wird.
Zur Erläuterung wird hier beispielsweise der Schreibbefehl für eine erste von mehreren Bänken ausgegeben, während der Lesebefehl für eine weitere der mehreren Bänke ausgegeben wird.
Um eine solche wie obenbeschriebene Verwirrung zu vermeiden, muß somit ein gleichzeitig mit dem Schreibbefehl angelegter Befehl DQM deaktiviert werden.
Dementsprechend geht der Schiebeschaltung 310 der Signal-OEM- Erzeugungsschaltung 400 in Fig. 8 eine Gatterlogikschaltung 302 voraus, die verhindert, daß die Schiebeschaltung ein Ausgangssignal von der Maskierungssignal-Erzeugungsschaltung 300 empfängt, wenn der Schreibbefehl einen aktiven Zustand besitzt.

Steuerung der Zeitgebung des Ausgabesteuersignals

Fig. 10 ist ein schematischer Blockschaltplan zur Erläuterung einer Konfiguration der Ausgabesteuersignal-Erzeugungsschaltung 410 aus Fig. 8.
Die Ausgabesteuersignal-Erzeugungsschaltung 410 enthält eine Flipflopschaltung 4002, die durch den Lesebefehl RD gesetzt wird und beispielsweise durch ein Bündelendesignal BED, das angibt, daß eine Bündeloperation abgeschlossen ist, und durch ein Unterbrechungssignal INT, das angibt, daß ein Unterbrechungsdienst durchgeführt wird, zurückgesetzt wird, eine Schiebeschaltung 4004, die ein Ausgangssignal von der Flipflopschaltung 4002 empfängt und es um einen halben Takt verzögert, eine Schiebeschaltung 4006, die ein Ausgangssignal der Schiebeschaltung 4004 empfängt und es um einen weiteren Takt verzögert, und eine Schaltschaltung 4008, die ein Ausgangssignal der Schiebeschaltung 4006 und der Schiebeschaltung 4004 empfängt und je nach Betriebsart eines der Ausgangssignale ausgibt.
Somit empfängt das Logikgatter 420 ein Ausgangssignal der Schiebeschaltung 4008, wobei es durch das inaktive Maskierungssignal DM zur Ausgabe des Ausgangssignals der Umschaltschaltung 4008 als Signal OEM und durch das aktive Maskierungssignal DM zur Ausgabe eines Signals mit einem Tiefpegel gesteuert wird.
Für die CAS-Latenzzeiten von eins und zwei wählt die Umschaltschaltung 4008 das Ausgangssignal der Schiebeschaltung 4004 aus, während sie für die CAS-Latenzzeit von drei das Ausgangssignal der Schiebeschaltung 4006 auswählt.
Im folgenden wird mit Bezug auf die Fig. 6 und 7 der Betrieb der Signal-OEM-Erzeugungsschaltung 400 genauer beschrieben.
Wie zuvor beschrieben worden ist, zeigt Fig. 6 Zeitablaufpläne zur Erläuterung einer Datenleseoperation für die CAS- Latenzzeit von zwei (oder drei).
Zum Zeitpunkt t1 geht das Taktsignal CLK von tief auf hoch über, wobei der Lesebefehl RD angelegt wird.
Als Antwort hierauf liefert die Flipflopschaltung 4002 ein Ausgangssignal mit einem aktiven Zustand, wobei zum Zeitpunkt t2 das Taktsignal CLK von hoch auf tief übergeht und anschließend, wenn kein Befehl zum Ausführen einer Maskierungsoperation ausgegeben wird, über die Umschaltschaltung 4008 und das Logikgatter 420 ein Signal OEM mit einem aktiven Zustand ausgegeben wird.
Für die CAS-Latenzzeit von drei wird das Signal OEM mit einer um einen Takt längeren Verzögerungszeit der Schiebeschaltung 4006 als für die CAS-Latenzzeit von zwei aktiviert. Somit beginnt die Vorrichtung mit der Ausgabe von Daten zum Zeitpunkt t4, wenn das interne Taktsignal CLKQ aktiviert wird.
Demgegenüber geht mit Bezug auf Fig. 7 für die CAS-Latenzzeit von eins das Taktsignal CLK zum Zeitpunkt t1 auf hoch über, woraufhin als Antwort der Schreibbefehl RD angelegt wird, während auch für die CAS-Latenzzeit von zwei das Taktsignal CLK zum Zeitpunkt t2 von hoch auf tief übergeht und anschließend das Ausgabesteuersignal OEM aktiviert wird.
Somit kann die Ausgabesteuersignal-Erzeugungsschaltung 410, die, das Ausgabesteuersignal OEM erzeugt, wenigstens eine Konfiguration, die ein Signal für die CAS-Latenzzeit von eins erzeugt, und eine Konfiguration, die ein Signal für die CAS- Latenzzeit von zwei erzeugt, gemeinsam nutzen und somit eine vereinfachte Konfiguration besitzt.

Zweite Ausführungsform

In einer zweiten Ausführungsform schafft die Erfindung eine Halbleiterspeichervorrichtung mit einem Hauptabschnitt, dessen Konfiguration mit Ausnahme dessen, daß die Speichermatten 100.1 bis 100.4 jeweils als eine Bank arbeiten, wobei die Bänke unabhängig voneinander gelesen und beschrieben werden können, ähnlich zur Konfiguration der Halbleiterspeichervorrichtung 1000 der ersten Ausführungsform ist. In folgenden arbeiten die Speichermatrixmatten 100.1 bis 100.4 zur Erläuterung als die Bänke Nr. 0 bis Nr. 3.

Spaltenverriegelungsoperation

Außerdem ist die Halbleitervorrichtung der zweiten Ausführungsform so beschaffen, daß sie mit einem Taktsignal CLK in einem Bereich von einer verhältnismäßig niedrigen Frequenz bis zu einer verhältnismäßig hohen Frequenz synchron zu einem externen Taktsignal CLK arbeitet.
Falls der Betrieb der Halbleiterspeichervorrichtung bei einem Taktsignal CLK mit einer niedrigen Rate mit einer Zeitgebung gesteuert wird, die auf einer ähnlichen Taktfrequenz wie die für einen schnellen Betrieb beruht, führt ein zuvor beschriebener unnötiger Betriebsgrenzwert zu einer im Vergleich zu der Frequenz des interessierenden Taktsignals unnötig verschlechterten Leistung der Halbleiterspeichervorrichtung.
Im folgenden wird eine Konfiguration beschrieben, die eine hohe Leistung eines Betriebs einer Halbleiterspeichervorrichtung aufrechterhalten kann, wenn das Taktsignal CLK mit verhältnismäßig langsamen Raten arbeitet.
Fig. 11 ist ein schematischer Blockschaltplan, der aus der Konfiguration der Halbleiterspeichervorrichtung der zweiten Ausführungsform auszugsweise eine zum Schreiben von Daten in die Speicherbank Nr. 1 (die Speichermatte 100.2) vorgesehene Konfiguration zeigt.
Die Daten von dem Daten-Eingabe/Ausgabe-Anschluß DQ werden durch die Daten-Eingabe/Ausgabe-Schaltung 200.2 empfangen, wobei außerdem durch die zu schreibenden Daten ein Ansteuerverstärker 202 zum Ansteuern eines Potentials des Datenbusses DB2 angesteuert wird.
Durch ein von der zentralen Steuerschaltung 20 empfangenes Signal WDE wird eine Schreibtreiberschaltung 117.2 zum Umsetzen eines Signals mit einer kleinen Amplitude, das auf dem Datenbus DB2 übertragen wird, in ein Signal mit einer großen Amplitude freigegeben, die das Signal hält und es außerdem an eine durch einen Spaltendecodierer 112.2 ausgewählte Speicherzellenspalte (ein Bitleitungspaar) sendet.
Im folgenden wird der Ansteuerverstärker 202 durch ein von der zentralen Steuerschaltung 20 ausgegebenes Signal WDRV freigegeben, während der Spaltendecodierer 112.2 durch ein von der zentralen Steuerschaltung 20 ausgegebenes Signal CDE freigegeben wird.
Fig. 12 ist ein schematischer Blockschaltplan einer auszugsweisen Konfiguration der zentralen Steuerschaltung 20 und des Spaltendecodierers 112.2 und der Leseverstärker/Auswahlgatter-Schaltung 114.1 für die Bank Nr. 1.
Wie in Fig. 12 gezeigt ist, enthält die zentrale Steuerschaltung 20 eine Befehlsdecodierungs/Steuer-Einheit 1200, die ein Eingangssignal von der Steuersignal-Eingangsanschlußgruppe 10empfängt und ein internes Befehlssignal erzeugt, eine Lesesteuereinheit 1202, die ein Ausgangssignal von der Befehlsdecodierungs/Steuer-Einheit 1200 empfängt und die Signale SONM<1> und SOPM<1> ausgibt, die einen Betrieb des Leseverstärkers 60 steuern, eine Spaltenverriegelungstakt-Erzeugungseinheit 1204, die als Antwort auf ein Ausgangssignal der Lesesteuereinheit 1202 betreibbar ist, um, wie im folgenden beschrieben wird, spaltenverriegelungsgesteuert ein Taktsignal CLKcol sowie ein Signal EDRV, das einen Betrieb des Ansteuerverstärkers 202 in einer Schreiboperation steuert, zu erzeugen, und eine spaltenbezogene Steuereinheit 1206, die durch die Befehlsdecodierungs/Steuer-Einheit 1200 gesteuert wird, die als Antwort auf das Signal CLKcol zur Ausgabe eines Spaltendecodierungs-Freigabesignals CDE betreibbar ist.
Der Spaltendecodierer 112.2 enthält einen Decodierer 1210, der ein als Antwort auf ein Adressensignal erzeugtes Spaltenadessen-Decodierungssignal CAD und ein Signal CDE von der zentralen Steuereinheit 20 zur Ausgabe eines Signals CSL, das eine in der Bank Nr. 1 ausgewählte Speicherzellenspalte auswählt, empfängt.
Die Bank Nr. 1 ist mit einem Paar Bitleitungen BL und /BL und mit einer durch den Zeilendecodierer 110.2 ausgewählten Wortleitung WL versehen, wobei die Schnittpunkte mit der Bitleitung BL mit einer Speicherzelle MC versehen sind, die einen Speicherzellentransistor MTR und einen Speicherzellenkondensator C enthält.
Die in der Speicherzelle MC gespeicherten Daten werden als Antwort darauf, daß die Wortleitung WL den aktiven Zustand erreicht, auf der Bitleitung BL gelesen und durch den Leseverstärker 60, der durch die Freigabesignale SONM<1> und SOPM<1> freigegeben wird, verstärkt.
Die durch den Leseverstärker 60 verstärkten Daten werden an das Bitleitungspaar BL und /BL gesendet und, wenn das Signal CSL ein E/A-Gatter 1220 auswählt und darin die Transistoren TR1 und TR2 einschaltet, auf das E/A-Leitungspaar LI/O und /LI/O gelesen. Beispielsweise sendet das E/A-Leitungspaar LI/O und /LI/O die Daten an den Datenbus DB2.
Außerdem ist für das Bitleitungspaar BL und /BL eine Vorladeschaltung 1230 vorgesehen, die als Antwort auf ein von der zentralen Steuerschaltung 20 ausgegebenes Signal SPR zum Entzerren eines Potentials des Bitleitungspaars BL und /BL betreibbar ist, um es vorzuladen, so daß es ein vorgegebenes Potential erreicht.
Fig. 13 ist ein schematischer Blockschaltplan einer Konfiguration der Spaltenverriegelungstakt-Erzeugungseinheit 1204 aus Fig. 12.
Wie in Fig. 13 gezeigt ist, enthält die Spaltenverriegelungstakt-Erzeugungseinheit 1204 eine UND-Schaltung NAG01, die ein internes Steuersignal Ctcol, das als Antwort auf einen Befehl ATC aktiviert wird, und ein internes Taktsignal CLKB, das synchron zu einem externen Taktsignal erzeugt wird, empfängt, daran eine UND-Operation ausführt und da Ergebnis der Operation als Taktsignal CLKP ausgibt.
Wie im folgenden beschrieben wird, ist das Taktsignal CLKB eine invertierte Version des in der ersten Ausführungsform beschriebenen internen Taktsignals CLKQ.
Außerdem enthält die Spaltenverriegelungstakt-Erzeugungseinheit 1204 eine UND-Schaltung NAG11, die ein internes Taktsignal CLKP und ein Lesesignal SONM<0>, das eine Anweisung zur Freigabe eines Leseverstärkers der Bank Nr. 0 angibt, empfängt, eine Impulssignal-Erzeugungsschaltung PLSCK11, die ein Signal SONM<0> zum Erzeugen eines Signals, das in vorgegebenen Zeitabständen pulsiert, und eine ODER-Schaltung ORG11, die ein Ausgangssignal der UND-Schaltung NAG11 und ein Ausgangssignal der Impulssignal-Erzeugungsschaltung PLSCK11 empfängt.
Außerdem enthält die Spaltenverriegelungstakt-Erzeugungseinheit 1204 eine UND-Schaltung NAG12, die das interne Taktsignal CLKP und das Lesesignal SONM<1>, das eine Anweisung zur Freigabe eines Leseverstärkers der Bank Nr. 1 angibt, empfängt, eine Impulssignal-Erzeugungsschaltung PLSCK12, die ein Signal SONM<1> zum Erzeugen eines Signals, das in Abständen mit einer vorgegebenen Zeitdauer pulsiert, empfängt, und eine ODER-Schaltung ORG12, die ein Ausgangssignal der UND-Schaltung NAG12 und der Impulssignal-Erzeugungsschaltung PLSCK12 empfängt.
Außerdem enthält die Spaltenverriegelungstakt-Erzeugungseinheit 1204 ein zusammengesetztes Logikgatter CLG10, das eine logische Summe einer UND-Verknüpfung eines Bankauswahlsignals BANK<0>, das angibt, daß die Bank Nr. 0 ausgewählt ist, und eines Ausgangssignals der ODER-Schaltung ORG11, und einer UND-Verknüpfung eines Bankauswahlsignals BANK<1>, das angibt, daß die Bank Nr. 1 ausgewählt ist, und eines Ausgangssignals der ODER-Schaltung ORG12, ausgibt.
Außerdem enthält die Spaltenverriegelungstakt-Erzeugungseinheit 1204 eine UND-Schaltung NAG13, die das interne Taktsignal CLKP und das Lesesignal SONM<2>, das eine Anweisung zur Freigabe eines Leseverstärkers der Bank Nr. 2 angibt, empfängt, eine Impulssignal-Erzeugungsschaltung PLSCK13, die das Signal SONM<2> zum Erzeugen eines Signals, das in Abständen mit einer vorgegebenen Zeitdauer pulsiert, empfängt, und eine ODER-Schaltung ORG13, die ein Ausgangssignal der UND-Schaltung NAG13 und der Impulssignal-Erzeugungsschaltung PLSCK13 empfängt.
Außerdem enthält die Spaltenverriegelungstakt-Erzeugungseinheit 1204 eine UND-Schaltung NAG14, die das interne Taktsignal CLKP und das Lesesignal SONM<3>, das eine Anweisung zur Freigabe eines Leseverstärkers der Bank Nr. 3 angibt, empfängt, eine Impulssignal-Erzeugungsschaltung PLSCK14, die das Signal SONM<3> zum Erzeugen eines Signals, das in Abständen mit einer vorgegebenen Zeitdauer pulsiert, empfängt, und eine ODER-Schaltung ORG14, die ein Ausgangssignal der UND-Schaltung NAG14 und der Impulssignal-Erzeugungsschaltung PLSCK14 empfängt.
Außerdem enthält die Spaltenverriegelungstakt-Erzeugungseinheit 1204 ein zusammengesetztes Logikgatter CLG20, das eine logische Summe einer UND-Verknüpfung eines Bankauswahlsignals BANK<2>, das angibt, daß die Bank Nr. 2 ausgewählt ist, und eines Ausgangssignals der ODER-Schaltung ORG13 und einer UND- Verknüpfung eines Bankauswahlsignals BANK<3>, das angibt, daß die Bank Nr. 3 ausgewählt ist, und eines Ausgangssignals der ODER-Schaltung ORG14 ausgibt.
Außerdem enthält die Spaltenverriegelungstakt-Erzeugungseinheit 1204 eine ODER-Schaltung ORG20, die eine logische Summe eines Ausgangssignals des zusammengesetzten Logikgatters CLG10 und des zusammengesetzten Logikgatters CLG10 erhält und das Signal CLKcol ausgibt, und eine Ansteuersignal-Erzeugungsschaltung DRVCK, die das Signal CLKcol empfängt und ein Signal EDRV erzeugt.
Fig. 14 ist ein Schaltplan zur Erläuterung einer Konfiguration der Impulssignal-Erzeugungsschaltung PLSCK11 aus Fig. 13. Es wird angemerkt, daß die Konfiguration ähnlich auf jede der anderen Impulssignal-Erzeugungsschaltungen PLSCK12 bis PLSCK14 zutrifft.
Wie in Fig. 14 gezeigt ist, enthält die Impulssignal-Erzeugungsschaltung PLSCK12 eine Verzögerungsschaltung DL0l, die das Signal SONM<0> empfängt und es um eine vorgegebene Zeitdauer verzögert, und ein Logikgatter NR01, das eine UND-Verknüpfung eines invertierten Pegels eines Ausgangssignals der Verzögerungsschaltung DL01 und des Signals SONM<0> ausgibt.
Fig. 15 ist ein Schaltplan einer Konfiguration einer Ansteuersignal-Erzeugungsschaltung DRVCK in der Konfiguration aus Fig. 13.
Wie in Fig. 15 gezeigt ist, enthält die Ansteuersignal-Erzeugungsschaltung DRVCK eine Verzögerungsschaltung DL11, die ein Signal CLKcol empfängt und es um eine vorgegebene Zeitdauer verzögert, eine Flipflopschaltung FF100, die durch das Signal CLKB gesetzt wird, wenn das Signal Ctcol einen aktiven Zustand besitzt, während sie durch ein Ausgangssignal der Verzögerungsschaltung DL11 zurückgesetzt wird, einen Inverter INV100, der ein Ausgangssignal des Flipflops FF100 invertiert und ein Signal CLKw_B ausgibt, und einen Inverter INV102, der ein Ausgangssignal des Inverters INV100 invertiert und ein Ansteuersignal WDRV ausgibt.
Die Flipflopschaltung FF100 enthält eine UND-Schaltung NADG100, deren Eingang eine invertierte Version des Ausgangssignals der Verzögerungsschaltung DL11 empfängt, und ein zusammengesetztes Logikgatter CLG100, das das negative ODER der UND-Verknüpfung eines Ausgangssignals der UND-Schaltung NADG100 und des Signals CLKB und einer invertierten Version des Signals Ctcol an den Inverter INV100 ausgibt.
Fig. 16 zeigt Zeitablaufpläne zur Erläuterung eines Betriebs der mit Bezug auf die Fig. 12 bis 15 beschriebenen Spaltenverriegelungstakt-Erzeugungseinheit 1204.
Im folgenden wird zur Erläuterung angenommen, daß die Halbleiterspeichervorrichtung der zweiten Ausführungsform ein synchroner SDRAM ist. Ein SDRAM erfordert, daß der Befehl ACT und der Lese- oder Schreibbefehl RD/WT mit einem durch eine dazwischenliegende Zeit tRCD definierten Wert bereitgestellt werden.
Wenn beispielsweise die Zeitdauer tRCD einen Spezifikationswert von 20 ns und das Taktsignal CLK eine Frequenz von 100 MHz besitzt, ist beispielsweise tRCD = 2 × CLK. Somit ist die Zeit tRCD durch die Periode des Taktsignals CLK definiert.
Wenn die Zeit tRCD wie oben beschrieben definiert ist und beispielsweise eine CAS-Latenzzeit von zwei und eine Betriebsfrequenz von 66 MHz angelegt werden, wird aber die Zeit tRCD eines Takts (bis zu 15 ns) ihre Spezifikation verletzten, während zum Erfüllen des Spezifikationswerts von 20 ns die Zeit tRCD = 2 × CLK (bis zu 30 ns) eingestellt werden muß. Mit anderen Worten, obgleich die Zeit tRCD einen Spezifikationswert von 20 ns besitzt, wird in eine Operation eine Verzögerung mit einer unnötigen Dauer von etwa 10 ns eingeführt.
Wenn es nach der Eingabe des Befehls RD/WT aber einen Grenzwert einer Zeitgebung in einem Grenzwert einer Lese- oder Schreiboperation in den SDRAM-Abschnitt gibt, kann aber eine Operation in bezug auf die Zeit tRCD, d. h. eine Operation eines Leseverstärkers und des geeignet eingestellten Schreibens von Daten von dem E/A-Leitungspaar LI/O, /LI/O, zeitlich abgestimmt werden, damit die Zeit tRCD eines Takts für eine Betriebsfrequenz für beispielsweise 66 MHz aufrechterhalten wird.
Mit anderen Worten, wenn das in Fig. 13 beschriebene Signal CLKcol wie eingestellt zeitlich abgestimmt wird, kann die SDRAM-Operation, wie im folgenden beschrieben wird, eine hohe Leistung erreichen.
Mit Bezug auf Fig. 16 wird zum Zeitpunkt t0 das Taktsignal CLK aktiviert, wenn der Befehl ACT eingegeben wird.
Als Antwort darauf erreicht das interne Steuersignal Ctcol zum Zeitpunkt t1 einen aktiven Zustand.
Nachfolgend folgt auf den Zeitpunkt t0, zu dem das Taktsignal CLK aktiviert wird, ein Takt, wobei der Zeitpunkt t2 erreicht wird, zu dem der Befehl WT ausgegeben wird, wobei die Lesesteuereinheit 1202 als Antwort darauf zum Zeitpunkt t3 das Leseverstärker-Freigabesignal SONM<0> für die Bank Nr. 0 hoch ansteuert, um einen Leseverstärker freizugeben.
Hierbei wird das Taktsignal CLKcol normalerweise durch das interne Taktsignal CLKB erzeugt, das als Antwort auf den Übergang des Taktsignals CLK zum Zeitpunkt t2 zur Aktivierung erzeugt wird. Als Antwort auf das Taktsignal CLKcol werden das Spaltendecodierungs-Freigabesignal CDE, das einen Betrieb zur Auswahl einer Speicherzellenspalte freigibt, und das Signal WDE aktiviert.
Wenn das Taktsignal CLK in Fig. 16 eine etwas kleinere Periode als einen Spezifikationswert der Zeit tRCD besitzt, während das Spaltendecodierungs-Freigabesignal CDE zu einer wie obenbeschriebenen Zeit aktiviert wird, würde aber das Bitleitungspaar BL, /BL mit einem E/A-Leitungspaar gekoppelt, bevor ein Leseverstärker mit einer Leseoperation beginnt.
Dementsprechend aktiviert die Spaltenverriegelungstakt-Erzeugungseinheit 1204 das Spaltendecodierungssignal CDE nicht vor Eintritt des Zeitpunkts t3, zu dem das Leseverstärker-Freigabesignal SONM<0> einen Übergang zur Aktivierung besitzt. Als Antwort auf das auf diese Weise aktivierte Spaltendecodierungssignal CDE wird das Spaltendecodierer-Freigabesignal CDE aktiviert.
Mit anderen Worten, wenn eine Zeit, zu der das Spaltendecodierungs-Freigabesignal CDE aktiviert wird, nicht darauf anspricht, daß das Leseverstärker-Freigabesignal SON einen aktiven Zustand erreicht, würde das Auswahlsignal CSL aktiviert, bevor der Leseverstärker 60 eine Verstärkungsoperation liefert, wobei das Bitleitungspaar BL, /BL und das E/A-Leitungspaar LI/O und /LI/O miteinander verbunden würden und Daten zerstört werden könnten.
Unterdessen wird durch das als Antwort auf den Übergang von CLK zum Zeitpunkt t2 zur Aktivierung erzeugte interne Taktsignal CLKB das Signal WDRV aktiviert. Somit wird durch den Ansteuerverstärker 202 das Potential des Datenbusses DB angesteuert.
Das Signal WDRV wird als Antwort darauf, daß das Taktsignal CLKcol einen aktiven Zustand erreicht, deaktiviert. Somit wird das Potential des Datenbusses durch den Ansteuerverstärker 202 in einem angesteuerten Zustand gehalten, bis das Signal CDE aktiviert ist und das Bitleitungspaar BL, /BL und das E/A-Leitungspaar LI/O, /LI/O miteinander verbunden sind.
Vom Zeitpunkt t5 an wird das Taktsignal CLKcol durch das als Antwort auf den Übergang des Taktsignals CLK zur Aktivierung erzeugte interne Taktsignal CLKB erzeugt. Als Antwort auf das Taktsignal CLKcol wird das Spaltendecodierungs-Freigabesignal CDE aktiviert, um eine Operation einer Auswahl einer Speicherzellenspalte freizugeben. Außerdem wird vom Zeitpunkt t5 an das Signal WDRV durch das als Antwort auf den Übergang von CLK zur Aktivierung erzeugte interne Taktsignal CLKB aktiviert, während es als Antwort darauf, daß das Taktsignal CLKcol einen aktiven Zustand erreicht, deaktiviert wird.
Somit benötigt ein SDRAM, der mit einer verringerten Taktfrequenz arbeitet, keine stärkere Verzögerung der Schreibrate und dergleichen als erforderlich, so daß er eine hohe Leistung erreichen kann.
Obgleich oben hauptsächlich eine Zeitgebung beschrieben ist, bei der das Spaltendecodierungs-Freigabesignal CDE in den Schreibdaten aktiviert wird, kann das Spaltendecodierungs- Freigabesignal CDE auch in den Lesedaten aktiviert werden, wenn die Lesesignale SONM<0> bis SONM<3> einen aktiven Zustand besitzen und der Lesebefehl RD angelegt wird.
Obgleich die Erfindung ausführlich beschrieben und gezeigt wurde, dient dies selbstverständlich lediglich der Erläuterung und als Beispiel und soll nicht als Beschränkung verstanden werden, wobei der Erfindungsgedanke und der Umfang der Erfindung lediglich durch die beigefügten Ansprüche begrenzt sind.

Claims

1. Halbleiterspeichervorrichtung (1000), die mit einem externen Taktsignal zur Eingabe eines Befehls und zur Ein- und Ausgabe von Daten synchronisiert ist, mit:
einer Steuerschaltung (20), die einen Betrieb der Halbleiterschaltungsvorrichtung (1000) steuert;
einer Speicherzellenmatrix (100.1 bis 100.4), die mehrere in Zeilen und Spalten angeordnete Speicherzellen (MC) enthält;
einer internen Taktschaltung (16), die als Antwort auf das externe Taktsignal zum Erzeugen eines internen Taktsignals betreibbar ist;
einer Taktsignalleitung (CBL1), die das interne Taktsignal überträgt;
einer Taktumsetzschaltung (30), die das interne Taktsignal auf der Taktsignalleitung (CBL1) empfängt und je nachdem, ob die erste oder die zweite Betriebsart angegeben ist, anhand des internen Taktsignals wahlweise das erste oder das zweite Taktsignal ausgibt, wobei die erste Betriebsart den Beginn des Lesens von Daten von der Speicherzellenmatrix (100.1 bis 100.4) einen Takt nach Anlegen des Lesebefehls, wenn das externe Taktsignal einen ersten Übergang zur Aktivierung besitzt, ausführt, während die zweite Betriebsart den Beginn des Lesens von Daten von der Speicherzellenmatrix (100.1 bis 100.4) zwei Takte nach Anlegen des Lesebefehls, wenn das externe Taktsignal den ersten Übergang zur Aktivierung besitzt, ermöglicht, wobei das zweite Taktsignal in der zweiten Betriebsart die gleiche Frequenz wie der externe Takt besitzt und mit dem externen Takt synchronisiert ist, während das erste Taktsignal in der ersten Betriebsart zur Aktivierung in einer Periode des internen Taktsignals zweimal pulsiert;
einem Datenbus (DB2), der von der Speicherzellenmatrix (100.1 bis 100.4) gelesene Daten überträgt;
einer Entzerrschaltung (300), die als Antwort auf ein Entzerrsignal zum Entzerren des Datenbusses (DB2) betreibbar ist;
einer Befehlssignalleitung (CB1), die das Entzerrsignal von der Steuerschaltung (20) überträgt;
einem Daten-Eingabe/Ausgabe-Anschluß (DQ); und
einer Eingabe/Ausgabe-Schaltung (200.1 bis 200.4), die die auf dem Datenbus (DB2) übertragenen Lesedaten an den Daten-Eingabe/Ausgabe-Anschluß (DQ) ausgibt, wobei die Eingabe/Ausgabe-Schaltung (200.1 bis 200.4) eine Zwischenspeicherschaltung (214) enthält, die in der zweiten Betriebsart als Antwort darauf, daß das zweite Taktsignal einen aktiven Zustand erreicht, zum Speichern und Halten der Lesedaten darin betreibbar ist, während sie in der ersten Betriebsart als Antwort darauf, daß das erste Taktsignal und das Entzerrsignal jeweils einen aktiven Zustand erreichen, zum Speichern und Halten der Lesedaten darin betreibbar ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung (20) als Antwort auf den Lesebefehl ein Ausgabefreigabesignal erzeugt, wobei die Eingabe/Ausgabe-Schaltung (200.1 bis 200.4) als Antwort darauf, daß das Ausgabefreigabesignal einen aktiven Zustand erreicht, Daten an den Daten-Eingabe/Ausgabe-Anschluß (DQ) ausgibt, wobei die Halbleiterspeichervorrichtung (1000) ferner umfaßt:
einen Befehlseingangsanschluß (24.1), der ein Datenmaskierungssignal empfängt;
einen Eingabepuffer (300), der das Datenmaskierungssignal von dem Befehlseingangsanschluß (24.1) empfängt;
eine erste Verzögerungsschaltung (310), die ein von dem Eingabepuffer (300) empfangenes Signal um einen Takt des externen Taktsignals verzögert;
eine Umschaltschaltung (320), die ein Signal von dem Eingabepuffer (300) und ein Ausgangssignal der ersten Verzögerungsschaltung (310) empfängt und in der ersten Betriebsart das Ausgangssignal der ersten Verzögerungsschaltung (310) auswählt, während sie in der zweiten Betriebsart das von dem Eingabepuffer (300) empfangene Signal auswählt; und
eine Ausgabesperrschaltung (400), die das Ausgabefreigabesignal als Antwort darauf, daß die Umschaltschaltung (320) ein Signal mit einem aktiven Zustand ausgibt, zwangsweise sperrt.

3. Halbleiterspeichervorrichtung nach Anspruch 2, gekennzeichnet durch eine Einrichtung (302), die als Antwort auf einen Schreibbefehl betreibbar ist, um das Senden eines Signals von dem Eingabepuffer (300) an die erste Verzögerungsschaltung (310) zu sperren.

4. Halbleiterspeichervorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß
die Steuerschaltung (20) eine Ausgabesteuersignal-Erzeugungsschaltung (410) enthält, die als Antwort auf den Lesebefehl ein Ausgabefreigabesignal erzeugt; und
wenn in der ersten Betriebsart und in der zweiten Betriebsart zwei Takte nach dem ersten Übergang zur Aktivierung eine Anweisung zum Lesen von Daten ausgegeben wird, eine gemeinsame Zeitgebung angewendet wird, die ermöglicht, daß die Ausgabesteuersignal-Erzeugungsschaltung (410) das Ausgabefreigabesignal aktiviert.

5. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß
die Speicherzellenmatrix (100.1 bis 100.4) mehrere Bitleitungen (BL, /BL) enthält, die jeweils den Spalten der Speicherzellen (MC) entsprechend vorgesehen sind, um Daten von einer entsprechenden Speicherzelle (MC) zu übertragen,
wobei durch ein Leseverstärker-Freigabesignal mehrere Leseverstärker (116.1 bis 116.4) freigegeben werden, um ein Potential der Bitleitung (BL, /BL) zu verstärken, und wobei durch ein Spaltenauswahl-Freigabesignal eine Spaltenauswahlschaltung (112.1 bis 112.4) freigegeben wird, um als Antwort auf ein externes Adressensignal die ausgewählte Spalte der Speicherzellen (MC) auszuwählen; und
die Steuerschaltung (20) das Spaltenauswahl-Freigabesignal als Antwort auf einen der angelegten externen Lese- oder Schreibbefehle aktiviert, wobei das Leseverstärker-Freigabesignal ebenfalls einen aktiven Zustand besitzt.

6. Halbleiterspeichervorrichtung nach Anspruch 5, gekennzeichnet durch
eine Ansteuerverstärkerschaltung (202), die als Antwort auf von der Eingabe/Ausgabe-Schaltung (200.1 bis 200.4) ausgegebene zu schreibende Daten durch ein Schreibansteuersignal freigegeben wird, um ein Potential des Datenbusses (DB) anzusteuern; und
eine Schreibtreiberschaltung (117.1 bis 117.4), die ein auf dem Datenbus (DB2) übertragenes Signal an die ausgewählten Spalten der Speicherzellen (MC) überträgt, wobei
die Steuerschaltung (20) zusammen damit, daß das Spaltenauswahl-Freigabesignal einen aktiven Zustand erreicht, die Schreibtreiberschaltung (117.1 bis 177.4) freigibt, wobei die Steuerschaltung (20) außerdem als Antwort darauf, daß das externe Taktsignal einen aktiven Zustand erreicht, das Schreibansteuersignal aktiviert, während sie als Antwort darauf, daß das Spaltenauswahl-Freigabesignal den inaktiven Zustand erreicht, das Schreibansteuersignal deaktiviert.

7. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß
die Speicherzellenmatrix (100.1 bis 100.4) in mehrere Bänke unterteilt ist, die jeweils mehrere Bitleitungen (BL, /BL) umfassen, die jeweils den Spalten der Speicherzellen (MC) zum Übertragen von Daten von einer entsprechenden Speicherzelle (MC) entsprechen, wobei mehrere Leseverstärker (116.1 bis 116.4) durch ein Leseverstärker-Freigabesignal freigegeben werden, um ein Potential der Bitleitung (BL, /BL) zu verstärken, und wobei eine Spaltenauswahlschaltung (112.1 bis 112.4) durch ein Spaltenauswahl-Freigabesignal freigegeben wird, um die als Antwort auf ein externes Adressensignal ausgewählte Spalte der Speicherzelle (MC) auszuwählen; und
wenn entweder ein externer Lese- oder Schreibbefehl angelegt wird oder das Leseverstärker-Freigabesignal einen aktiven Zustand besitzt oder als Antwort auf ein Adressensignal die Bank ausgewählt wird, die Steuerschaltung (20) das der ausgewählten Bank entsprechende Spaltenauswahl-Freigabesignal aktiviert.

8. Halbleiterspeichervorrichtung nach Anspruch 7, gekennzeichnet durch
eine Ansteuerverstärkerschaltung (202), die als Antwort auf von der Eingabe/Ausgabe-Schaltung (200.1 bis 200.4) ausgegebene zu schreibende Daten durch ein Schreibsteuersignal zum Ansteuern eines Potentials des Datenbusses (DB2) freigegeben wird; und
eine Schreibtreiberschaltung (117.1 bis 177.4), die ein auf dem Datenbus (DB2) übertragenes Signal an die ausgewählten Spalten der Speicherzellen (MC) sendet, wobei
die Steuerschaltung (20) die Schreibtreiberschaltung (117.1 bis 117.4) zusammen damit, daß das Spaltenauswahl- Freigabesignal den aktiven Zustand erreicht, freigibt, wobei die Steuerschaltung (20) außerdem als Antwort darauf, daß das externe Taktsignal den aktiven Zustand erreicht, das Schreibansteuersignal aktiviert, während sie als Antwort darauf, daß das Spaltenauswahl-Freigabesignal den inaktiven Zustand erreicht, das Schreibansteuersignal deaktiviert.