DE102004011741B4 - Halbleiterspeicherschaltung und zugehöriger Halbleiterspeicherbaustein - Google Patents

Halbleiterspeicherschaltung und zugehöriger Halbleiterspeicherbaustein Download PDF

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Abstract

Halbleiterspeicherschaltung mit
– einem Verzögerungsregelkreis (211), der eine Verzerrung oder einen Versatz eines Eingabetaktsignals (ECLK) kompensiert und ein Ausgabetaktsignal (DCLK) erzeugt, und
– einer Ausgabeeinheit (231), die in der Halbleiterspeicherschaltung (201) gespeicherte Daten puffert und die Daten aus der Halbleiterspeicherschaltung (201) ausgibt,
gekennzeichnet durch
– eine Ausgabesteuereinheit (241), welche die Ausgabeeinheit (231) deaktiviert, während der Verzögerungsregelkreis (211) einen Synchronisiervorgang mit dem Eingabetaktsignal (ECLK) ausführt.

Description

  • Die Erfindung betrifft eine Halbleiterspeicherschaltung, insbesondere eine synchrone dynamische Speicherschaltung mit direktem Zugriff und doppelter Datenrate (DDR-SDRAM-Schaltung), nach dem Oberbegriff des Patentanspruchs 1 und einen zugehörigen Halbleiterspeicherbaustein.
  • In der Regel wird ein DDR-SDRAM-Halbleiterbauelement, vorliegend auch als DDR-SDRAM-Schaltung bezeichnet, mit einer DRAM-Steuerschaltung verbunden. Die DRAM-Steuerschaltung schreibt Daten in die DDR-SDRAM-Schaltung und liest Daten aus der DDR-SDRAM-Schaltung aus. Die DDR-SDRAM-Schaltung umfasst eine Speicherbank, die Daten speichert, einen Verzögerungsregelkreis (DLL-Schaltung), der ein Taktsignal erzeugt, einen Ausgabepuffer, die ein Taktsignal erzeugt, einen Ausgabepuffer, der Daten puffert, die in der Speicherbank gespeichert sind, und die gepufferten Daten in Synchronisation mit dem Taktsignal ausgibt, und eine Ausgabesteuerschaltung, die den Betrieb des Ausgabepuffers steuert.
  • 1 zeigt ein Zeitablaufdiagramm 100, das eine Fehlfunktion einer herkömmlichen DDR-SDRAM-Schaltung beschreibt, wenn die DRAM-Steuerschaltung Daten in die DDR-SDRAM-Schaltung schreibt. Nachfolgend werden die Gründe für die Fehlfunktion unter Bezugnahme auf 1 beschrieben.
  • Nachdem die DRAM-Steuerschaltung einen Lesebefehl RD an die DDR-SDRAM-Schaltung ausgegeben hat und eine CAS-Latenz abgelaufen ist, gibt der Ausgabepuffer Daten DQR aus. Hierbei werden die Daten DQR vom Ausgabepuffer in Synchronisation mit einem Taktsignal CLK_DLL ausgegeben, das von der DLL-Schaltung ausgegeben wird.
  • Die Ausgabesteuerschaltung empfängt das Taktsignal CLK_DLL und den Lesebefehl RD. Während des Empfangs des Taktsignals CLK_DLL aktiviert die Ausgabesteuerschaltung den Ausgabepuffer, wenn der Lesebefehl RD aktiviert ist, und deaktiviert den Ausgabepuffer, wenn der Lesebefehl deaktiviert ist. Diese Vorgehensweise verhindert einen unnötigen Energieverbrauch des Ausgabepuffers.
  • Wird ein Vorladebefehl PR an die Speicherbank angelegt, nachdem der Ausgabepuffer die Daten DQR ausgegeben hat, dann wird das Taktsignal CLK_DLL nicht mehr an die Ausgabesteuerschaltung ausgegeben. Dieser Zustand wird beibehalten, während die DLL-Schaltung zurückgesetzt wird und einen Synchronisiervorgang mit dem der DLL-Schaltung zugeführten Signal abschließt, d. h. während einer Zeitdauer tD. Hierbei sollte die Ausgabesteuerschaltung den Ausgabepuffer deaktivieren, weil der Lesebefehl RD nicht aktiv ist. Da jedoch das Taktsignal CLK_DLL nicht in die Ausgabesteuerschaltung eingegeben wird, kann die Ausgabesteuerschaltung fälschlicherweise einen in ihr zwischengespeicherten aktiven Lesebefehl RD an den Ausgabepuffer ausgeben und den Ausgabepuffer aktivieren. Daher kann es sein, dass der Ausgabepuffer Da ten DQR an die DRAM-Steuerschaltung ohne Empfang des Lesebefehls ausgibt, wenn die in der DDR-SDRAM-Schaltung erzeugten Daten DQR in den Ausgabepuffer eingegeben werden.
  • Wird anschließend ein Schreibbefehl WR aktiviert, dann schreibt die DRAM-Steuerschaltung Daten DQW in die DDR-SDRAM-Schaltung und es kann ein Datenkonflikt zwischen den in die DDR-SDRAM-Schaltung geschriebenen Daten DQW und den Daten DQR auftreten, die von der DDR-SDRAM-Schaltung ausgegeben werden. Ein solcher Konflikt kann eine Fehlfunktion der DDR-SDRAM-Schaltung verursachen.
  • In der Patentschrift US 5.835.444 ist ein Verfahren zur Steuerung eines Datenausgabepuffers eines synchronen Halbleiterspeicherbauelements, das eine Leselatenzzeit einer vorgebbaren Anzahl von Taktzyklen aufweist, offenbart, bei dem der Ausgabepuffer in Abhängigkeit von einem Eingabetaktsignal bei einem Lesevorgang freigegeben und bei einem Schreibvorgang gesperrt wird.
  • In der Patentschrift US 5.325.330 ist ein System zum Treiben gespeicherter Daten auf einem bidirektionalen Bus offenbart, bei dem eine Ausgabeeinheit eines Halbleiterspeichers gesperrt wird, solange keine als gültig angesehenen Daten vorliegen.
  • Es ist Aufgabe der Erfindung, eine Halbleiterspeicherschaltung der eingangs genannten Art und einen zugehörigen Halbleiterspeicherbaustein zur Verfügung zu stellen, bei denen der oben erläuterte Datenkonflikt ganz oder weitgehend vermieden wird.
  • Die Erfindung löst diese Aufgabe durch eine Halbleiterspeicherschaltung mit den Merkmalen des Patentanspruchs 1 und durch einen Halbleiterspeicherbaustein mit den Merkmalen des Patentanspruchs 11.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Vorteilhafte Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Es zeigen:
  • 1 ein Zeitablaufdiagramm einer herkömmlichen DDR-SDRAM-Schaltung, wenn Daten in die DDR-SDRAM-Schaltung geschrieben werden,
  • 2 ein Blockschaltbild einer erfindungsgemäßen DDR-SDRAM-Schaltung,
  • 3 ein Schaltbild einer Ausgabesteuereinheit aus 2 und
  • 4 ein Zeitablaufdiagramm für Signale der DDR-SDRAM-Schaltung aus 2.
  • 2 zeigt ein Blockschaltbild einer erfindungsgemäßen DDR-SDRAM-Schaltung 201. Wie aus 2 ersichtlich ist, umfasst die DDR-SDRAM-Schaltung 201 einen Verzögerungsregelkreis 211 (DLL-Schaltung), eine Taktsignalsteuerschaltung 221, eine Ausgabesteuereinheit 241 und eine Ausgabeeinheit 231.
  • Die DLL-Schaltung 211 kompensiert eine Verzerrung bzw. einen Versatz eines Eingabetaktsignals ECLK und erzeugt ein Ausgabetaktsignal DCLK. Die Taktsignalsteuerschaltung 221 umfasst eine erste Logikeinheit 223 und eine zweite Logikeinheit 225.
  • Die erste Logikeinheit 223 empfängt ein Lesesignal RD und ein DLL-Synchronisiersignal PDLLON. Ist das Lesesignal RD oder das DLL-Synchronisiersignal PDLLON aktiviert, dann aktiviert die erste Logikeinheit 223 ihr Ausgabesignal. Sind das Lesesignal RD und das DLL-Synchronisiersignal PDLLON beide inaktiv, dann deaktiviert die erste Logikeinheit 223 ihr Ausgabesignal. Das Lesesignal wird aktiviert, wenn in der DDR-SDRAM-Schaltung 201 gespeicherte Daten ausgelesen werden. Das DLL-Synchronisiersignal PDLLON wird aktiviert, wenn die DLL-Schaltung 211 zurückgesetzt wird und einen Synchronisiervorgang mit dem Eingabetaktsignal ECLK ausführt. Die erste Logikeinheit 223 kann als ODER-Gatter ausgeführt sein.
  • Die zweite Logikeinheit 225 empfängt das Ausgabesignal der ersten Logikeinheit 223 und das Ausgabetaktsignal DCLK der DLL-Schaltung 211. Ist das Ausgabesignal der ersten Logikeinheit 223 aktiviert, dann gibt die zweite Logikeinheit 225 ein Taktsignal CLK_DLL aus. Ist das Ausgabesignal der ersten Logikeinheit 223 nicht aktiviert, dann gibt die zweite Logikeinheit 225 das Taktsignal CLK_DLL nicht aus. Die zweite Logikeinheit kann als UND-Gatter ausgeführt sein.
  • Die Ausgabesteuereinheit 241 empfängt das Lesesignal RD und das Taktsignal CLK_DLL, das von der zweiten Logikeinheit 225 ausgegeben wird, und gibt das Lesesignal RD als ein Steuersignal P1 synchronisiert mit dem empfangenen Taktsignal CLK_DLL an die Ausgabeeinheit 231 aus. Die Ausgabesteuereinheit 241 wird unter Bezugnahme auf 3 näher beschrieben.
  • Die Ausgabeeinheit 231 empfängt Daten DQi, die in der DDR-SDRAM-Schaltung 201 gespeichert sind, das Taktsignal CLK_DLL, das von der zweiten Logikeinheit 225 ausgegeben wird, und das Steuersignal P1, das von der Ausgabesteuereinheit 241 ausgegeben wird. Die Ausgabeeinheit 231 ist aktiviert, wenn das Steuersignal P1 aktiviert ist. Wird das Steuersignal P1 deaktiviert, dann wird die Ausgabeeinheit 231 deaktiviert. Daher puffert die Ausgabeeinheit 231 die in der DDR-SDRAM-Schaltung 201 gespeicherten Daten DQi und gibt sie als Daten DQ synchronisiert mit dem von der zweiten Logikeinheit 225 ausgegebenen Taktsignal CLK_DLL aus, wenn das Steuersignal P1 aktiviert ist. Ist das Steuersignal P1 nicht aktiv, dann gibt die Ausgabeeinheit 231 die Daten DQ nicht aus.
  • Sind die Signale DCLK, CLK_DLL, RD und PDLLON aktiv, dann sind sie in diesem Beispiel auf einem hohen logischen Pegel, und wenn sie nicht aktiv sind, dann sind sie auf einem niedrigen logischen Pegel. In alternativen Ausgestaltungen der Erfindung können die Zusammenhänge zwi schen den Signale und ihren logischen Zuständen jedoch umgekehrt sein.
  • 3 zeigt ein Schaltbild der Ausgabesteuereinheit 241 aus 2. Wie aus 3 ersichtlich ist, umfasst die Ausgabesteuereinheit 241 in dieser Realisierung eine Mehrzahl von Zwischenspeicherschaltungen 311, 312, 313 und 314 und eine Mehrzahl von Übertragungsgattern 321, 322, 323 und 324.
  • Die Übertragungsgatter 321, 322, 323 und 324 empfangen das von der zweiten Logikeinheit aus 2 ausgegebene Taktsignal CLK_DLL. Ist das Taktsignal CLK_DLL auf einem hohen logischen Pegel, dann sind die Übertragungsgatter 321, 322, 323 und 324 aktiviert und geben das empfangene Lesesignal RD aus. Ist das Taktsignal CLK_DLL auf einem niedrigen logischen Pegel, dann sind die Übertragungsgatter 321, 322, 323 und 324 deaktiviert und geben das empfangene Lesesignal RD nicht aus.
  • Die Zwischenspeicherschaltungen 311, 312, 313 und 314 speichern das empfangene Lesesignal RD zwischen und geben es aus. Während das Taktsignal CLK_DLL eingegeben wird, passiert das empfangene Lesesignal RD die Zwischenspeicherschaltungen 311, 312, 313 und 314 und wird als Steuersignal P1 ausgegeben. Selbstverständlich kann in Abhängigkeit von der gewünschten Konfiguration der Ausgabesteuerschaltung 241 die Anzahl der Zwischenspeicherschaltungen und Übertragungsgatter verändert werden.
  • 4 zeigt ein Zeitablaufdiagramm 400 für die Signale DCLK, CLK_DLL, RD und PDLLON aus 2. Nachfolgend wird die Funktionsweise der DDR-SDRAM-Schaltung aus 2 unter Bezugnahme auf 4 beschrieben.
  • Werden in der DDR-SDRAM-Schaltung 201 gespeicherte Daten DQi ausgelesen, dann wird das in die erste Logikeinheit 223 und in die Ausgabesteuerschaltung 241 eingegebene Lesesignal RD aktiviert und das Ausgabetaktsignal DCLK von der DLL-Schaltung 211 ausgegeben. Dann wird das Taktsignal CLK_DLL von der zweiten Logikeinheit 225 ausgegeben und an die Ausgabeeinheit 231 und die Ausgabesteuereinheit 241 angelegt. Wird das von der Ausgabesteuereinheit 241 ausgegebene Steuersignal P1 aktiv, dann wird die Ausgabeeinheit 231 aktiviert und gibt Daten DQ aus der DDR-SDRAM-Schaltung 201 aus.
  • Ist der Datenlesevorgang abgeschlossen, dann wird das Lesesignal inaktiv und solchermaßen in die DLL-Schaltung 211 eingegeben. Hierdurch wird die DLL-Schaltung zurückgesetzt und führt einen Synchronisiervorgang mit dem Eingabetaktsignal ECLK durch. Während des Synchronisiervorgangs wird das DLL-Synchronisiersignal PDLLON aktiv, d. h. auf hohen logischen Pegel gesetzt. Daraus resultiert, dass die erste Logikeinheit 223 ein Signal mit einem hohen Pegel an die zweite Logikeinheit 225 ausgibt und die zweite Logikeinheit 225 das Taktsignal CLK_DLL ausgibt. Hierdurch gibt die Ausgabesteuereinheit 241 ein inaktives Steuersignal P1 synchronisiert mit dem von der zweiten Logikeinheit 225 ausgegebenen Taktsignal CLK_DLL aus. Da das von der Ausgabesteuerschaltung 241 ausgegebene Steuersignal P1 inaktiv ist, d. h. auf einem niedrigen Logikpegel ist, ist die Ausgabeeinheit 231 deaktiviert und gibt keine Daten DQ aus.
  • Da hierbei die DDR-SDRAM-Schaltung 201 die Ausgabeeinheit 231 deaktiviert, während die DLL-Schaltung 211 zurückgesetzt wird und den Synchronisiervorgang ausführt, kann die Ausgabeeinheit 231 keine Daten ausgeben, wenn Daten von außerhalb in die DDR-SDRAM-Schaltung 201 geschrieben werden. Deshalb kann, wenn Daten in die DDR-SDRAM-Schaltung 201 geschrieben werden, kein Konflikt zwischen den Daten, die aus der DDR-SDRAM-Schaltung 201 ausgelesen werden, und den Daten auftreten, die in die DDR-SDRAM-Schaltung 201 geschrieben werden.
  • Während oben beispielhaft auf eine DDR-SDRAM-Schaltung eingegangen wurde, versteht es sich, dass die Erfindung in gleicher Weise bei anderen Halbleiterspeicherschaltungen mit Verzögerungsregelkreis und Ausgabeeinheit der eingangs genannten Art nutzbringend einsetzbar ist. Da, wie oben ausgeführt wurde, kein Konflikt zwischen den Lesedaten und den Schreibdaten der erfindungsgemäßen Halbleiterspeicherschaltung auftritt, wenn Daten in selbige geschrieben werden, vermeidet die erfindungsgemäße Halbleiterspeicherschaltung die herkömmliche Fehlfunktion während eines Datenschreibvorgangs.

Claims (12)

  1. Halbleiterspeicherschaltung mit – einem Verzögerungsregelkreis (211), der eine Verzerrung oder einen Versatz eines Eingabetaktsignals (ECLK) kompensiert und ein Ausgabetaktsignal (DCLK) erzeugt, und – einer Ausgabeeinheit (231), die in der Halbleiterspeicherschaltung (201) gespeicherte Daten puffert und die Daten aus der Halbleiterspeicherschaltung (201) ausgibt, gekennzeichnet durch – eine Ausgabesteuereinheit (241), welche die Ausgabeeinheit (231) deaktiviert, während der Verzögerungsregelkreis (211) einen Synchronisiervorgang mit dem Eingabetaktsignal (ECLK) ausführt.
  2. Halbleiterspeicherschaltung nach Anspruch 1, gekennzeichnet durch – eine Taktsignalsteuereinheit (221), die ein Lesesignal (RD), welches aktiviert ist, wenn in der Halbleiterspeicherschaltung gespeicherte Daten ausgelesen werden, ein DLL-Synchronisiersignal (PDLLON) für den Verzögerungsregelkreis (211), welches aktiviert ist, wenn der Verzögerungsregelkreis (211) den Synchronisiervorgang mit dem Eingabetaktsignal (ECLK) durchführt, und das Ausgabetaktsignal (DCLK) empfängt und abhängig davon ein Taktsignal (CLK_DLL) ausgibt, wenn das Lesesignal (RD) oder das DLL-Synchronisiersignal (PDLLON) aktiviert ist, – wobei die Ausgabeeinheit (231) die Daten synchronisiert mit dem Taktsignal (CLK_DLL) der Taktsignalsteuereinheit (221) aus der Halbleiterspeicherschaltung (201) ausgibt und – wobei die Ausgabesteuereinheit (241) das Taktsignal (CLK_DLL) der Taktsignalsteuereinheit (221) und das Lesesignal (RD) empfängt und als Steuersignal (P1) das Lesesignal (RD) synchronisiert mit dem Taktsignal (CLK_DLL) der Taktsignalsteuereinheit (221) an die Ausgabeeinheit (231) ausgibt.
  3. Halbleiterspeicherschaltung nach Anspruch 2, dadurch gekennzeichnet, dass die Ausgabeeinheit (231) vom aktivierten Steuersignal (P1) der Ausgabesteuereinheit (241) aktiviert und vom inaktiven Steuersignal (P1) deaktiviert wird.
  4. Halbleiterspeicherschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass das Steuersignal (P1) der Ausgabesteuereinheit (241) aktiviert wird, wenn in der Halbleiterspeicherschaltung (201) gespeicherte Daten ausgelesen werden, und deaktiviert wird, wenn Daten in die Halbleiterspeicherschaltung (201) geschrieben werden.
  5. Halbleiterspeicherschaltung nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass das Steuersignal (P1) der Ausgabesteuereinheit (241) auf einem hohen logischen Pegel aktiviert ist und auf einem niedrigen logischen Pegel deaktiviert ist.
  6. Halbleiterspeicherschaltung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, dass das in die Taktsignalsteuereinheit (221) eingegebene DLL-Synchronisiersignal (PDLLON) aktiviert ist, wenn der Verzögerungsregelkreis (211) zurückgesetzt ist.
  7. Halbleiterspeicherschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Ausgabesteuereinheit (241) folgende Komponenten umfasst: – eine Mehrzahl von Übertragungsgattern (321, 322, 323, 324) und – eine Mehrzahl von Zwischenspeicherschaltungen (311, 312, 313, 314), von denen jede zwischen zwei Übertragungsgattern (321, 322, 323, 324) eingeschleift ist und ein über das ihr vorgeschaltete Übertragungsgatter (321, 322, 323, 324) eingegebenes Signal zwischenspeichert und das zwischengespeicherte Signal an das ihr nachfolgende Übertragungsgatter (321, 322, 323, 324) ausgibt.
  8. Halbleiterspeicherschaltung nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, dass die Taktsignalsteuereinheit (221) folgende Komponenten umfasst: – eine erste Logikschaltung (223), die das Lesesignal (RD), welches aktiviert ist, wenn in der Halbleiterspeicherschaltung gespeicherte Daten ausgelesen werden, und das DLL-Synchronisiersignal (PDLLON) empfängt, welches aktiviert ist, wenn der Verzögerungsregelkreis (211) den Synchronisiervorgang mit dem Eingabetaktsignal (ECLK) durchführt, und ein Ausgabesignal ausgibt, wenn das Lesesignal (RD) oder das DLL-Synchronisiersignal (PDLLON) aktiviert ist, und – eine zweite Logikschaltung (225), die das Ausgabesignal der ersten Logikschaltung (223) und das Ausgabetaktsignal (DCLK) des Verzögerungsregelkreises (211) empfängt und das Taktsignal (CLK_DLL) ausgibt, wenn das Ausgabesignal der ersten Logikschaltung (223) aktiviert ist.
  9. Halbleiterspeicherschaltung nach Anspruch 8, dadurch gekennzeichnet, dass die erste Logikschaltung (223) als ODER-Gatter ausgeführt ist und/oder die zweite Logikschaltung (225) als UND-Gatter ausgeführt ist.
  10. Halbleiterspeicherschaltung nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass sie als synchrone dynamische Halbleiterspeicherschaltung (201) mit direktem Zugriff und doppelter Datenrate (DDR-SDRAM-Schaltung) ausgeführt ist.
  11. Halbleiterspeicherbaustein, gekennzeichnet durch eine Halbleiterspeicherschaltung nach einem der Ansprüche 1 bis 10.
  12. Halbleiterspeicherbaustein nach Anspruch 11, dadurch gekennzeichnet, dass die Ausgabesteuereinheit (241) die Ausgabeeinheit (231) wieder aktiviert, wenn der Verzögerungsregelkreis (211) einen Synchronisiervorgang mit dem Eingabetaktsignal (ECLK) abgeschlossen hat, wobei der Halbleiterspeicherbaustein folgende weitere Komponenten umfasst: – Synchronisationssteuermittel, die mit der Ausgabesteuereinheit (241) zum Erzeugen eines Synchronisationssteuersignals kommunizieren, wenn das DLL-Synchronisiersignal (PDLLON) oder die Ausgabeeinheit (231) aktiviert sind, und – Synchronisationsmittel, die mit den Synchronisationssteuermitteln zum Synchronisieren der Ausgabeeinheit (231) in Reaktion auf das Synchronisationssteuersignal und das Ausgabetaktsignal (DCLK) kommunizieren.
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