TWI240931B - Double data rate synchronous dynamic random access memory semiconductor device - Google Patents

Description

1240931 玖、發明說明： 【相關申請案交叉引用】 根據U.S.C§119之35之規定，本申請主張於2003年3月4 曰向韓國智慧財産局提出之韓國專利申請案第 2003-13423號之外國優先權。 【發明所屬之技術領域】 本發明係關於半導體記憶體裝置，詳言之，係關於能夠 防止從該裝置讀取資料和寫入資料至該裝置之間産生衝突 之半導體記憶體裝置。 【先前技術】 通常，將DDR SDRAM半導體裝置連接到DRAM控制 器。DRAM控制器寫入資料至DDR SDRAM半導體裝置並 且從其中讀取資料。該DDR SDRAM半導體裝置包括一儲 存資料之記憶組、一產生時鐘信號之延遲鎖定環路 (DLL)、一用於緩衝處理記憶組中儲存之資料並且以同步 於該時鐘信號方式輸出緩衝資料之輸出緩衝器、以及一控 制該輸出緩衝器操作之輸出控制器。 圖1示出了一時序圖，通常以參考數字100表示，表明了 當DRAM控制器寫入資料至傳統之DDR SDRAM半導體裝 置時，該DDR SDRAM半導體裝置之故障。接下來，將參 照圖1描述該故障原因。 一旦DRAM控制器施加一讀取命令RD至DDR SDRAM半 導體裝置並且一 CAS延時時間過去以後，該輸出緩衝器輸 出資料DQR。此時，以同步於該DLL電路輸出之該時鐘信 91272.doc 1240931 號CLK—DLL方式，從緩衝器中輸出資料DQR。 該輸出控制器接收該時鐘信號CLK_DLL和該讀取命令 RD。接收到時鐘信號CLK—DLL後，當該讀取命令RD為作 用中狀態時，輸出控制器就啟動輸出緩衝器，當該讀取命 令RD為非作用中狀態時，該輸出控制器就撤銷該輸出緩 衝器。此操作防止該輸出緩衝器之不必要耗電。 一旦該輸出緩衝器輸出資料DQR之後，施加一預充電命 令PR至記憶組，就不會輸出該時鐘信號CLK_DLL到該輸 出控制器。當該DLL電路被重置並且對輸入到該DLL電路 之信號的鎖定操作完成時，會一直維持此狀態（即維持一 個週期tD)。此時，由於該讀取命令RD為非作用中狀態， 所以該輸出控制器應當撤銷該輸出緩衝器。但是，由於該 時鐘信號CLK—DLL沒有被輸入到該輸出控制器，所以該 輸出控制器可能錯誤地施加一所鎖存之作用中讀取命令 RD至該輸出緩衝器，從而啟動該輸出緩衝器。然後，如 果將該DDR SDRAM產生之資料DQR輸入到該輸出緩衝 器，該輸出緩衝器就將會資料DQR輸出到該DRAM控制 器，而不需要接收該讀取命令RD。 以後，當一寫命令WR變成作用中狀態時，並因此該 DRAM控制器將資料DQW寫入至DDR SDRAM半導體裝 置，在寫入到DDR SDRAM半導體裝置之資料DQW和從 DDR SDRAM半導體裝置輸出之資料DQR之間就發生了衝 突。此一衝突就導致了 DDR SDRAM半導體裝置之故障。 【發明内容】 9l272.doc 1240931 可以藉由—種半導體記憶裝置來解決券乂社l A L — 以及其他缺陷…，… 解决“技術中此等 置n ¥s己憶裝置能夠防止從該裝 置中-取-貝料和寫入資料至該裝置之間產生之衝突。 一種半導體記憶裝置，包括_延遲鎖定環路（DLL)電 用於接收一輸入時鐘信號並 一 座生抗偏斜輸出時鐘 ;之\，^輪出單元，詩緩衝處理該半導體記憶裝置内健 :之-貝料，並且輸出該資料；以及一輪出控制單元… 〜DLL電路㈣輸出單元進行㈣龍1於當該DLL電 路執行該輸㈣鐘㈣㈣定操料，撤㈣輸出單元〜。 精由下面結合附圖來描述典型實施例，本發明此等以及 其他方面、特徵和優點將變得清楚明瞭。 【實施方式】 本發明將參照附圖詳細描述，附圖中示出了本發明之較 佳實施例。在該等附圖中，如果出現相同之參考數字 表示同種元件。 、 附圖2顯示一方塊圖，其說明根據本發明之雙資料速率 (DDR)同步動態隨機存取記憶體（SDRAM)之半導體裝 置。參照圖2，一DDR SDRAM半導體裝置20丨包括—延遲 鎖定裱路（DLL)電路2 11、一時鐘信號控制單元22 1、— .. w 出控制單元241以及一輸出單元231。 DLL電路2 11補償一輸入時鐘信號eCLK之偏斜並且產 生一輸出時鐘信號DCLK。該時鐘信號控制單元22丨包括一 第一邏輯單元223和一第二邏輯單元225。 第一邏輯單元223接收一讀取信號RD* 一 DLI^A定信號 91272.doc 1240931 PDLLON 〇當該讀取信號RD或該DLL·鎖定信號PDLLON為 作用中狀態時，第一邏輯單元223啟動其輸出信號。當讀 取信號RD和DLL鎖定信號PDLLON都是非作用中狀態 時，第一邏輯單元223撤銷該其輸出信號。當讀出DDR SDRAM半導體裝置201中儲存之資料時，該讀取信號RD 變成作用中狀態。當重置DLL電路2 11並且執行該輸入時 鐘信號ECLK之鎖定操作時，該DLL鎖定信號PDLLON變成 作用中狀態。第一邏輯單元223可以係一「或」（OR)閘。 第二邏輯單元225接收第一邏輯電路223之輸出信號以 及DLL電路211之輸出時鐘信號DLCK。當第一邏輯單元 223之輸出信號為作用中狀態時，第二邏輯單元225輸出一 時鐘信號CLK—DLL。當第一邏輯單元223之輸出信號為非 作用中狀態時，第二邏輯單元225不輸出該時鐘信號 CLK—DLL。第二邏輯單元225可以係一 「及」（AND)閘。 輸出控制單元241接收該讀取信號RD和第二邏輯單元 225輸出之時鐘信號CLK—DLL，並且以同步於該接收之時 鐘信號CLK—DLL方式，將讀取信號RD作爲一控制信號P1 輸出到輸出單元23卜將參照圖3進一步詳細描述輸出控制 單元241。 輸出單元231接收該DDR SDRAM半導體裝置中儲存之 資料DQi、從第二邏輯單元225輸出之時鐘信號CLK—DLL 以及從輸出控制單元24 1輸出之控制信號P 1。當控制信號 P 1變成作用中狀態時，啟動該輸出單元23 1。當控制信號 P 1變成非作用中狀態時，撤銷該輸出單元23 1。因此，當 91272.doc 10 1240931 控制信號P1變成作用中狀態時’以同步於該第二邏輯單元 225輸出之時鐘信號clk_dll方式，該輸出單元加緩衝 處理該將DDR SDRAM半導體裝置2〇1儲存之資料抑並 =料吵輸出爲資料DQe#控難號成非作用中狀 態時’輪出單元23 1不輸出資料dq。 ^非作用中狀態時，表示該等信號皆為邏輯低狀態。但 疋，在一替代實施例中，該等信號間關係及其之邏輯狀:態 可以颠倒。 田L唬DCLK、CLK—DLL、RD和PDLLON都是作用中狀 態時，表示該等信號皆為邏輯高狀態；並且當該等信號都 圖3顯示圖2所示之輸出控制單元241之電路圖。參照圖 3 ’輸出控制單元241包括複數個鎖存電路3U、312、313 和314 ’以及複數個傳輸閘321、322、323和324。 該等傳輸閘321、322、323和324接收圖2所示之第二邏 輯電路225輸出之時鐘信號clk—dll。當時鐘信號 CLK—DLL為邏輯高時，傳輸閘32丨、322、323和324被啟 動並且輸出所接收之讀取信號RD。當時鐘信號CLK_DLL 為邏輯低時，該等傳輸閘321、322、323和324被撤銷該並 且不輸出所接收之讀取信號RD。 鎖存電路311、312、3 13和3 14鎖存並且輸出所接收到之 讀取信號RD。在輸入該時鐘信號CLK_DLL期間，接收到 之讀取信號RD經過鎖存電路3 11、3 1 2、3 1 3和3 1 4，並且 被輸出爲控制信號P丨。熟習此項技術者應理解，鎖存電路 和傳輸閘之數目隨輸出控制電路24 1之結構而改變。 91272.doc -11 - 1240931 圖4描繪出圖2中所有信號DCLK、CLK_DLL、RD和 PDLLON之時序圖（圖中標示為參考數字400)。以後，將參 照附圖4描述圖2所示之DDR SDRAM半導體裝置201。 當讀出DDR SDRAM半導體裝置201中儲存之資料DQi 時，啟動輸入到第一邏輯單元223和輸出控制單元241之讀 取信號RD，並且從DLL電路2 11輸出該輸出時鐘信號 DCLK。然後，從第二邏輯單元225輸出該時鐘信號 CLK_DLL，並且將該時鐘信號CLK_DLL施力口至輸出單元 231和輸出控制單元241。當輸出控制單元241輸出之控制 信號P 1變成作用中狀態時，啟動輸出單元23 1並且輸出資 料DQ至DDRSDRAM半導體裝置201之外部。 一旦資料讀取操作完成，讀取信號RD就變成非作用中 狀態並且被輸入到DLL電路2 11。然後，重置DLL電路2 11 並且執行該輸入時鐘信號ECLK之鎖定操作。在鎖定操作 期間，DLL鎖定信號PDLLON變成作用中狀態，即，使其 變爲邏輯高。結果，第一邏輯單元223輸出一高位準信號 至第二邏輯單元225,並且第二邏輯單元225輸出時鐘信號 CLK—DLL。然後，以同步於該第二邏輯單元225輸出之時 鐘信號CLK—DLL方式，輸出控制電路241輸出非作用中之 控制信號P 1。由於輸出控制單元24 1輸出之控制信號P 1為 非作用中狀態（即邏輯低狀態），所以撤銷該輸出單元 231，並且不輸出資料DQ。 此處，由於DLL SDRAM半導體裝置201撤銷該輸出單元 231，同時重置DLL電路211並且執行鎖定操作，當將資料 91272.doc 1240931 從外部寫入到DR SDRAM半導體裝置201時，輸出單元23 1 不能輸出任何資料。因此，當將資料寫入到DDR SDRAM 半導體裝置201時，在從DDR SDRAM半導體裝置201讀出 資料和寫入資料至DDR SDRAM半導體裝置201之間不會 發生衝突。 如上所述，根據本發明，由於在從DDR SDRAM半導體 裝置讀出資料和寫入資料至DDR SDRAM半導體裝置之間 不會發生衝突，當寫入資料至DDR SDRAM半導體裝置 時，在資料寫入操作期間，DDR SDRAM半導體裝置不會 出現傳統故障。 雖然已經參照其典型實施例對本發明進行了詳細描述 和說明，但是熟習此項技術者將能夠理解，在不背離由附 加之申請專利範圍所定義之精神和範圍内，對其形式和細 節可以進行各種改變。 【圖式簡單說明】 藉由下面參考附圖對其典型實施例之詳細描述，本發明 此等以及其他方面和優點將變得清楚明瞭，其中·· 圖1係一時序圖，描述當將資料寫入到DDR SDRAM半導 體裝置時，傳統DDR SDRAM半導體裝置之故障； 圖2係一表明根據本發明一實施例之DDR SDRAM半導 體裝置之方塊圖； 圖3係一表明圖2所示之輸出控制單元之電路方塊圖；以 及 圖4係一表明圖2之信號之時序圖。 91272.doc 1240931 【圖式代表符號說明】 100 201 211 221 223 225 231 241 311，312，313和 314 321，322，323和 324 400 時序圖 DDR SDRAM半導體裝置 DLL電路 時鐘信號控制單元 第一邏輯單元 第二邏輯單元 輸出單元 輸出控制單元 存電路 輸閘 序圖 91272.doc -14-

Claims (1)

1240931 拾、申請專利範圍： 1. 一種雙資料速率（DDR)同步動態隨機存取記憶體 (SDRAM)之半導體裝置，包括： 一延遲鎖定環路（DLL)電路，其補償輸入時鐘信號之 偏斜並產生一輸出時鐘信號； 一輸出單元，其緩衝處理該DDR SDRAM半導體裝置 中儲存之資料並且將該資料輸出到DDR SDRAM半導體 裝置之外部；以及 一輸出控制單元，當該DLL電路對該輸入時鐘信號執 行一鎖定操作時撤銷該輸出單元。 2. 如申請專利範圍第1項之DDR SDRAM半導體裝置，其中 當該輸出單元變成非作用中狀態時，該輸出單元不輸出 資料至該DDR SDRAM半導體裝置之外部。 3. —種雙資料速率（DDR)同步動態隨機存取記憶體 (SDRAM)之半導體裝置，包括： 一延遲鎖定環路（DLL)電路，其補償一輸入時鐘信號 之偏斜並產生一輸出時鐘信號； 一時鐘信號控制單元，接收一當讀出該DDR SDRAM 半導體裝置中儲存之資料時被啟動之讀取信號、一當 DLL電路對該輸入時鐘信號執行鎖定操作時被啟動之 DLL鎖定信號，以及接收該輸出時鐘信號，並且當該讀 取信號或該DLL鎖定信號為作用中狀態時，輸出該輸出 時鐘信號； 一輸出單元，其緩衝處理該DDR SDRAM半導體裝置 91272.doc χ24〇931 中儲存之：蒼相^ 、， 輪出時鐘传號方…同步於該時鐘信號控制單元之該 〜心將該貧料輸出到該DDR SDRa_ 冷肢裝置之外部；以及 干 '出控制單凡’其接收從該時鐘信號控制單元輸出 =出時鐘信號’及接收該讀取信號，以：： 該輸出時鐘信號方式，該讀 4. 5. 8. :中請專利範圍第3項所述之贿㈣频半導體參 當該輸出控制單元之輸出信號變成作用令狀:態 夺啟動该輪出單元，以；？ A #认丨 以及备该輸出控制單元之輸出信 化文 用中狀態時，撤銷該輸出單元。 :=專利範圍第4項所述之DDR SDRAM半導體裝 ”中當讀出該DDR SDRAM半導體裝置中儲存之資 料時，該輸出控制單元之輸出信號變成作用中狀態，當 將資料寫入到_ D ^ SDRAM半導體裝置時，該輸出控 制早兀之該輸出信號變成非作用中狀態。 如申請專利範圍第4項戶斤述之咖颜半導體裝 /、中田忒輪出控制單元之該輸出信號為邏輯高時即 為作用中狀怨，當該輸出控制單元之該輸出信號為邏輯 低時則為非作用中狀態。 申月專和範圍第3項所述之DDR SDRAM半導體裝 置’其中§重置該DLLf：路時，該輸人到該時鐘控制單 元之DLL鎖定信號變成作用中狀態。 如申請專利範圍第3項所述之峨SDRAM半導體裝 91272.doc 1240931 置’其中該輪出控制單元包括： 複數個傳輸閘，其響應於該輸出信號操作；以及 複數個鎖存電路，其中每一鎖 ^ Ύ ^鎖存電路連接在兩個傳輸 閘之^ 1貞存一透過位於其前面之該傳輸閘輪入之信 號’並且將該鎖存信號輸㈣位於其後面之該傳輸閘。 9. 一種雙資料速率（DDR)同步動態隨機存取記情體 (SDRAM)之半導體裝置，包括·· 一延遲鎖定環路（DLL)電路，其補償—輸人時鐘信號 之偏斜並產生一輸出時鐘信號； 〜 -第-邏輯單元，其接收一當讀出該峨sdram半 =體裝置中儲存之資料時被啟動之讀取信號，並接收一 田4 DLL電路對該輸人時鐘信號執行鎖㈣作時被啟動 之dll鎖定信號，以及當該讀取信號或該dll鎖定信號 為作用中狀態時，啟動其輸出信號； 一第二邏輯單元，其接收該第一邏輯單元之輸出信號 以及該DLL電路之輸出時鐘信號，並且當該第一邏輯單 70之輪出信號為作用中狀態時，輸出該輸出時鐘信號； 。 j出單元以同步於垓第二邏輯單元之輸出時鐘信 唬方式，緩衝處理並且輸出該〇1)11 SDRAM半導體裝置 中儲存之資料；以及 立:輪出控制單元，其接收該第二邏輯單元之該輸出時 4里传號和該讀取信號，並且以同步於該第二邏輯單元之 σ亥輪出時鐘信號方式，輸出該讀取信號至該輸出單元。 10·如申請專利範圍第9項所述之DDR SDRam半導體裝 91272.doc 1240931 n :中°亥弟一避輯單元係-厂或」（OR)開。 項所述之咖SDRAM半導體裝 12. 一稀係及」（咖)閘。 種+導體記憶裝置，包括： 延遲鎖定環路（DLL)带玫甘m 作铐开s立 ^ 其用於接收一輸入時鐘 ’u 生一抗偏斜之輪出時鐘信號； 輪出早疋’用於緩衝處理該半導體 之貧料並且輸出該資料，·以及 錯存 一輪出控制單元，其盥 _ …、^DLI^路和该輸出單元進行 口儿k L ’用於當該dll雷故斜兮认 , ^ ^路對5亥輸入時鐘信號執行鎖 疋操作日守撤銷該輸出單元。 13.如申請專利範圍第12項所述之半導體記憶裝置，進一步 包括—時鐘信號控制單元’用於接收—當讀出該 1 己憶裝置中儲存之資料時被啟動之讀出信號，並接收— 田4DLL電路對該輸出時鐘信號執行鎖定操作時被啟動 鎖疋4唬，以及接收該抗偏斜輸出， =至少該讀取信號和該DLL鎖定㈣之—為仙。中^ 悲、知，輸出該抗偏斜輸出時鐘信號，其中： 該輸出單元緩衝處理該半導體記憶裝置中儲存之資 料，並且卩同步於該時鐘㈣控制單元之該輸㈣鐘= 號方式，將該資料輸出到該半導體記憶裝置之外部；以 及 該輸出控制單元接收該時鐘信號控制單元輸出之該 輸出時鐘信號，並接收該讀取信號，並且以同步於該時 91272.doc 1240931 鐘信號控制單元蛤 ^ ^ ^, J 之輪出該時鐘信號方式，將$ β & “唬輸出到該輸出單元。 乃式將邊頊取 从如申請專利範圍第13 當該輸出控制單元輪述之"體記憶裝置’其，： 態時，啟動該輪 别.之該輸出信號變成作用令狀 , 叫平兀，以及 冨舌亥輸出控制留一 狀態時，撤銷 雨出之该輸出信號變成非作用中 了徹銷该輪出單元。 15·如申請專利範圍第 a^山 弟4項所述之半導體記憶裝置，苴中· 田頃出該半導體記憶裝置 制單元之輸出信號存之貝科％，該輸出控 一 化文成作用中狀態；以及 田將貝料寫入該半導體記憶裝 之輸出信號變成非作用中狀態。、n工制單元 16·= =範圍第13項所述:半導體記憶裝 夏置该DLL雷敗眭 μ ，、丁田 m 用入到該時鐘信號控制單元之^Γ DLL鎖定信號變成作用中狀態。 之遠 17.如申請專利範圍第13項所述之半導 控制單元包括： 導體忑隱破置，該輸出 複^固傳輪問，用於響應該輸出時鐘信號；以及 輪Η # 鎖存電路都在該等複數個傳 輸閘之兩個傳輸閘之間 乜唬通^，用於鎖存一透過 该寺後數個傳輸閘之一輸入 、， 輪屮 之彳5唬，亚且將鎖住之信號 輸出到该寻複數個傳輸問之另—傳輸問。 t申請專利範圍第12項所述之半導體記憶裝置，進一少 包括· 91272.doc 1240931 一與该D L L電路信號通作夕楚 b逋1口之弟一邏輯單元，用於接收 -當讀出該半導體裝置中儲存之f料時被啟動之讀取 信號’及接收-當該DLL電路對該輪入時鐘信號執行鎖 定操作時被啟動之DLL鎖定信號，以及當該讀取信號或 該DLL鎖定信號變成作用中狀態時，啟動-第-邏輯單 兀輸出信號；以及 第二邏輯單元’用於接收該第—邏輯單元之該輸出 k號和該DLL電路之該輸出時鐘信號，並且當該第一邏 ,單元之該輸出信號變成作用中狀態時，輸出該輸出時 知栺號，從而同步該輸出單元； 久：該輸出單元以同步於該第二邏輯單元之該輸出 、次^方式、緩衝處理和輸出該半導體記憶裝置中儲 ▲貝料纟且.亥輸出控制單元接收該第二邏輯單元之 出時鐘信號和該讀取信號，並且以同步於該第二邏 σσ 輪出時鐘彳5 5虎方式，輸出該讀取信號至該輸出 早元。 19. 20. :申請專利範圍第12項所述之半導體記憶裝置，該半導 :二憶裝置包括一雙資料速率(ddr)同步動態隨機存取 。己體（sdram)半導體裝置。 2 =利犯圍第12項所述之半導體記憶裝置，其中當 幹出/路完成了對該輸人時鐘信號之鎖定操作時，該 =出=制單元再找動該輸出單元，該半導體記憶裝置 适一步包括： '輸出控制單元進行信號通信之同步控制構件，用 91272.doc 1240931 於當該DLL鎖定信號及該輸出單元之至少一為作用中狀 態時，產生一同步控制信號；以及 與該同步控制構件進行信號通信之同步構件，用於響 應該同步控制信號和該抗偏斜輸出時鐘信號之至少一 信號，而同步於該輸出單元。 91272.doc