KR101418015B1 - 스큐 조정 회로 및 방법 - Google Patents

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Abstract

본 발명은 스큐 조정 회로 및 방법에 관한 것이다. 스큐 조정 회로는 입력 클럭 신호와 입력 스타트 펄스 신호를 입력하여 스큐 조정 신호의 설정 값에 따라 지연되는 출력 클럭 신호와 출력 스타트 펄스 신호를 출력한다. 스큐 조정 회로는 지연 회로, 선택 회로, 그리고 출력 회로를 포함한다. 지연 회로는 스큐 제어 신호에 응답하여 입력 클럭 신호를 설정된 스큐값 만큼 지연시킨 후 출력 클럭 신호를 발생한다. 선택 회로는 스큐 제어 신호와 오프셋 제어 신호를 비교하여 입력 스타트 펄스 신호와 지연된 스타트 펄스 신호 중 하나를 선택하여 스타트 펄스 신호로 출력한다. 출력 회로는 출력 클럭 신호에 응답하여 스타트 펄스 신호를 출력 스타트 펄스 신호로 출력한다.
스큐 조정 회로, 스큐 제어 신호, 오프셋 제어 신호, 선택 회로, 스큐 조정 방법

Description

스큐 조정 회로 및 방법{Skew adjustment citcuit and method thereof}
본 발명은 디스플레이 장치에 관한 것으로, 특히 스큐 조정 회로 및 스큐 조정 방법에 관한 것이다.
디스플레이 장치는, STN(SuperTwistedNematic) 방식 혹은 TFT(ThinFilmTransistor) 방식의 액정 표시 판넬(LCD)과 액정 표시 판넬을 구동하는 구동 회로를 구비한다. 구동 회로는, TFT-LCD의 경우, 박막 트랜지스터의 게이트 라인들을 구동하는 게이트 드라이버, 박막 트랜지스터의 소스 라인들을 구동하는 소스 드라이버, 그리고 타이밍 콘트롤러를 포함한다. 게이트 드라이버는 고전압을 인가하여 박막 트랜지스터를 턴온시키고, 소스 드라이버는 색을 표시하기 위한 소스 구동 신호들을 소스 라인에 인가함으로써, TFT-LCD에 화면이 디스플레이된다.
타이밍 콘트롤러는, 컴퓨터 본체측으로부터 송신되어 오는 클럭 신호, 디스플레이 타이밍 신호, 수평 동기 신호, 수직 동기 신호의 각 표시 제어 신호 및 표시 데이터(R,G,B)를 기초로 하여 게이트 드라이버와 소스 드라이버를 제어한다. 타이밍 콘트롤러는, 출력 표시 데이터, 출력 클럭 신호, 출력 스타트 펄스 신호 등을 송출하여 소스 드라이버의 신호선 및 소스 드라이버들 간의 전송 선로로 전달한다. 타이밍 콘트롤러는, 출력 표시 데이터를 소스 드라이버에서 정확하게 입력받게 하기 위하여, DLL(Delay Locked Loop) 회로를 이용하여 출력 클럭 신호의 스큐를 조정할 수 있다.
도 1은 종래의 스큐 조정 회로를 설명하는 도면이다. 도 1을 참조하면, 스큐 조정 회로(100)는 DLL 회로(110)와 D-플립플롭(120)을 포함한다. DLL 회로(110)는 스큐 제어 신호(DLL_SKEW)에 응답하여 입력 클럭 신호(CLK_IN)를 설정된 스큐값 만큼 지연시킨 후 출력 클럭 신호(CLK_OUT)를 발생한다. D-플립플롭(120)은 출력 클럭 신호(CLK_OUT)에 응답하여 입력 스타트 펄스 신호(STH_IN)를 입력하고 출력 스타트 펄스 신호(STH_OUT)를 출력한다. 스큐 조정 회로(100)는 스큐값 만큼 지연된 출력 클럭 신호(CLK_OUT)와 출력 스타트 펄스 신호(STH_OUT)를 출력한다.
도 2는 도 1의 스큐 조정 회로(100)의 타이밍 다이어그램을 보여주는 도면이다. 도 2를 참조하면, 스큐 조정 신호(DLL_SKEW)의 스큐값에 따라 입력 클럭 신호(CLK_IN)의 1/8 주기 만큼씩 지연된 출력 클럭 신호(CLK_OUT)가 발생된다. 즉, 스큐 조정 신호(DLL_SKEW)의 스큐값이 0이면, 출력 클럭 신호(CLK_OUT)는 입력 클럭 신호(CLK_IN)에 따라 발생된다. 스큐 조정 신호(DLL_SKEW)의 스큐값이 1이면, 출력 클럭 신호(CLK_OUT)는 입력 클럭 신호(CLK_IN)로부터 입력 클럭 신호(CLK_IN)의 1/8 주기 지연되어 발생되고, 출력 스타트 펄스 신호(STH_OUT)는 입력 스타트 펄스 신호(STH_IN)로부터 입력 클럭 신호(CLK_IN)의 1/8 주기 지연되어 발생된다. 마찬가지로, 스큐 조정 신호(DLL_SKEW)의 스큐값이 2 또는 3이면, 출력 클럭 신호(CLK_OUT)는 입력 클럭 신호(CLK_IN)로부터 입력 클럭 신호(CLK_IN)의 2/8 또는 3/8 주기 지연되어 발생되고, 출력 스타트 펄스 신호(STH_OUT)는 입력 스타트 펄스 신호(STH_IN)로부터 입력 클럭 신호(CLK_IN)의 2/8 또는 3/8 주기 지연되어 발생된다.
그런데, 스큐 조정 회로(100)는 스큐 조정 신호(DLL_SKEW)의 스큐값이 4 이상에서는 출력 클럭 신호(CLK_OUT)와 출력 스타트 펄스 신호(STH_OUT)의 지연 효과를 얻을 수 없는 문제점이 발생한다.
본 발명의 목적은 스큐 조정 신호의 설정 값에 따라 지연되는 출력 클럭 신호와 출력 스타트 펄스 신호를 출력하는 스큐 조정 회로를 제공하는 데 있다.
본 발명의 다른 목적은 상기 스큐 조정 회로를 이용한 스큐 조정 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 스큐 조정 회로는, 스큐 제어 신호에 응답하여 입력 클럭 신호를 설정된 스큐값 만큼 지연시킨 후 출력 클럭 신호를 발생하는 지연 회로, 스큐 제어 신호와 오프셋 제어 신호를 비교하여 입력 스타트 펄스 신호와 지연된 스타트 펄스 신호 중 하나를 선택하여 스타트 펄스 신호로 출력하는 선택 회로, 그리고 출력 클럭 신호에 응답하여 스타트 펄스 신호를 출력 스타트 펄스 신호로 출력하는 출력 회로를 포함한다.
본 발명의 실시예들에 따라, 선택 회로는, 오프셋 제어 신호와 스큐 제어 신호를 비교하여 선택 신호를 발생하는 비교기, 입력 클럭 신호에 응답하여 입력 스타트 펄스 신호를 입력하여 지연된 스타트 펄스 신호를 발생하는 D-플립플롭, 그리고 선택 신호에 응답하여 입력 스타트 펄스 신호 또는 지연된 스타트 펄스 신호를 선택하여 스타트 펄스 신호를 출력하는 먹스부를 포함할 수 있다.
본 발명의 실시예들에 따라, 오프셋 제어 신호는 스큐 조정 회로가 내장되는 타이밍 콘트롤러의 패드 딜레이, 라우팅 딜레이, 게이트 딜레이 등을 고려하여 설 정되는 스큐값으로, 타이밍 콘트롤러의 내부 레지스터에 저장될 수 있다.
본 발명의 실시예들에 따라, 스큐 제어 신호는 스큐 조정 회로가 내장되는 타이밍 콘트롤러의 실장 테스트시, 소스 드라이버의 신호선 및 소스 드라이버들 간의 전송 선로 등을 고려하여 설정되는 스큐값으로, 타이밍 콘트롤러의 내부 레지스터에 저장될 수 있다.
본 발명의 실시예들에 따라, 지연 회로는 DLL 회로일 수 있고, 출력 회로는 출력 클럭 신호가 그 클럭 입력에 연결되고, 스타트 펄스 신호가 그 데이터 입력에 연결되고, 출력 스타트 펄스 신호가 그 데이터 출력에 연결되는 D-플립플롭으로 구성될 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 스큐 조정 방법은, 입력 클럭 신호를 수신하는 단계, 스큐 제어 신호에 응답하여 입력 클럭 신호를 설정된 스큐값 만큼 지연시킨 후 출력 클럭 신호로 출력하는 단계, 스큐 제어 신호와 오프셋 제어 신호를 비교하여 선택 신호를 발생하는 단계, 입력 클럭 신호에 응답하여 입력 스타트 펄스 신호를 입력하고 지연된 스타트 펄스 신호로 출력하는 단계, 선택 신호에 응답하여 입력 스타트 펄스 신호 또는 지연된 스타트 펄스 신호를 선택하여 스타트 펄스 신호로 출력하는 단계, 그리고 출력 클럭 신호에 응답하여 스타트 펄스 신호를 출력 스타트 펄스 신호로 출력하는 단계를 포함한다.
본 발명의 스큐 조정 회로 및 방법에 의하면, 입력 클럭 신호와 입력 스타트 펄스 신호를 입력하여 스큐 조정 신호의 설정 값에 따라 지연되는 출력 클럭 신호 와 출력 스타트 펄스 신호를 출력한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 스큐 조정 회로를 설명하는 도면이다. 도 3을 참조하면, 스큐 조정 회로(300)는 지연 회로(310), 선택 회로(320), 그리고 출력 회로(330)를 포함한다.
지연 회로(310)는 스큐 제어 신호(DLL_SKEW)에 응답하여 입력 클럭 신호(CLK_IN)를 설정된 스큐값만큼 지연시킨 후 출력 클럭 신호(CLK_OUT)를 발생한다. 지연 회로(310)는 통상적인 DLL 회로로 구성될 수 있다.
선택 회로(320)는 오프셋 제어 신호(DLL_OFFSET)와 스큐 제어 신호(DLL_SKEW)를 비교하여 선택 신호(STH_SEL)를 발생하는 비교기(322), 입력 클럭 신호(CLK_IN)에 응답하여 입력 스타트 펄스 신호(STH_IN)를 입력하여 지연된 스타트 펄스 신호(STH_IN_D)를 발생하는 D-플립플롭(324), 그리고 선택 신호(STH_SEL)에 응답하여 입력 스타트 펄스 신호(STH_IN) 또는 지연된 스타트 펄스 신호(STH_IN_D)를 선택하여 스타트 펄스 신호(STH)를 출력하는 먹스부(326)를 포함한 다.
오프셋 제어 신호(DLL_OFFSET)는 스큐 조정 회로(300)가 내장되는 타이밍 콘트롤러의 패드 딜레이, 라우팅 딜레이, 게이트 딜레이 등을 고려하여 설정되는 스큐값으로, 내부 레지스터에 저장된다. 스큐 제어 신호(DLL_SKEW)는 타이밍 콘트롤러의 실장 테스트시, 소스 드라이버의 신호선 및 소스 드라이버들 간의 전송 선로 등을 고려하여 설정되는 스큐값으로, 내부 레지스터에 저장된다.
선택 회로(320)는, 스큐 제어 신호(DLL_SKEW)의 스큐값이 오프셋 제어 신호(DLL_OFFSET)의 스큐값 보다 작을 경우에는 입력 스타트 펄스 신호(STH_IN)를 선택하여 스타트 펄스 신호(STH)로 출력하고, 스큐 제어 신호(DLL_SKEW)의 스큐값이가 오프셋 제어 신호(DLL_OFFSET)의 스큐값 보다 같거나 클 경우에는 지연된 스타트 펄스 신호(STH_IN_D)를 선택하여 스타트 펄스 신호(STH)로 출력한다.
출력 회로(330)는 출력 클럭 신호(CLK_OUT)에 응답하여 스타트 펄스 신호(STH)를 출력 스타트 펄스 신호(STH_OUT)로 출력한다. 출력 회로(330)는 출력 클럭 신호(CLK_OUT)가 그 클럭 입력에 연결되고, 스타트 펄스 신호(STH)가 그 데이터 입력에 연결되고, 출력 스타트 펄스 신호(STH_OUT)가 그 데이터 출력에 연결되는 D-플립플롭으로 구성된다.
도 4는 도 3의 스큐 조정 회로(300)의 동작을 설명하는 타이밍 다이어그램이다. 먼저, 오프셋 제어 신호(DLL_OFFSET)의 스큐값이 3이라고 가정하자. 도 4를 참조하면, 입력 스타트 펄스 신호(STH_IN)가 입력되고, 입력 클럭 신호(CLK_IN)가 입력된다. 입력 클럭 신호(CLK_IN)의 상승 에지에 동기되어 지연된 스타트 펄스 신 호(SYH_IN_D)가 출력된다. 출력 클럭 신호(CLK_OUT)는, 스큐 제어 신호(DLL_SKEW)의 스큐값에 응답하여, 입력 클럭 신호(CLK_IN)로부터 예컨대, 입력 클럭 신호(CLK_IN)의 1/8 주기에다가 스큐 제어 신호(DLL_SKEW)의 스큐값을 곱한 만큼 지연되어 출력된다.
스큐 제어 신호(DLL_SKEW)의 설정 값이 오프셋 제어 신호(DLL_OFFSET)의 설정 값인 3 보다 작을 경우, 출력 스타트 펄스 신호(STH_OUT)는 출력 클럭 신호(CLK_OUT)의 상승 에지에 응답하여 입력 스타트 펄스 신호(STH_IN)에 따라 출력된다. 스큐 제어 신호(DLL_SKEW)의 설정 값이 오프셋 제어 신호(DLL_OFFSET)의 설정 값인 3 보다 같거나 클 경우, 출력 스타트 펄스 신호(STH_OUT)는 출력 클럭 신호(CLK_OUT)의 상승 에지에 응답하여 지연된 스타트 펄스 신호(STH_IN_D)에 따라 출력된다.
따라서, 본 발명의 스큐 조정 회로(300)는 스큐 조정 신호(DLL_SKEW)의 설정 값에 따라 지연되는 출력 클럭 신호(CLK_OUT)와 출력 스타트 펄스 신호(STH_OUT)를 출력한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 종래의 스큐 조정 회로를 설명하는 도면이다.
도 2는 도 1의 스큐 조정 회로의 동작을 설명하는 타이밍 다이어그램이다.
도 3은 본 발명의 일실시예에 따른 스큐 조정 회로를 설명하는 도면이다.
도 4는 도 3의 스큐 조정 회로의 동작을 설명하는 타이밍 다이어그램이다.

Claims (13)

  1. 스큐 제어 신호에 응답하여 입력 클럭 신호를 설정된 스큐값 만큼 지연시킨 후 출력 클럭 신호를 발생하는 지연 회로;
    상기 스큐 제어 신호와 오프셋 제어 신호를 비교하여 입력 스타트 펄스 신호와 지연된 스타트 펄스 신호 중 하나를 선택하고 스타트 펄스 신호로 출력하는 선택 회로; 및
    상기 출력 클럭 신호에 응답하여 상기 스타트 펄스 신호를 출력 스타트 펄스 신호로 출력하는 출력 회로를 구비하는 것을 특징으로 하는 스큐 조정 회로.
  2. 제1항에 있어서, 상기 선택 회로는
    상기 오프셋 제어 신호와 상기 스큐 제어 신호를 비교하여 선택 신호를 발생하는 비교기;
    상기 입력 클럭 신호에 응답하여 상기 입력 스타트 펄스 신호를 입력하여 상기 지연된 스타트 펄스 신호를 발생하는 D-플립플롭; 및
    상기 선택 신호에 응답하여 상기 입력 스타트 펄스 신호 또는 상기 지연된 스타트 펄스 신호를 선택하여 상기 스타트 펄스 신호를 출력하는 먹스부를 구비하는 것을 특징으로 하는 스큐 조정 회로.
  3. 제1항에 있어서, 상기 오프셋 제어 신호는
    상기 스큐 조정 회로가 내장되는 타이밍 콘트롤러의 패드 딜레이, 라우팅 딜레이, 게이트 딜레이 등을 고려하여 설정되는 스큐값인 것을 특징으로 하는 스큐 조정 회로.
  4. 제3항에 있어서, 상기 오프셋 제어 신호는
    상기 타이밍 콘트롤러의 내부 레지스터에 저장되는 것을 특징으로 하는 스큐 조정 회로.
  5. 제1항에 있어서, 스큐 제어 신호는
    상기 스큐 조정 회로가 내장되는 타이밍 콘트롤러의 실장 테스트시, 소스 드라이버의 신호선 및 소스 드라이버들 간의 전송 선로 등을 고려하여 설정되는 스큐값인 것을 특징으로 하는 스큐 조정 회로.
  6. 제5항에 있어서, 상기 스큐 제어 신호는
    상기 타이밍 콘트롤러의 내부 레지스터에 저장되는 것을 특징으로 하는 스큐 조정 회로.
  7. 제1항에 있어서, 상기 지연 회로는
    DLL 회로인 것을 특징으로 하는 스큐 조정 회로.
  8. 제1항에 있어서, 상기 출력 회로는
    상기 출력 클럭 신호가 그 클럭 입력에 연결되고, 상기 스타트 펄스 신호가 그 데이터 입력에 연결되고, 상기 출력 스타트 펄스 신호가 그 데이터 출력에 연결되는 D-플립플롭으로 구성되는 것을 특징으로 하는 스큐 조정 회로.
  9. 입력 클럭 신호를 수신하는 단계;
    스큐 제어 신호에 응답하여 상기 입력 클럭 신호를 설정된 스큐값 만큼 지연시킨 후 출력 클럭 신호로 출력하는 단계;
    상기 스큐 제어 신호와 오프셋 제어 신호를 비교하여 선택 신호를 발생하는 단계;
    상기 입력 클럭 신호에 응답하여 상기 입력 스타트 펄스 신호를 입력하고 지연된 스타트 펄스 신호로 출력하는 단계;
    상기 선택 신호에 응답하여 상기 입력 스타트 펄스 신호 또는 상기 지연된 스타트 펄스 신호를 선택하여 스타트 펄스 신호로 출력하는 단계; 및
    상기 출력 클럭 신호에 응답하여 상기 스타트 펄스 신호를 출력 스타트 펄스 신호로 출력하는 단계를 구비하는 것을 특징으로 하는 스큐 조정 방법.
  10. 제9항에 있어서, 상기 오프셋 제어 신호는
    상기 스큐 조정 회로가 내장되는 타이밍 콘트롤러의 패드 딜레이, 라우팅 딜레이, 게이트 딜레이 등을 고려하여 설정되는 스큐값인 것을 특징으로 하는 스큐 조정 방법.
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