KR100961947B1 - 입력 클록 에러 검출 방법 - Google Patents

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    • G09G5/008—Clock recovery

Abstract

본 발명은 입력 클록 에러 검출 방법에 관한 것으로, 발진자에 의한 고정 클록에 따라 제1, 제2, 제3 신호를 생성하는 단계, 제2 신호 및 입력 클록에 따라 클록 동기 신호를 생성하는 단계, 클록 동기 신호 및 입력 클록의 클록수에 따라 클록 카운터의 값을 증가시키거나 리셋하는 단계, 클록 카운터의 값에서 초기 클록 카운터의 값을 뺀 값을 카운터 값에 기억하고 이전에 기억되어 있는 카운터 값은 이전 카운터 값에 기억하는 단계, 그리고 카운터 값과 이전 카운터 값을 이용하여 입력 클록의 에러를 검출하는 단계를 포함한다. 본 발명에 의하면 비정상인 입력 클록이 신호 제어부에 입력되는 경우 에러를 검출할 수 있다.
입력 클록, 에러 검출, 액정 표시 장치, 신호 제어부, 동기 신호, 카운터

Description

입력 클록 에러 검출 방법 {METHOD OF DETECTING INPUT CLOCK ERROR}
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 3은 본 발명의 한 실시예에 따른 입력 클록 에러 검출 방법을 도시한 흐름도이다.
도 4는 본 발명의 한 실시예에 따른 각종 신호에 대한 파형도이다.
도 5는 입력 클록(MCLK)이 토글하지 않는 경우의 각종 신호에 대한 파형도이다.
도 6은 입력 클록(MCLK)이 이상 고주파 클록인 경우의 각종 신호에 대한 파형도이다.
본 발명은 입력 클록 에러 검출 방법에 관한 것으로서 특히 액정 표시 장치의 입력 클록 에러 검출 방법에 관한 것이다.
일반적인 액정 표시 장치는 두 표시판과 그 사이에 들어 있는 유전율 이방성(dielectric anisotropy)을 갖는 액정층을 포함한다. 액정층에 전기장을 인가하고, 이 전기장의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다. 이러한 액정 표시 장치는 휴대가 간편한 평판 표시 장치(flat panel display, FPD) 중에서 대표적인 것으로서, 이 중에서도 박막 트랜지스터(thin film transistor, TFT)를 스위칭 소자로 이용한 TFT-LCD가 주로 이용되고 있다.
TFT-LCD를 구동하기 위한 제어 신호 및 영상 데이터는 대부분의 경우 컴퓨터 또는 그래픽 제어기에서 CMOS 또는 LVDS(low voltage differential signal) 형태로 액정 표시 장치의 신호 제어부로 전송되고, 신호 제어부에서 데이터 복원 또는 영상 처리 과정을 거친 후 CMOS 데이터 형태로 전환되어 TFT-LCD의 데이터 구동부로 전송된다.
이처럼 TFT-LCD는 그 특성상 디지털로 구동된다. 신호 제어부는 디지털로 구동되는 디지털 로직 칩으로서 통상 ASIC(application specific integrated circuit)으로 이루어진다. 그런데 신호 제어부가 제대로 동작을 하기 위하여 내부 로직에 문제가 없어야 함은 당연하고, 규격에 맞는 정확한 클록(clock)과 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE) 등과 같은 입력 신호들이 입력되어야 한다. 특히 클록은 액정 표시 장치 내에서 동작하는 각 구성 요소의 모든 동작을 동기화(synchronization)하고, 특정한 조작을 위한 동작 시간을 조절하는 등의 기능을 한다. 따라서 신호 제어부에 입력되는 입력 클록에 문제가 있는 경우 신호 제 어부는 제대로 동작하지 못하게 되고 따라서 액정 표시 화면에 불량이 발생하게 된다.
그런데 실제로 액정 표시 장치를 사용할 때 여러 가지 원인에 의하여 비정상인 클록이 입력되는 경우가 발생한다. 비정상인 클록의 예로 클록이 토글(toggle)하지 않거나 이상 고주파 클록이 발생하는 경우 등이 있다.
본 발명이 이루고자 하는 기술적 과제는 비정상인 클록이 신호 제어부에 입력되는 경우 이를 검출하는 방법을 제공하는 것이다.
이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 입력 클록 에러 검출 방법은, 발진자(oscillator)로부터 생성된 고정 클록을 수신하는 단계, 상기 고정 클록의 소정 개수의 주기 동안만 소정 신호 레벨을 가지는 소정 주기의 제1 신호를 생성하는 단계, 상기 제1 신호를 상기 소정 개수의 주기만큼 차례로 지연시킨 제2 신호 및 제3 신호를 생성하는 단계, 상기 제2 신호의 상승 에지 후 그리고 하강 에지 후 각각의 경우에 외부로부터의 입력 클록의 첫 번째 클록에 동기하여 토글(toggle)하는 클록 동기 신호를 생성하는 단계, 상기 클록 동기 신호가 소정 신호 레벨인 경우 상기 입력 클록의 클록수에 따라 클록 카운터의 값을 증가시키고, 상기 소정 신호 레벨과 반대 신호 레벨인 경우 상기 클록 카운터를 리셋하는 단계, 상기 제1 신호가 상기 소정 신호 레벨인 경우, 상기 클록 카운터의 값에서 초기 클록 카운터의 값을 뺀 값을 카운터 값에 기억하고, 이전에 기억되어 있는 상기 카운터 값은 이전 카운터 값에 기억하는 단계, 그리고 상기 제2 신호가 상기 소정 신호 레벨인 경우, 상기 카운터 값과 상기 이전 카운터 값을 이용하여 상기 입력 클록의 에러를 검출하는 단계를 포함하고, 상기 초기 클록 카운터는 상기 제3 신호가 상기 소정 신호 레벨인 동안의 상기 클록 카운터의 값을 기억한다.
본 발명에 따르면, 상기 소정 개수의 주기는 적어도 2주기인 것이 바람직하다.
본 발명의 한 특징에 따르면, 상기 이전 카운터 값에 소정 제1 계수를 곱한 값보다 상기 카운터 값이 크거나 상기 이전 카운터 값에 소정 제2 계수를 곱한 값보다 상기 카운터 값이 작으면 상기 입력 클록의 에러를 검출하는 것이 바람직하다.
또한 상기 소정 제1 계수는 2이고, 상기 소정 제2 계수는 0.5일 수 있다.
본 발명에서, 상기 카운터 값이 "0"이면 상기 입력 클록(MCLK)의 에러를 검출하는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함 한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 입력 클록 에러 검출 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300) 및 이에 연결된 게이트 구동부(400), 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800), 이들을 제어하는 신호 제어부(600), 그리고 발진자(oscillator)(40)를 포함한다.
액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 표시 신호선(G1-Gn, D1-Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)를 포함한다.
표시 신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 신호를 전달하는 데이터 신호선 또는 데이터선(D1-Dm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소는 표시 신호선(G1-Gn, D1-Dm)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(CLC) 및 유지 축전기(storage capacitor)(CST)를 포함한다. 유지 축전기(CST)는 필요에 따라 생략할 수 있다.
스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있으며, 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트선(G1-Gn) 및 데이터선(D1-D m)에 연결되어 있으며, 출력 단자는 액정 축전기(CLC) 및 유지 축전기(CST)에 연결되어 있다.
액정 축전기(CLC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270)이 모두 선형 또는 막대형으로 만들어진다.
유지 축전기(CST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(CST)는 화소 전극(190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있 다.
한편, 색 표시를 구현하기 위해서는 각 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극(190)에 대응하는 영역에 적색, 녹색, 또는 청색의 색 필터(230)를 구비함으로써 가능하다. 도 2에서 색 필터(230)는 상부 표시판(200)의 해당 영역에 형성되어 있지만 이와는 달리 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.
액정 표시판 조립체(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.
계조 전압 생성부(800)는 화소의 투과율과 관련된 두 벌의 복수 계조 전압을 생성한다. 두 벌 중 한 벌은 공통 전압(Vcom)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.
게이트 구동부(400)는 액정 표시판 조립체(300)의 게이트선(G1-Gn)에 연결되어 외부로부터의 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가하며 통상 복수의 집적 회로로 이루어진다.
데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D1-Dm)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 화소에 인가하며 통상 복수의 집적 회로로 이루어진다.
신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어하는 제어 신호를 생성하여, 각 해당하는 제어 신호를 게이트 구동부(400) 및 데이터 구동부(500)에 제공한다.
그러면 이러한 액정 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.
신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 RGB 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 입력 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)는 입력 제어 신호를 기초로 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성하고 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(R', G', B')는 데이터 구동부(500)로 내보낸다.
게이트 제어 신호(CONT1)는 게이트 온 펄스(게이트 신호의 하이 구간)의 출력 시작을 지시하는 수직 동기 시작 신호(STV), 게이트 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 및 게이트 온 펄스의 폭을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.
데이터 제어 신호(CONT2)는 영상 데이터(R', G', B')의 입력 시작을 지시하는 수평 동기 시작 신호(STH)와 데이터선(D1-Dm)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD), 공통 전압(Vcom)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS) 및 데이터 클록 신호(HCLK) 등을 포함한다.
데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소에 대응하는 영상 데이터(R', G', B')를 차례로 입력받고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(R', G', B')에 대응하는 계조 전압을 선택함으로써, 영상 데이터(R', G', B')를 해당 데이터 전압으로 변환한다.
게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G 1-Gn)에 연결된 스위칭 소자(Q)를 턴온시킨다.
하나의 게이트선(G1-Gn)에 게이트 온 전압(Von)이 인가되어 이에 연결된 한 행의 스위칭 소자(Q)가 턴 온되어 있는 동안[이 기간을 "1H" 또는 "1 수평 주기(horizontal period)"이라고 하며 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기와 동일함], 데이터 구동부(500)는 각 데이터 전압을 해당 데이터선(D1-Dm)에 공급한다. 데이터선(D1-Dm )에 공급된 데이터 전압은 턴온된 스위칭 소자(Q)를 통해 해당 화소에 인가된다.
이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G1-Gn)에 대하여 차 례로 게이트 온 전압(Von)을 인가하여 모든 화소에 데이터 전압을 인가한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나("라인 반전"), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다("도트 반전").
한편 도 1에 도시한 것처럼, 본 발명의 한 실시예에 따른 액정 표시 장치는 고정 클록(osc_clk)을 생성하는 발진자(oscillator)(40)를 포함한다. 외부 장치로부터 신호 제어부(600)로 입력되는 입력 클록(MCLK)의 이상 여부를 파악하기 위하여 신호 제어부(600)는 발진자(40)로부터 고정 클록(osc_clk)을 입력받는다. 발진자(40)는 LC 발진 회로, RC 발진 회로, 윈 브리지(Wien bridge)형 발진기, 수정 발진기 등을 사용할 수 있다. 도 1에서 발진자(40)는 신호 제어부(600)의 외부에 있는 것으로 도시하였지만 신호 제어부(600)가 이를 포함하고 있어도 무방하다. 발진자(40)로부터의 고정 클록 주파수는 입력 클록(MCLK)의 주파수와 유사하게 선택한다.
그러면, 도 3 및 도 4를 참고로 하여 본 발명의 한 실시예에 따른 액정 표시 장치의 입력 클록 에러 검출 방법에 대하여 상세하게 설명한다.
도 3은 본 발명의 한 실시예에 따른 입력 클록 에러 검출 방법을 도시한 흐 름도이고, 도 4는 본 발명의 한 실시예에 따른 각종 신호에 대한 파형도이다.
도 3에 도시한 바와 같이, 발진자(40)로부터 생성된 고정 클록(osc_clk)을 수신한다(S10).
다음, 고정 클록(osc_clk)의 소정 개수의 주기 동안만 소정 신호 레벨을 가지는 소정 주파수의 제1 동기 신호(osc_sync1)를 생성한다(S20). 여기서 고정 클록(osc_clk)의 소정 개수의 주기는 바람직하게는 적어도 2주기이다. 이것은 입력 클록(MCLK)이 토글함에 따라 후술할 클록 동기 신호(clk_sync)를 생성할 때 에러를 방지하기 위한 것이다. 한편 단계(S20)에서 소정 신호 레벨은 로우("L") 레벨이든 하이("H") 레벨이든 상관없지만 본 실시예에서는 "L" 레벨을 기준으로 하여 설명한다. 그리고 소정 주파수는 입력 클록(MCLK) 및 고정 클록(osc_clk)의 주파수보다 상당히 작다면 어떠하더라도 무방하다. 예를 들어 입력 클록(MCLK)이 65MHz라면 소정 주파수는 2.5kHz∼4kHz 정도이다.
다음, 제1 동기 신호(osc_sync1)를 단계(S20)에서의 소정 개수의 주기만큼 차례로 지연시켜 제2 동기 신호(osc_sync2) 및 제3 동기 신호(osc_sync3)를 생성한다(S30). 즉, 제1 동기 신호(osc_sync1)의 상승 에지에서 제2 동기 신호(osc_sync2)가 하강하며, 제2 동기 신호(osc_sync2)의 상승 에지에서 제3 동기 신호(osc_sync3)가 하강하도록 위의 신호를 생성한다. 도 4에 각각의 동기 신호를 나타내고 있다.
제2 동기 신호(osc_sync2)의 상승 에지 후 그리고 하강 에지 후 각각의 경우에 외부로부터의 입력 클록(MCLK)의 첫 번째 클록에 동기하여 토글(toggle)되는 클 록 동기 신호(clk_sync)를 생성한다(S40). 예를 들면, 제2 동기 신호(osc_sync2)의 하강 에지 후 입력 클록(MCLK)의 첫 번째 상승 에지 시 클록 동기 신호(clk_sync)가 하강한다. 그런 후 제2 동기 신호(osc_sync2)의 상승 에지 후 입력 클록(MCLK)의 첫 번째 상승 에지 시 클록 동기 신호(clk_sync)는 상승한다.
클록 동기 신호(clk_sync)가 소정 신호 레벨인 경우 입력 클록(MCLK)의 클록수에 따라 클록 카운터(clk_cnt)의 값을 증가시키고, 소정 신호 레벨과 반대 신호 레벨인 경우 클록 카운터(clk_cnt)를 리셋한다(S50). 여기서 소정 신호 레벨은 "H" 레벨이든 "L" 레벨이든 상관없지만 본 실시예에서는 "H" 레벨을 기준으로 하여 설명한다.
제1 동기 신호(osc_sync1)가 단계(S20)에서와 같은 소정 신호 레벨인 경우, 즉 "L" 레벨인 경우, 클록 카운터(clk_cnt)의 값에서 초기 클록 카운터(start_clk_cnt)의 값을 뺀 값을 카운터 값(cnt_value)에 기억하고, 이전에 기억되어 있는 카운터 값(cnt_value)은 이전 카운터 값(pre_cnt_value)에 기억한다(S60). 여기서 초기 클록 카운터(start_clk_cnt)는 제3 동기 신호(osc_sync3)가 단계(S20)에서와 같은 소정 신호 레벨인 동안, 즉 "L" 레벨인 동안의 클록 카운터(clk_cnt)의 값을 기억한다. 이렇게 초기 클록 카운터(start_clk_cnt)를 설정하여 계산하는 이유는 제2 동기 신호(osc_sync2)의 하강 에지가 있은 후에 입력 클록(MCLK)이 토글하지 않으면 클록 동기 신호(clk_sync)가 "L" 레벨이 되지 않아 클록 카운터(clk_cnt)가 리셋되지 않고 잘못된 값을 가지게 되기 때문이다. 따라서 제3 동기 신호(osc_sync3)가 "L" 레벨인 동안의 클록 카운터(clk_cnt)의 값을 초기 클록 카운터(start_clk_cnt)에 기억시켜 두고 제1 동기 신호(osc_sync1) 다음 주기의 "L" 레벨인 구간에서 이를 클록 카운터(clk_cnt)에서 뺀 값을 카운터 값(cnt_value)에 기억시키면 클록 동기 신호(clk_sync)가 "L" 레벨이 되지 않아 클록 카운터(clk_cnt)가 리셋되지 않더라도 제1 동기 신호(osc_sync1)의 한 주기내에서 입력 클록(MCLK)의 정확한 클록수가 카운터 값(cnt_value)에 기억된다.
제2 동기 신호(osc_sync2)가 단계(S20)에서와 같은 소정 신호 레벨인 경우, 즉 "L" 레벨인 경우, 카운터 값(cnt_value)과 이전 카운터 값(pre_cnt_value)을 이용하여 입력 클록(MCLK)의 에러를 검출한다(S70). 단계(S70)에서는 이전 카운터 값(pre_cnt_value)에 소정 제1 계수를 곱한 값보다 카운터 값(cnt_value)이 크면 입력 클록(MCLK)의 에러라고 판정한다. 즉 입력 클록(MCLK)이 이상 고주파 클록인 경우이다. 여기서 소정 제1 계수가 2라면 입력 클록(MCLK)의 클록수가 정상 입력 클록수의 거의 2배 이상인 경우이다. 또한 단계(S70)에서는 이전 카운터 값(pre_cnt_value)에 소정 제2 계수를 곱한 값보다 카운터 값(cnt_value)이 작으면 입력 클록(MCLK)의 에러라고 판정한다. 즉 입력 클록(MCLK)이 정상적으로 토글하지 않는 경우이다. 여기서 소정 제2 계수가 0.5이면 제1 동기 신호(osc_sync1)의 한 주기내에서 입력 클록(MCLK)이 정상 입력 클록수의 반이상 토글되지 않는 경우이다. 또한 카운터 값(cnt_value)이 "0"인 경우에도 입력 클록(MCLK)의 에러라고 판정한다. 이러한 경우는 주로 제1 동기 신호(osc_sync1)의 2주기 이상 연속하여 입력 클록(MCLK)이 토글되지 않아서 이전 카운터 값(pre_cnt_value)이 "0"이 되어 적절한 비교를 할 수 없는 경우를 대비하기 위한 것이다. 위에서 언급한 계수값들은 변경될 수 있는 값이다.
도 5를 참조하여 입력 클록(MCLK)이 토글하지 않는 경우에 에러를 검출하는 방법에 대하여 설명한다.
도 5는 입력 클록(MCLK)이 토글하지 않는 경우의 각종 신호에 대한 파형도이다.
본 예에서 제1 동기 신호(osc_sync1)의 한 주기 동안에 정상적으로 입력되는 입력 클록(MCLK)의 클록수는 대략 16,386회인 것으로 한다. 동기되지 않은 두 개의 클록을 사용하여 에러를 검출하는 것이므로 카운트 시 1∼2 클록의 오차는 발생할 수 있으나 본 발명은 보다 큰 범위의 클록 에러를 검출하는 것이므로 작은 수의 클록 오차는 무시한다.
우선 정상적으로 입력 클록(MCLK)이 입력되는 첫 부분부터 설명한다. 제1 동기 신호(osc_sync1)의 신호 레벨이 "L"이 되면 이전에 기억되어 있던 카운터 값(cnt_value) 16,380은 이전 카운터 값(pre_cnt_value)에 기억되고, 클록 카운터(clk_cnt)의 값 16,382에서 초기 클록 카운터(start_clk_cnt)의 값 2를 뺀 값 16,380이 카운터 값(cnt_value)에 기억된다. 제2 동기 신호(osc_sync2)의 신호 레벨이 "L"이 되면 기억된 카운터 값(cnt_value)과 이전 카운터 값(pre_cnt_value)을 이용하여 에러가 발생하였는지 판정한다. 카운터 값(cnt_value) 16,380은 이전 카운터 값(pre_cnt_value) 16,380의 2배보다 작고, 1/2배보다 크며, 0이 아니기 때문에 입력 클록(MCLK)은 정상이라고 판정한다.
클록 동기 신호(clk_sync)가 "L" 레벨이 되면 클록 카운터(clk_cnt)는 "0"으로 리셋된다. 그 후 클록 동기 신호(clk_sync)가 "H" 레벨이 되면 클록 카운터(clk_cnt)는 다시 카운트하기 시작한다. 제3 동기 신호(osc_sync3)의 신호 레벨이 "L"인 동안의 클록 카운터(clk_cnt)의 값 "2"가 초기 클록 카운터(start_clk_cnt)에 기억된다.
입력 클록(MCLK)이 클록 카운터(clk_cnt)가 리셋된 후 4개만 입력되고 그 후 토글되지 않는다면 제1 동기 신호(osc_sync1)의 다음 주기 "L" 레벨에서 클록 카운터(clk_cnt)의 값은 4이고 초기 클록 카운터(start_clk_cnt)의 값은 2이므로 카운터 값(cnt_value)은 2가 된다. 이전 카운터 값(pre_cnt_value)은 16,380이므로 카운터 값(cnt_value)은 이전 카운터 값(pre_cnt_value)의 1/2배보다 작다. 따라서 비정상인 입력 클록(MCLK)이 입력되었다고 판정한다.
다음, 도 6을 참조하여 입력 클록(MCLK)이 이상 고주파 클록인 경우에 에러를 검출하는 방법에 대하여 설명한다.
도 6은 입력 클록(MCLK)이 이상 고주파 클록인 경우의 각종 신호에 대한 파형도이다.
클록 동기 신호(clk_sync)가 정상적으로 "L" 레벨이 되어 클록 카운터(clk_cnt)가 리셋되고, 입력 클록(MCLK)이 4개까지 정상으로 입력된 후 제1 동기 신호(osc_sync1)가 "L" 레벨이 될 때까지 비정상인 고주파 클록으로 입력되어 클록 카운터(clk_cnt)의 값이 32,862가 되었다고 가정한다. 초기 클록 카운터(start_clk_cnt)의 값은 위의 경우와 마찬가지로 2이다. 그러면 제1 동기 신호(osc_sync1)의 다음 "L" 레벨에서 카운터 값(cnt_value)은 32,860이 되고 이전 카운터 값(pre_cnt_value) 16,380의 2배보다 큰 값이므로 비정상인 입력 클록(MCLK)이 입력되었다고 판정한다.
위에서 설명한 카운터 값(cnt_value)은 입력 클록(MCLK) 및 고정 클록(osc_clk)의 주파수에 따라 변화되는 값이며, 위의 예시에서의 각 변수들의 값은 임의의 예에 불과하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이 본 발명에 의하면 입력 클록이 토글되지 않거나 이상 고주파인 경우와 같이 비정상인 입력 클록이 신호 제어부에 입력되는 경우 에러를 검출할 수 있다.

Claims (5)

  1. 발진자(oscillator)로부터 생성된 고정 클록을 수신하는 단계,
    상기 고정 클록의 소정 개수의 주기 동안만 소정 신호 레벨을 가지는 소정 주기의 제1 신호를 생성하는 단계,
    상기 제1 신호를 상기 소정 개수의 주기만큼 차례로 지연시킨 제2 신호 및 제3 신호를 생성하는 단계,
    상기 제2 신호의 상승 에지 후 그리고 하강 에지 후 각각의 경우에 외부로부터의 입력 클록의 첫 번째 클록에 동기하여 토글(toggle)하는 클록 동기 신호를 생성하는 단계,
    상기 클록 동기 신호가 소정 신호 레벨인 경우 상기 입력 클록의 클록수에 따라 클록 카운터의 값을 증가시키고, 상기 소정 신호 레벨과 반대 신호 레벨인 경우 상기 클록 카운터를 리셋하는 단계,
    상기 제1 신호가 상기 소정 신호 레벨인 경우, 상기 클록 카운터의 값에서 초기 클록 카운터의 값을 뺀 값을 카운터 값에 기억하고, 이전에 기억되어 있는 상기 카운터 값은 이전 카운터 값에 기억하는 단계, 그리고
    상기 제2 신호가 상기 소정 신호 레벨인 경우, 상기 카운터 값과 상기 이전 카운터 값을 이용하여 상기 입력 클록의 에러를 검출하는 단계
    를 포함하고,
    상기 초기 클록 카운터는 상기 제3 신호가 상기 소정 신호 레벨인 동안의 상 기 클록 카운터의 값을 기억하는
    입력 클록 에러 검출 방법.
  2. 제1항에서,
    상기 소정 개수의 주기는 적어도 2주기인 입력 클록 에러 검출 방법.
  3. 제1항 또는 제2항에서,
    상기 이전 카운터 값에 소정 제1 계수를 곱한 값보다 상기 카운터 값이 크거나 상기 이전 카운터 값에 소정 제2 계수를 곱한 값보다 상기 카운터 값이 작으면 상기 입력 클록의 에러를 검출하는 입력 클록 에러 검출 방법.
  4. 제3항에서,
    상기 소정 제1 계수는 2이고, 상기 소정 제2 계수는 0.5인 입력 클록 에러 검출 방법.
  5. 제1항 또는 제2항에서,
    상기 카운터 값이 "0"이면 상기 입력 클록(MCLK)의 에러를 검출하는 입력 클록 에러 검출 방법.
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