KR101992160B1 - 표시장치 및 이의 구동방법 - Google Patents

표시장치 및 이의 구동방법 Download PDF

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Abstract

본 발명은 표시패널; 표시패널에 데이터신호를 공급하는 데이터구동부; 표시패널에 게이트신호를 공급하는 게이트구동부; 데이터구동부 및 게이트구동부를 제어하는 타이밍제어부; 및 타이밍제어부로부터 출력된 신호를 이용하여 게이트 스타트신호와 4상 이상의 클록신호를 출력하되, 4상 이상의 클록신호에 더미클록신호의 폴링엣지 구간이 하나 이상 미중첩하도록 분리시키는 전원제어부를 포함하는 표시장치를 제공한다.

Description

표시장치 및 이의 구동방법{Display Device and Driving Method the same}
본 발명의 실시예는 표시장치 및 이의 구동방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 현재 액정표시장치 및 유기전계발광표시장치와 같은 표시장치는 소형, 중형 및 대형에 이르기까지 구현되고 있다.
앞서 설명한 바와 같은 표시장치는 매트릭스 형태로 배치된 서브 픽셀들을 포함하는 표시패널, 표시패널을 구동하는 구동부 및 구동부를 제어하는 타이밍제어부가 포함된다. 구동부에는 표시패널에 게이트신호를 공급하는 게이트구동부 및 표시패널에 데이터신호를 공급하는 데이터구동부 등이 포함된다.
게이트구동부는 서브 픽셀들의 박막 트랜지스터 공정과 함께 게이트인패널(Gate In Panel; GIP) 방식으로 표시패널에 형성된다. 이 방식으로 형성된 게이트구동부는 GIP 게이트구동부로 불린다.
한편, 종래 제안된 GIP 게이트구동부 중 일부는 타이밍제어부와 전원제어부 간의 신호라인의 개수를 줄이기 위해 예컨대 타이밍제어부로부터 출력된 타이밍 스타트신호, 타이밍 클록신호, 메인 클록신호 및 전원전압만 이용한다. 이 방식에서 전원제어부는 타이밍제어부로부터 출력된 신호들을 이용하여 4상 이상의 클록신호를 출력한다. 또한, 이 방식에서 전원제어부는 GIP 게이트구동부의 안정적인 출력을 유지하기 위해 4상 이상의 클록신호에 더미 클록신호를 각각 발생시킨다.
그런데, 앞서 설명한 방식은 더미 클록신호가 모두 동일한 타이밍에 생성되는바 초기 GIP 게이트구동부 구동시 과도한 전류의 증가로 게이트로우전압에 피크 전류를 발생시키는 문제가 있다. 이뿐 아니라 해당 피크 전류는 전원제어부의 출력단에 전위차를 유발함과 더불어 번트 데미지(Burnt Damage) 현상을 유발시키는 문제가 있다. 그러므로, 종래 제안된 GIP 게이트 구동방식은 위와 같은 문제를 해결하기 위한 방안이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 게이트로우전압의 전류 분산을 통해 초기 GIP 게이트구동부 구동시 피크 전류 발생에 따른 문제를 미연에 방지할 수 있는 표시장치 및 이의 구동방법을 제공하는 것이다. 또한, 본 발명은 게이트로우전압의 전류 분산을 통해 전원제어부의 출력단 전위차를 개선함과 더불어 번트 데미지(Burnt Damage) 현상을 제거할 수 있는 표시장치 및 이의 구동방법을 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명은 표시패널; 표시패널에 데이터신호를 공급하는 데이터구동부; 표시패널에 게이트신호를 공급하는 게이트구동부; 데이터구동부 및 게이트구동부를 제어하는 타이밍제어부; 및 타이밍제어부로부터 출력된 신호를 이용하여 게이트 스타트신호와 4상 이상의 클록신호를 출력하되, 4상 이상의 클록신호에 더미클록신호의 폴링엣지 구간이 하나 이상 미중첩하도록 분리시키는 전원제어부를 포함하는 표시장치를 제공한다.
타이밍제어부는 타이밍 스타트신호와 타이밍 클록신호가 로직하이 상태를 유지하는 구간 내에서 일시적으로 로직하이 상태를 유지하는 N개(N은 2 이상 정수)의 펄스신호를 포함하는 메인 클록신호를 출력할 수 있다.
더미클록신호의 라이징엣지 구간은 타이밍 스타트신호와 타이밍 클록신호의 라이징엣지 구간에 동기 하여 모두 동일하고, 더미클록신호의 폴링엣지 구간은 N개의 펄스신호의 폴링엣지 구간에 동기 하여 구분될 수 있다.
더미클록신호의 폴링엣지 구간은 4상 이상의 클록신호에 걸쳐 모두 미중첩할 수 있다.
전원제어부는 타이밍 스타트신호, 타이밍 클록신호 및 메인 클록신호를 기반으로 4상 이상의 클록신호 및 게이트 스타트신호를 출력하는 앤드게이트들, 인버터들 및 D플립플롭들의 조합으로 구성된 로직 블록을 포함할 수 있다.
전원제어부는 타이밍 스타트신호 및 타이밍 클록신호를 앤드하여 출력하는 제1앤드게이트와, 메인 클록신호에 따라 타이밍 스타트신호를 지연하여 Q노드로 출력하는 제1플립플롭과, 제1플립플롭의 Q노드로 출력된 신호를 반전하여 출력하는 제1인버터와, 제1앤드게이트로부터 출력된 신호와 제1인버터로부터 출력된 신호를 앤드하여 출력하는 제2앤드게이트와, 메인 클록신호에 따라 제1플립플롭의 Q노드로 출력된 신호를 지연하여 Q노드로 출력하는 제2플립플롭과, 제2플립플롭의 Q노드로 출력된 신호를 반전하여 출력하는 제2인버터와, 제1앤드게이트로부터 출력된 신호와 제2인버터로부터 출력된 신호를 앤드하여 출력하는 제3앤드게이트와, 메인 클록신호에 따라 제2플립플롭의 Q노드로 출력된 신호를 지연하여 Q노드로 출력하는 제3플립플롭과, 제3플립플롭의 Q노드로 출력된 신호를 반전하여 출력하는 제3인버터와, 제1앤드게이트로부터 출력된 신호와 제3인버터로부터 출력된 신호를 앤드하여 출력하는 제4앤드게이트와, 타이밍 스타트신호 및 메인 클록신호를 앤드하여 출력하는 제5앤드게이트와, 타이밍 클록신호를 반전하여 출력하는 제4인버터와, 제5앤드게이트 및 제4인버터로부터 출력된 신호를 앤드하여 출력하는 제6앤드게이트를 포함할 수 있다.
제1앤드게이트 내지 제4앤드게이트는 더미클록신호가 포함된 4상 이상의 클록신호를 출력하고, 제6앤드게이트는 게이트 스타트신호를 출력할 수 있다.
다른 측면에서 본 발명은 타이밍 스타트신호와 타이밍 클록신호가 로직하이 상태인지 여부를 판단하는 단계; 타이밍 스타트신호와 타이밍 클록신호가 로직하이 상태이면 4상 이상의 클록신호에 로직하이 상태를 갖는 더미클록신호를 발생시키는 단계; 및 4상 이상의 클록신호에 포함된 더미클록신호의 폴링엣지 구간이 하나 이상 미중첩하도록 분리하는 단계를 포함하는 표시장치의 구동방법을 제공한다.
더미클록신호의 폴링엣지 구간이 하나 이상 미중첩하도록 분리하는 단계는 타이밍 스타트신호와 타이밍 클록신호가 로직하이 상태를 유지하는 구간 내에서 일시적으로 로직하이 상태를 유지하는 N개(N은 2 이상 정수)의 펄스신호를 포함하는 메인 클록신호를 이용할 수 있다.
더미클록신호의 라이징엣지 구간은 타이밍 스타트신호와 타이밍 클록신호의 라이징엣지 구간에 동기 하여 모두 동일하고, 더미클록신호의 폴링엣지 구간은 N개의 펄스신호의 폴링엣지 구간에 동기 하여 구분될 수 있다.
본 발명은 클록신호들에 포함된 더미클록신호의 폴링 시간을 분할하는 방식으로 게이트로우전압의 전류 분산을 통해 초기 GIP 게이트구동부 구동시 피크 전류 발생에 따른 문제를 미연에 방지할 수 있는 표시장치 및 이의 구동방법을 제공하는 효과가 있다. 또한, 본 발명은 게이트로우전압의 전류 분산을 통해 전원제어부의 출력단 전위차를 개선함과 더불어 번트 데미지(Burnt Damage) 현상을 제거할 수 있는 표시장치 및 이의 구동방법을 제공하는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 블록도.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도.
도 3은 GIP 게이트구동부의 예시도.
도 4 및 도 5는 종래 GIP 게이트구동부의 문제점을 설명하기 위한 파형도.
도 6은 본 발명의 일 실시예에 따른 스타트신호 및 클록신호를 나타낸 파형도.
도 7은 도 6에 도시된 더미클록신호의 구간을 확대한 파형도.
도 8은 본 발명의 일 실시예에 따른 전원제어부의 로직 블록 구성도.
도 9는 본 발명의 다른 실시예에 따른 스타트신호 및 클록신호를 나타낸 파형도.
도 10은 본 발명의 또 다른 실시예에 따른 스타트신호 및 클록신호를 나타낸 파형도.
도 11은 본 발명의 일 실시예에 따라 더미클록신호의 폴링엣지 구간을 분리하는 방법을 개략적으로 설명하기 위한 흐름도.
도 12는 더미클록신호의 폴링에시 구간을 분리하는 방법을 구체적으로 설명하기 위한 흐름도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도 이며, 도 3은 GIP 게이트구동부의 예시도 이고, 도 4 및 도 5는 종래 GIP 게이트구동부의 문제점을 설명하기 위한 파형도 이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 표시장치에는 타이밍제어부(130), 게이트구동부(140), 데이터구동부(150), 표시패널(160) 및 전원제어부(170)가 포함된다.
타이밍제어부(130)는 게이트구동부(140)를 제어하기 위한 신호와 데이터구동부(150)를 제어하기 위한 신호를 출력한다. 타이밍제어부(130)는 시스템보드에 위치하는 영상처리부로부터 공급된 데이터신호(DATA)를 데이터구동부(150)에 공급한다.
표시패널(160)은 게이트구동부(140)로부터 공급된 게이트신호와 데이터구동부(150)로부터 공급된 데이터신호(DATA)에 대응하여 영상을 표시한다. 표시패널(160)에는 영상을 표시하기 위해 광을 제어하는 서브 픽셀들(SP)이 포함된다. 도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 게이트라인(GL1)과 데이터라인(DL1)에 연결된 스위칭 트랜지스터(SW)와 스위칭 트랜지스터(SW)를 통해 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 픽셀회로(PC)의 구성에 따라 서브 픽셀들(SP)은 액정소자를 포함하는 액정표시패널로 구성되거나 유기발광소자를 포함하는 유기발광표시패널로 구성된다.
표시패널(160)이 액정표시패널로 구성된 경우, 이는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 구현된다. 표시패널(160)이 유기발광표시패널로 구성된 경우, 이는 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현된다.
데이터구동부(150)는 타이밍제어부(130)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 샘플링하고 래치하며 감마 기준전압으로 변환하여 출력한다. 데이터구동부(150)는 데이터라인들(DL)을 통해 표시패널(160)에 포함된 서브 픽셀들(SP)에 데이터신호(DATA)를 공급한다.
게이트구동부(140)는 전원제어부(170)로부터 공급된 각종 제어신호들(VST, GCLK1, GCLK2, GCLK3, GCLK4)을 기반으로 게이트전압들(VGH, VGL)의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트구동부(140)는 게이트라인들(GL)을 통해 표시패널(160)에 포함된 서브 픽셀들(SP)에 게이트신호를 공급한다. 게이트구동부(140)는 서브 픽셀들(SP)의 스위칭 트랜지스터(SW) 등을 포함하는 박막 트랜지스터 공정과 함께 게이트인패널(Gate In Panel; GIP) 방식으로 표시패널(160)에 형성된다. 이 방식으로 형성된 게이트구동부(140)는 GIP 게이트구동부(140)로 불리는데 그 예를 설명하면 다음과 같다.
도 3에 도시된 바와 같이, GIP 게이트구동부(140)는 I개(I는 2 이상 정수)의 스테이지(STG[1] ~ STG[n])를 구성하는 쉬프트레지스터들과 J개(J는 2 이상 정수)의 더미스테이지(DSTG[n])를 구성하는 더미 쉬프트레지스터들로 이루어진다.
제1스테이지(STG[1])는 게이트 스타트신호(VST)와 제1클록신호(GCLK1)를 기반으로 첫 번째 게이트라인에 연결된 제1출력단(Vout1)에 게이트신호를 출력한다. 제1스테이지(STG[1])는 제3스테이지(STG[3])로부터 출력되는 게이트신호를 리셋신호(RESET)로 사용한다. 제2스테이지(STG[2])는 게이트 스타트신호(VST)와 제2클록신호(GCLK2)를 기반으로 두 번째 게이트라인에 연결된 제2출력단(Vout2)에 게이트신호를 출력한다. 제2스테이지(STG[2])는 제4스테이지(STG[4])로부터 출력되는 게이트신호를 리셋신호(RESET)로 사용한다. 제3스테이지(STG[3])는 제1스테이지(STG[1])의 제1출력단(Vout1)을 통해 출력된 게이트신호(해당 게이트신호를 게이트 스타트신호로 사용함)와 제3클록신호(GCLK3)를 기반으로 세 번째 게이트라인에 연결된 제3출력단(Vout3)에 게이트신호를 출력한다. 제3스테이지(STG[3])는 미도시된 제5스테이지로부터 출력되는 게이트신호를 리셋신호(RESET)로 사용한다. 제4스테이지(STG[4])는 제2스테이지(STG[2])의 제2출력단(Vout2)을 통해 출력된 게이트신호(해당 게이트신호를 게이트 스타트신호로 사용함)와 제4클록신호(GCLK4)를 기반으로 네 번째 게이트라인에 연결된 제4출력단(Vout4)에 게이트신호를 출력한다. 제4스테이지(STG[4])는 미도시된 제6스테이지로부터 출력되는 게이트신호를 리셋신호(RESET)로 사용한다.
위와 같은 형태로 제N스테이지(STG[n])까지 구성되며, 제N스테이지(STG[n])와 미도시된 제N-1스테이지는 더미스테이지(DSTG[n])로부터 공급된 더미게이트신호를 리셋신호(RESET)로 사용한다. 여기서, 도시되어 있지 않지만, I개의 스테이지(STG[1] ~ STG[n])를 구성하는 쉬프트레지스터들과 J개의 더미스테이지(DSTG[n])를 구성하는 더미쉬프트레지스터들은 트랜지스터들로 이루어진다.
전원제어부(170)는 게이트구동부(140)가 위와 같이 동작할 수 있도록 타이밍제어부(130)로부터 공급된 타이밍 스타트신호(TVST), 타이밍 클록신호(TCLK) 및 메인 클록신호(MCLK) 등을 기반으로 게이트 스타트신호(VST)와 더불어 4상 이상의 클록신호(GCLK1, GCLK2, GCLK3, GCLK4)를 출력한다. 전원제어부(170)는 외부로부터 공급된 전원을 기반으로 게이트하이전압(VGH) 및 게이트로우전압(VGL)을 출력한다. 전원제어부(170)는 제어신호들(VST, GCLK1, GCLK2, GCLK3, GCLK4)을 출력하는 로직 블록과 게이트전압들(VGH, VGL)을 출력하는 레벨시프터 블록 등을 포함한다.
앞서 설명한 바와 같이, GIP 게이트구동부(140)를 갖는 표시장치는 타이밍제어부(130)와 전원제어부(170) 간의 신호라인의 개수를 줄이기 위해 타이밍제어부(130)로부터 출력된 타이밍 스타트신호(TVST), 타이밍 클록신호(TCLK), 메인 클록신호(MCLK) 및 전원전압(미도시, TVDD) 만 이용한다. 이 방식에서 전원제어부(170)는 타이밍 스타트신호(TVST), 타이밍 클록신호(TCLK) 및 메인 클록신호(MCLK)를 이용하여 4상 이상의 클록신호를 출력한다. 또한, 이 방식에서 전원제어부(170)는 GIP 게이트구동부(140)의 안정적인 출력을 유지하기 위해 4상 이상의 클록신호에 더미 클록신호를 각각 발생시킨다.
그런데, 종래의 GIP 게이트구동부를 갖는 표시장치는 도 4에 도시된 바와 같이 4상 이상의 클록신호들(GCLKs)에 포함된 더미 클록신호(Dummy)의 라이징엣지와 폴링엣지가 모두 동일한 타이밍에 생성된다. 이에 따라, 도 5에 도시된 바와 같이 과도한 전류의 증가로 초기 GIP 게이트구동부 구동시 게이트로우전압(VGL)에 피크 전류(VGL Peak Current)가 발생시킨다. 이뿐 아니라, 해당 피크 전류(VGL Peak Current)는 전원제어부의 출력단에 전위차를 유발함과 더불어 번트 데미지(Burnt Damage) 현상을 유발시킨다.
본 발명의 일 실시예는 더미클록신호의 폴링엣지 구간을 하나 이상 미중첩하도록 분리시킴으로써 위와 같은 문제를 해결하였는데 이를 구체적으로 설명하면 다음과 같다. 단, 이하의 설명에서는 전원제어부(170)가 타이밍제어부(130)로부터 공급된 2상의 클록신호를 기반으로 4상의 클록신호를 출력하는 것을 일례로 한다.
도 6은 본 발명의 일 실시예에 따른 스타트신호 및 클록신호를 나타낸 파형도이고, 도 7은 도 6에 도시된 더미클록신호의 구간을 확대한 파형도이며, 도 8은 본 발명의 일 실시예에 따른 전원제어부의 로직 블록 구성도이다.
도 1, 도 6 및 도 7에 도시된 바와 같이, 타이밍제어부(130)는 타이밍 스타트신호(TVST), 타이밍 클록신호(TCLK) 및 메인 클록신호(MCLK)를 포함하는 심플 GIP(Simple GIP)를 출력한다. 그러면, 전원제어부(170)는 심플 GIP(Simple GIP)를 기반으로 게이트 스타트신호(VST), 제1클록신호(GCLK1) 내지 제4클록신호(GCLK4)를 포함하는 노말 GIP(Normal GIP)를 출력한다.
(a) 심플 GIP ( Simple GIP )에서 신호의 흐름에 대한 설명
타이밍 스타트신호(TVST)는 로직로우에서 로직하이로 상태가 전환된다. 타이밍 클록신호(TCLK) 또한 로직로우에서 로직하이로 상태가 전환된다. 메인 클록신호(MCLK)는 타이밍 클록신호(TCLK)가 로직하이에서 로직로우로 전환되면 이후 로직로우에서 로직하이로 상태가 전환된다. 타이밍 스타트신호(TVST)는 메인 클록신호(MCLK)가 로직하이에서 로직로우로 상태가 전환되면 이와 동기 하여 로직하이에서 로직로우 상태로 전환된다.
타이밍 스타트신호(TVST)는 메인 클록신호(MCLK)의 폴링엣지(네거티브엣지)에 동기 하여 다음 프레임까지 로직로우 상태를 유지하게 된다. 타이밍 클록신호(TCLK)는 타이밍 스타트신호(TVST)가 로직로우 상태로 전환된 이후 일정 주기로 펄스를 발생시킨다. 메인 클록신호(MCLK)는 타이밍 스타트신호(TVST)의 폴링엣지(네거티브엣지)에 동기 하여 로직로우 상태를 유지하다가 타이밍 클록신호(TCLK)와 구분되는 주기로 펄스를 발생시킨다.
한편, 메인 클록신호(MCLK)는 타이밍 스타트신호(TVST)와 타이밍 클록신호(TCLK)가 로직하이 상태를 유지하는 더미 구간(GCLKs Dummy) 내에서 일시적으로 로직하이 상태를 유지하는 N개(N은 2 이상 정수)의 펄스신호(PLS)를 포함한다. 그러므로, 타이밍제어부(130)는 더미 구간(GCLKs Dummy) 내에 일시적으로 로직하이 상태를 유지하다가 로직로우로 전환되는 N개의 펄스신호(PLS)를 포함하는 메인 클록신호(MCLK)를 출력한다. 여기서, N개의 펄스신호(PLS)는 타이밍 클록신호(TCLK)가 로직하이에서 로직로우로 상태가 전환되는 시점에 가까울수록 바람직하나 이에 한정되지 않는다.
(b) 노말 GIP ( Normal GIP )에서 신호의 흐름에 대한 설명
게이트 스타트신호(VST)는 로직로우 상태를 유지하다가 메인 클록신호(MCLK)와 동기 하여 로직하이에서 로직로우 상태로 전환된다. 제1클록신호(GCLK1) 내지 제4클록신호(GCLK4)는 더미 구간(GCLKs Dummy) 내에서 더미클록신호(Dummy)를 발생하며 이후 게이트 스타트신호(VST)가 로직로우 상태로 전환된 후 타이밍 클록신호(TCLK)에 대응하여 유효클록신호에 해당하는 펄스를 발생시킨다. 여기서, 더미 구간(GCLKs Dummy)은 초기에 발생된 타이밍 클록신호(TCLK)가 로직하이 상태를 유지하는 구간으로 정의된다.
제1클록신호(GCLK1) 내지 제4클록신호(GCLK4)의 유효클록신호에 해당하는 펄스는 로직로우 상태를 유지하다가 타이밍 클록신호(TCLK)의 라이징엣지(포지티브엣지)에 동기 하여 로직하이 상태로 전환되고 이후 메인 클록신호(MCLK)의 폴링엣지(네거티브엣지)에 동기 하여 로직로우 상태로 전환된다.
제1클록신호(GCLK1)는 타이밍 클록신호(TCLK) 및 메인 클록신호(MCLK)의 첫 번째 펄스에 대응하여 유효클록신호에 해당하는 펄스를 발생시킨다. 제2클록신호(GCLK2)는 타이밍 클록신호(TCLK) 및 메인 클록신호(MCLK)의 두 번째 펄스에 대응하여 유효클록신호에 해당하는 펄스를 발생시킨다. 제3클록신호(GCLK3)는 타이밍 클록신호(TCLK) 및 메인 클록신호(MCLK)의 세 번째 펄스에 대응하여 유효클록신호에 해당하는 펄스를 발생시킨다. 제4클록신호(GCLK4)는 타이밍 클록신호(TCLK) 및 메인 클록신호(MCLK)의 네 번째 펄스에 대응하여 유효클록신호에 해당하는 펄스를 발생시킨다.
한편, 더미클록신호(Dummy)의 라이징엣지는 타이밍 스타트신호(TVST) 및 타이밍 클록신호(TCLK)의 라이징엣지(포지티브엣지)에 동기 하여 모두 로직하이 상태로 전환된다. 그러나, 더미클록신호(Dummy)의 폴링엣지는 더미 구간(GCLKs Dummy) 내에서 메인 클록신호(MCLK)에 발생된 N개의 펄스신호(PLS)에 의해 4상 이상의 클록신호(GCLK1 ~ GCLK4)에 걸쳐 모두 미중첩하게 된다. 그러므로, 전원제어부(170)는 메인 클록신호(MCLK)에 발생된 N개의 펄스신호(PLS)를 기반으로 더미클록신호(Dummy)의 폴링엣지 구간이 하나 이상 미중첩하도록 분리하여 출력한다.
전원제어부(170)는 더미클록신호(Dummy)의 폴링엣지 구간을 분리하여 4상 이상의 클록신호(GCLK1 ~ GCLK4)와 더불어 게이트 스타트신호(VST)를 출력하기 위해 앤드게이트들, 인버터들 및 D플립플롭들의 조합으로 구성된 로직 블록을 포함할 수 있다. 전원제어부(170)의 로직 블록을 구체적으로 설명하면 다음과 같다.
도 7 및 도 8에 도시된 바와 같이, 전원제어부(170)의 로직 블록에는 제1 내지 제6앤드게이트(AND1 ~ AND6), 제1 내지 제4인버터(INV1 ~ INV4) 및 제1 내지 제3플립플롭(FF1 ~ FF3)이 포함된다.
제1앤드게이트(AND1)는 타이밍 스타트신호(TVST) 및 타이밍 클록신호(TCLK)를 앤드하여 출력한다. 제1플립플롭(FF1)은 메인 클록신호(MCLK)에 따라 타이밍 스타트신호(TVST)를 지연하여 Q노드로 출력한다. 제1인버터(INV1)는 제1플립플롭(FF1)의 Q노드로 출력된 신호를 반전하여 출력한다. 제2앤드게이트(AND2)는 제1앤드게이트(AND1)로부터 출력된 신호와 제1인버터(INV1)로부터 출력된 신호를 앤드하여 출력한다. 제2플립플롭(FF2)은 메인 클록신호(MCLK)에 따라 제1플립플롭(FF1)의 Q노드로 출력된 신호를 지연하여 Q노드로 출력한다. 제2인버터(INV2)는 제2플립플롭(FF2)의 Q노드로 출력된 신호를 반전하여 출력한다. 제3앤드게이트(AND3)는 제1앤드게이트(AND1)로부터 출력된 신호와 제2인버터(INV2)로부터 출력된 신호를 앤드하여 출력한다. 제3플립플롭(FF3)은 메인 클록신호(MCLK)에 따라 제2플립플롭(FF2)의 Q노드로 출력된 신호를 지연하여 Q노드로 출력한다. 제3인버터(INV3)는 제3플립플롭(FF3)의 Q노드로 출력된 신호를 반전하여 출력한다. 제4앤드게이트(AND4)는 제1앤드게이트(AND1)로부터 출력된 신호와 제3인버터(INV3)로부터 출력된 신호를 앤드하여 출력한다. 제5앤드게이트(AND5)는 타이밍 스타트신호(TVST) 및 메인 클록신호(MCLK)를 앤드하여 출력한다. 제4인버터(INV4)는 타이밍 클록신호(TCLK)를 반전하여 출력한다. 제6앤드게이트(AND6)는 제5앤드게이트(AND5) 및 제4인버터(INV4)로부터 출력된 신호를 앤드하여 출력한다.
이상의 설명에서 제1앤드게이트(AND1) 내지 제4앤드게이트(AND4)는 더미클록신호(Dummy)가 포함된 4상 이상의 클록신호(GCLK1 ~ GCLK4)를 출력하고, 제6앤드게이트(AND6)는 게이트 스타트신호(VST)를 출력하게 된다.
위의 설명에서는 제1클록신호(GCLK1) 내지 제4클록신호(GCLK4)에 포함된 더미클록신호(Dummy)의 폴링엣지 구간이 순차적으로 "t1", "t2", "t3" 및 "t4"로 설정된 것을 일례로 하였다. 그러나, 제1클록신호(GCLK1) 내지 제4클록신호(GCLK4)에 포함된 더미클록신호(Dummy)의 폴링엣지 구간은 전원제어부(170)의 로직 블록에 포함된 회로(AND1 ~ AND6, INV1 ~ INV4, FF1 ~ FF3)의 접속관계 등에 따라 다음과 같이 달라질 수도 있다.
도 9는 본 발명의 다른 실시예에 따른 스타트신호 및 클록신호를 나타낸 파형도이고, 도 10은 본 발명의 또 다른 실시예에 따른 스타트신호 및 클록신호를 나타낸 파형도이다.
도 9에 도시된 바와 같이, 제1클록신호(GCLK1) 내지 제4클록신호(GCLK4)에 포함된 더미클록신호(Dummy)의 폴링엣지 구간은 제3클록신호(GCLK3), 제2클록신호(GCLK2), 제1클록신호(GCLK1) 및 제4클록신호(GCLK4)의 순으로 설정될 수 있다.
도 10에 도시된 바와 같이, 제1클록신호(GCLK1) 내지 제4클록신호(GCLK4)에 포함된 더미클록신호(Dummy)의 폴링엣지 구간은 제2클록신호(GCLK2), 제1클록신호(GCLK1), 제3클록신호(GCLK3) 및 제4클록신호(GCLK4)의 순으로 설정될 수 있다.
그러므로, 본 발명에 따르면 제1클록신호(GCLK1) 내지 제4클록신호(GCLK4)에 포함된 더미클록신호(Dummy)의 폴링엣지 구간은 순서에 상관없이 하나 이상 다르게 구분되도록 할 수 있다. 또한, 본 발명에 따르면 제1클록신호(GCLK1) 내지 제4클록신호(GCLK4)에 포함된 더미클록신호(Dummy)의 폴링엣지 구간은 모두 미중첩하거나 둘 이상이 중첩할 수도 있다.
이하, 본 발명에 따른 표시장치의 구동방법을 설명하되, 통상적으로 수행되는 데이터신호 및 게이트신호 공급부분 등에 대한 설명을 생략하고 타이밍제어부와 전원제어부 간에 이루어지는 흐름 중 더미클록신호의 폴링엣지 구간을 분리하는 방법을 중점적으로 설명한다.
도 11은 본 발명의 일 실시예에 따라 더미클록신호의 폴링엣지 구간을 분리하는 방법을 개략적으로 설명하기 위한 흐름도이고, 도 12는 더미클록신호의 폴링에시 구간을 분리하는 방법을 구체적으로 설명하기 위한 흐름도이다.
도 11에 도시된 도면을 참조하여 더미클록신호의 폴링엣지 구간을 분리하는 방법을 개략적으로 설명한다.
먼저, 초기 전원이 턴온(Power On)된 후 타이밍 스타트신호(TVST)가 로직하이 상태(High)인지 여부를 판단한다.(S10) 다음, 타이밍 클록신호(TCLK)의 포지티브엣지(Posedge Detect)가 발생했는지(로직하이 상태로 전환됐는지) 여부를 판단한다.(S20) 다음, 타이밍 스타트신호(TVST)가 로직하이 상태(High)이고, 타이밍 클록신호(TCLK)의 포지티브엣지(Posedge Detect)가 발생한 상태이면(Yes), 클록신호들(GCLKs)에 로직하이 상태(High)를 갖는 더미클록신호(Dummy)를 발생시킨다.(S30) 다음, 클록신호들(GCLKs)에 포함된 더미클록신호(Dummy)의 폴링엣지 구간이 하나 이상 미중첩하도록 분리한다.(S40)
이하, 도 7 및 도 12에 도시된 도면을 참조하여 4상의 클록신호에 더미클록신호를 발생시키고 더미클록신호의 폴링엣지 구간을 분리하는 방법을 구체적으로 설명한다.
먼저, 초기 전원이 턴온(Power On)된 후 타이밍 스타트신호(TVST)가 로직하이 상태(High)인지 여부를 판단한다.(S110) 이때, 타이밍 스타트신호(TVST)가 로직하이 상태(High)가 될 때(Yes)까지 해당 루프를 반복한다.
다음, 타이밍 클록신호(TCLK)의 포지티브엣지(Posedge Detect)가 발생했는지 여부를 판단한다.(S120) 이때, 타이밍 클록신호(TCLK)의 포지티브엣지(Posedge Detect)가 로직하이 상태로 전환될 때(Yes)까지 해당 루프를 반복한다.
다음, 타이밍 스타트신호(TVST)가 로직하이 상태(High)이고, 타이밍 클록신호(TCLK)의 포지티브엣지(Posedge Detect)가 발생한 상태이면(Yes), 4상의 클록신호들(All GCLKs)에 로직하이 상태(High)를 갖는 더미클록신호(Dummy)가 발생 된다.(S130)
다음, 타이밍 클록신호(TCLK)의 네거티브엣지(Negedge Detect)가 발생했는지 여부를 판단한다.(S140) 타이밍 클록신호(TCLK)의 네거티브엣지(Negedge Detect)가 발생한 상태이면(Yes), 더미클록신호(Dummy)의 폴링엣지를 모두 로직로우 상태(Low)로 전환시키는 단계(S250)가 진행된다. 이와 달리, 타이밍 클록신호(TCLK)의 네거티브엣지(Negedge Detect)가 발생하지 않았으면(No), 다음 단계(S150)가 진행된다.
다음, 메인 클록신호(MCLK)의 네거티브엣지(Negedge Detect)가 발생했는지 여부를 판단한다.(S150) 메인 클록신호(MCLK)의 네거티브엣지(Negedge Detect)가 발생하지 않았으면(No), 이전 단계(S140)가 진행된다. 이와 달리, 메인 클록신호(MCLK)의 네거티브엣지(Negedge Detect)가 발생한 상태이면(Yes), 다음 단계(S160)가 진행된다.
다음, 메인 클록신호(MCLK)의 첫 번째 네거티브엣지(Negedge Detect)가 발생한 상태이므로 제1클록신호(GCLK1)에 포함된 더미클록신호(Dummy)의 폴링엣지는 로직로우 상태(Low)로 전환된다.(S160)
다음, 타이밍 클록신호(TCLK)의 네거티브엣지(Negedge Detect)가 발생했는지 여부를 판단한다.(S170) 타이밍 클록신호(TCLK)의 네거티브엣지(Negedge Detect)가 발생한 상태이면(Yes), 더미클록신호(Dummy)의 폴링엣지를 모두 로직로우 상태(Low)로 전환시키는 단계(S250)가 진행된다. 이와 달리, 타이밍 클록신호(TCLK)의 네거티브엣지(Negedge Detect)가 발생하지 않았으면(No), 다음 단계(S180)가 진행된다.
다음, 메인 클록신호(MCLK)의 네거티브엣지(Negedge Detect)가 발생했는지 여부를 판단한다.(S180) 메인 클록신호(MCLK)의 네거티브엣지(Negedge Detect)가 발생하지 않았으면(No), 이전 단계(S170)가 진행된다. 이와 달리, 메인 클록신호(MCLK)의 네거티브엣지(Negedge Detect)가 발생한 상태이면(Yes), 다음 단계(S190)가 진행된다.
다음, 메인 클록신호(MCLK)의 두 번째 네거티브엣지(Negedge Detect)가 발생한 상태이므로 제2클록신호(GCLK2)에 포함된 더미클록신호(Dummy)의 폴링엣지는 로직로우 상태(Low)로 전환된다.(S190)
다음, 타이밍 클록신호(TCLK)의 네거티브엣지(Negedge Detect)가 발생했는지 여부를 판단한다.(S210) 타이밍 클록신호(TCLK)의 네거티브엣지(Negedge Detect)가 발생한 상태이면(Yes), 더미클록신호(Dummy)의 폴링엣지를 모두 로직로우 상태(Low)로 전환시키는 단계(S250)가 진행된다. 이와 달리, 타이밍 클록신호(TCLK)의 네거티브엣지(Negedge Detect)가 발생하지 않았으면(No), 다음 단계(S220)가 진행된다.
다음, 메인 클록신호(MCLK)의 네거티브엣지(Negedge Detect)가 발생했는지 여부를 판단한다.(S220) 메인 클록신호(MCLK)의 네거티브엣지(Negedge Detect)가 발생하지 않았으면(No), 이전 단계(S210)가 진행된다. 이와 달리, 메인 클록신호(MCLK)의 네거티브엣지(Negedge Detect)가 발생한 상태이면(Yes), 다음 단계(S230)가 진행된다.
다음, 메인 클록신호(MCLK)의 세 번째 네거티브엣지(Negedge Detect)가 발생한 상태이므로 제3클록신호(GCLK3)에 포함된 더미클록신호(Dummy)의 폴링엣지는 로직로우 상태(Low)로 전환된다.(S230)
다음, 타이밍 클록신호(TCLK)의 네거티브엣지(Negedge Detect)가 발생했는지 여부를 판단한다.(S240) 타이밍 클록신호(TCLK)의 네거티브엣지(Negedge Detect)가 발생한 상태이면(Yes), 더미클록신호(Dummy)의 폴링엣지를 모두 로직로우 상태(Low)로 전환시키는 단계(S250)가 진행된다. 이와 달리, 타이밍 클록신호(TCLK)의 네거티브엣지(Negedge Detect)가 발생하지 않았으면(No), 다음 단계(S250)가 진행된다.
다음, 더미 구간(GCLKs Dummy)의 끝을 알리기 위해 타이밍 클록신호(TCLK)의 네거티브엣지(Negedge Detect)가 발생한 상태이므로 제4클록신호(GCLK4)에 포함된 더미클록신호(Dummy)의 폴링엣지는 로직로우 상태(Low)로 전환된다.(S250)
위의 설명에서는 4상의 클록신호들(GCLKs)에 포함된 더미클록신호(Dummy)의 폴링엣지 구간이 순차적으로 떨어지며 모두 미중첩한 것을 일례로 이의 구동방법을 설명하였다. 그러나, 본 발명에 따르면 4상의 클록신호들(GCLKs)에 포함된 더미클록신호(Dummy)의 폴링엣지 구간은 도 9나 도 10에 도시된 형태는 물론 이와 다른 형태로 발생할 수 있다.
이상 본 발명은 클록신호들에 포함된 더미클록신호의 폴링 시간을 분할하는 방식으로 게이트로우전압의 전류 분산을 통해 초기 GIP 게이트구동부 구동시 피크 전류 발생에 따른 문제를 미연에 방지할 수 있는 표시장치 및 이의 구동방법을 제공하는 효과가 있다. 또한, 본 발명은 게이트로우전압의 전류 분산을 통해 전원제어부의 출력단 전위차를 개선함과 더불어 번트 데미지(Burnt Damage) 현상을 제거할 수 있는 표시장치 및 이의 구동방법을 제공하는 효과가 있다. 또한, 본 발명은 게이트로우전압의 전류 분산을 통해 장치를 안정적으로 구동할 수 있는 표시장치 및 이의 구동방법을 제공하는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
130: 타이밍제어부 140: 게이트구동부
150: 데이터구동부 160: 표시패널
170: 전원제어부 TVST: 타이밍 스타트신호
TCLK: 타이밍 클록신호 MCLK: 메인 클록신호
VST: 게이트 스타트신호 GCLKs Dummy: 더미 구간
AND1 ~ AND6: 제1 내지 제6앤드게이트
INV1 ~ INV4: 제1 내지 제4인버터
FF1 ~ FF3: 제1 내지 제3플립플롭
GCLK1 ~ GCLK4: 제1클록신호 내지 제4클록신호

Claims (10)

  1. 표시패널;
    상기 표시패널에 데이터신호를 공급하는 데이터구동부;
    상기 표시패널에 게이트신호를 공급하는 게이트구동부;
    상기 데이터구동부 및 상기 게이트구동부를 제어하는 타이밍제어부; 및
    상기 타이밍제어부로부터 출력된 신호를 이용하여 게이트 스타트신호와 더미클록신호가 포함된 4상 이상의 클록신호를 출력하되,
    상기 4상 이상의 클록신호에 포함된 상기 더미클록신호의 폴링엣지 구간이 하나 이상 미중첩하도록 분리시키는 전원제어부를 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 타이밍제어부는
    타이밍 스타트신호와 타이밍 클록신호가 로직하이 상태를 유지하는 구간 내에서 일시적으로 로직하이 상태를 유지하는 N개(N은 2 이상 정수)의 펄스신호를 포함하는 메인 클록신호를 출력하는 것을 특징으로 하는 표시장치.
  3. 제2항에 있어서,
    상기 더미클록신호의 라이징엣지 구간은
    상기 타이밍 스타트신호와 상기 타이밍 클록신호의 라이징엣지 구간에 동기 하여 모두 동일하고,
    상기 더미클록신호의 폴링엣지 구간은
    상기 N개의 펄스신호의 폴링엣지 구간에 동기 하여 구분되는 것을 특징으로 하는 표시장치.
  4. 제1항에 있어서,
    상기 더미클록신호의 폴링엣지 구간은
    상기 4상 이상의 클록신호에 걸쳐 모두 미중첩하는 것을 특징으로 하는 표시장치.
  5. 제2항에 있어서,
    상기 전원제어부는
    상기 타이밍 스타트신호, 상기 타이밍 클록신호 및 상기 메인 클록신호를 기반으로 상기 4상 이상의 클록신호 및 상기 게이트 스타트신호를 출력하는 앤드게이트들, 인버터들 및 D플립플롭들의 조합으로 구성된 로직 블록을 포함하는 표시장치.
  6. 제2항에 있어서,
    상기 전원제어부는
    상기 타이밍 스타트신호 및 상기 타이밍 클록신호를 앤드하여 출력하는 제1앤드게이트와,
    상기 메인 클록신호에 따라 상기 타이밍 스타트신호를 지연하여 Q노드로 출력하는 제1플립플롭과,
    상기 제1플립플롭의 Q노드로 출력된 신호를 반전하여 출력하는 제1인버터와,
    상기 제1앤드게이트로부터 출력된 신호와 상기 제1인버터로부터 출력된 신호를 앤드하여 출력하는 제2앤드게이트와,
    상기 메인 클록신호에 따라 상기 제1플립플롭의 Q노드로 출력된 신호를 지연하여 Q노드로 출력하는 제2플립플롭과,
    상기 제2플립플롭의 Q노드로 출력된 신호를 반전하여 출력하는 제2인버터와,
    상기 제1앤드게이트로부터 출력된 신호와 상기 제2인버터로부터 출력된 신호를 앤드하여 출력하는 제3앤드게이트와,
    상기 메인 클록신호에 따라 상기 제2플립플롭의 Q노드로 출력된 신호를 지연하여 Q노드로 출력하는 제3플립플롭과,
    상기 제3플립플롭의 Q노드로 출력된 신호를 반전하여 출력하는 제3인버터와,
    상기 제1앤드게이트로부터 출력된 신호와 상기 제3인버터로부터 출력된 신호를 앤드하여 출력하는 제4앤드게이트와,
    상기 타이밍 스타트신호 및 상기 메인 클록신호를 앤드하여 출력하는 제5앤드게이트와,
    상기 타이밍 클록신호를 반전하여 출력하는 제4인버터와,
    상기 제5앤드게이트 및 상기 제4인버터로부터 출력된 신호를 앤드하여 출력하는 제6앤드게이트를 포함하는 표시장치.
  7. 제6항에 있어서,
    상기 제1앤드게이트 내지 제4앤드게이트는
    상기 더미클록신호가 포함된 상기 4상 이상의 클록신호를 출력하고,
    상기 제6앤드게이트는 상기 게이트 스타트신호를 출력하는 것을 특징으로 하는 표시장치.
  8. 타이밍 스타트신호와 타이밍 클록신호가 로직하이 상태인지 여부를 판단하는 단계;
    상기 타이밍 스타트신호와 타이밍 클록신호가 로직하이 상태이면 4상 이상의 클록신호에 로직하이 상태를 갖는 더미클록신호를 발생시키는 단계; 및
    상기 4상 이상의 클록신호에 포함된 상기 더미클록신호의 폴링엣지 구간이 하나 이상 미중첩하도록 분리하는 단계를 포함하는 표시장치의 구동방법.
  9. 제8항에 있어서,
    상기 더미클록신호의 폴링엣지 구간이 하나 이상 미중첩하도록 분리하는 단계는
    상기 타이밍 스타트신호와 상기 타이밍 클록신호가 로직하이 상태를 유지하는 구간 내에서 일시적으로 로직하이 상태를 유지하는 N개(N은 2 이상 정수)의 펄스신호를 포함하는 메인 클록신호를 이용하는 것을 특징으로 하는 표시장치의 구동방법.
  10. 제9항에 있어서,
    상기 더미클록신호의 라이징엣지 구간은
    상기 타이밍 스타트신호와 상기 타이밍 클록신호의 라이징엣지 구간에 동기 하여 모두 동일하고,
    상기 더미클록신호의 폴링엣지 구간은
    상기 N개의 펄스신호의 폴링엣지 구간에 동기 하여 구분되는 것을 특징으로 하는 표시장치의 구동방법.
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