KR102307006B1 - 게이트 드라이버, 이를 구비한 표시장치 및 이의 구동방법 - Google Patents

게이트 드라이버, 이를 구비한 표시장치 및 이의 구동방법 Download PDF

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Abstract

본 발명은 게이트 드라이버 및 이를 구비한 표시장치를 개시한다. 개시된 본 발명의 게이트 드라이버는, 복수개의 게이트 라인과 데이터 라인을 포함하는 표시패널을 포함하고, 상기 표시패널의 홀수번째 게이트 라인들과 대응되는 제1 시프트 레지스터와 상기 표시패널의 짝수번째 게이트 라인들과 대응되는 제2 시프트 레지스터를 포함하는 시프트 레지스터를 포함하며, 상기 시프트 레지스터 전단에 배치되어, 상기 시프트 레지스터로 입력되는 제1 제어신호를 상기 제1 시프트 레지스터에 공급하고, 상기 제1 제어신호를 지연시켜된 제2 제어신호를 생성하여 상기 제2 시프트 레지스터에 공급하는 제어부를 포함함으로써, 홀수번째와 짝수번째 게이트 라인에 각각 게이트 신호를 출력하는 두개의 시프트 레지스터를 동작하도록 하여 베젤(Bezel) 영역을 줄인 효과가 있다.

Description

게이트 드라이버, 이를 구비한 표시장치 및 이의 구동방법{Gate Driver and Display Device having thereof and Method for driving thereof}
본 발명은 게이트 드라이버, 이를 구비한 표시장치 및 이의 구동방법에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발되고 있다. 이러한 평판 표시장치는 액정표시장치(Liquid Crystal Display), 전계 방출 표시장치(Field Emission Display: FED), 플라즈마 디스플레이 패널(PlaSka Display Panel: 이하 "PDP"라 한다) 및 전계발광소자(Electroluminescence Device) 등이 있다.
도 1은 종래 표시장치를 도시한 블럭도이고, 도 2는 상기 도 1의 게이트 드라이버에 배치된 게이트 드라이버 집적회로(Integrated Circuit: "이하 IC라함")의 구조를 도시한 블럭도이다.
도 1 및 도 2를 참조하면, 종래 표시장치(10)는, 화상을 디스플레이 하는 표시부(20)와 상기 표시부(20) 둘레를 따라 배치된 비표시부(30)를 갖는 표시패널과, 상기 표시패널의 비표시부(30) 영역에 배치된 게이트 드라이버(12) 및 데이터 드라이버(13)와, 상기 게이트 드라이버(12)와 데이터 드라이버(13)에 복수의 제어신호들을 공급하는 인쇄회로기판(50: Flexible Printed Circuit)을 포함한다.
상기 인쇄회로기판(50)은 상기 게이트 드라이버(12)와 데이터 드라이버(13)에 공급되는 신호들을 발생하는 타이밍 컨트롤러(미도시)를 포함한다.
최근 표시장치(10)가 대형화 및 고해상도화 되어 감에 따라 상기 게이트 드라이버(12)와 데이터 드라이버(13)를 상기 표시패널의 기판 상에 직접 실장하는 칩 온 글라스(Chip On Glass; COG) 표시장치가 제안되었다.
또한, 게이트 드라이버 IC를 플렉서블 인쇄회로기판 상에 실장한 다음, 이들을 비표시부(30)에 형성한 신호배선들에 직접 연결하는 라인 온 글라스(Line On Glass: LOG) 표시장치가 제안되었다.
상기 칩 온 글라스 표시장치 및 라인 온 글라스 표시장치는 모두 표시패널의 비표시부에 복수개의 신호배선들이 형성되는 공통된 특징을 가지고 있다.
따라서, 상기 표시패널의 비표시부(30) 영역에는 상기 게이트 드라이버(12)와 데이터 드라이버(13)에 신호를 공급하기 위해 배치된 복수의 신호배선(40)들이 형성된다.
상기 게이트 드라이버(12)와 데이터 드라이버(13)는 각각 복수개의 게이트 다라이버 IC와 데이터 드라이버 IC를 포함한다.
도 2는 상기 게이트 드라이버(12)에 배치된 게이트 드라이버 IC(60)의 구조를 도시한 것으로써, 게이트 드라이버 IC(60)는 복수개의 스테이지(Flip-Flop:F/F)를 포함하는 시프트 레지스터(61)와 상기 시프트 레지스터(61)에서 출력되는 게이트 신호를 표시패널에 배치된 게이트 라인들(G_odd, G_even)에 출력하는 출력부(62)를 포함한다. 상기 G_odd와 G_even은 표시패널에 배치된 게이트 라인들의 홀수번째 게이트 라인과 짝수번째 게이트 라인에 각각 출력되는 게이트 신호를 의미한다.
도면에 도시된 바와 같이, 상기 게이트 드라이버 IC(60)는 상기 인쇄회로기판(50) 내에 배치된 타이밍 컨트롤러로부터 게이트 제어신호들, 예를 들어 시프트 클럭 신호(GSC1, GSC2), 게이트 스타트 펄스 신호(GSPA, GSPB), 게이트 출력 인에이블 신호(GOE1, GOE2) 등을 공급 받아, 게이트 신호들을 순차적으로 출력한다.
따라서, 종래 칩 온 글라스(COG) 또는 라인 온 글라스(Line On Glass: LOG) 표시장치는 게이트 드라이버(12)에 게이트 제어신호들을 공급하기 위한 많은 신호배선(40)들이 형성되어야 하기 때문에 표시장치(10)의 베젤(Bezel) 영역을 줄이는데 한계가 있었다.
또한, 상기와 같이 많은 신호배선(40)들이 표시패널에 형성되면, 상기 신호배선(40)과 전기적인 접속을 위해 인쇄회로기판(50)의 커넥터 핀 개수가 증가하는 문제가 있다.
본 발명은, 게이트 드라이버의 시프트 레지스터 전단에 제어신호를 선택적으로 지연시킬 수 있는 제어부를 배치하여, 서로 분리된 시프트 레지스터들을 순차적으로 동작시켜 표시패널의 신호배선 수를 줄인 게이트 드라이버, 이를 구비한 표시장치 및 이의 구동방법을 제공하는데 그 목적이 있다.
상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 게이트 드라이버는, 표시패널의 홀수번째 게이트 라인들과 대응되는 제1 시프트 레지스터와 상기 표시패널의 짝수번째 게이트 라인들과 대응되는 제2 시프트 레지스터를 포함하는 시프트 레지스터를 포함하고, 상기 시프트 레지스터 전단에 배치되어, 상기 시프트 레지스터로 입력되는 제1 제어신호를 상기 제1 시프트 레지스터에 공급하고, 상기 제1 제어신호를 지연시켜된 제2 제어신호를 생성하여 상기 제2 시프트 레지스터에 공급하는 제어부를 포함함으로써, 서로 분리된 시프트 레지스터들을 순차적으로 동작시켜 표시패널의 신호배선 수를 줄인 효과가 있다.
또한, 본 발명의 표시장치는, 복수개의 게이트 라인과 데이터 라인을 포함하는 표시패널을 포함하고, 상기 표시패널의 홀수번째 게이트 라인들과 대응되는 제1 시프트 레지스터와 상기 표시패널의 짝수번째 게이트 라인들과 대응되는 제2 시프트 레지스터를 포함하는 시프트 레지스터를 포함하며, 상기 시프트 레지스터 전단에 배치되어, 상기 시프트 레지스터로 입력되는 제1 제어신호를 상기 제1 시프트 레지스터에 공급하고, 상기 제1 제어신호를 지연시켜된 제2 제어신호를 생성하여 상기 제2 시프트 레지스터에 공급하는 제어부를 포함함으로써, 홀수번째와 짝수번째 게이트 라인에 각각 게이트 신호를 출력하는 두개의 시프트 레지스터를 동작하도록 하여 베젤(Bezel) 영역을 줄인 효과가 있다.
또한, 본 발명의 표시장치 구동방법은, 복수개의 게이트 라인과 데이터 라인을 포함하는 표시패널과, 상기 표시패널의 홀수번째 게이트 라인들과 대응되는 제1 시프트 레지스터와 상기 표시패널의 짝수번째 게이트 라인들과 대응되는 제2 시프트 레지스터를 포함하는 시프트 레지스터와, 상기 시프트 레지스터 전단에 배치된 제어부를 구비한 게이트 드라이버를 포함하는 표시장치의 구동방법에 있어서, 상기 제어부로 공급되는 제1 제어신호를 지연시켜 제2 제어신호를 생성하는 단계를 포함하고, 상기 제1 제어신호를 제1 시프트 레지스터에 공급하고, 상기 제2 제어신호를 제2 시프트 레지스터에 공급하는 단계를 포함하며, 상기 제1 시프트 레지스터는 홀수번째 게이트 라인들에 제1 게이트 신호를 공급하고, 상기 제2 시프트 레지스터는 짝수번째 게이트 라인들에 제2 게이트 신호를 공급하는 단계를 포함함으로써, 하나의 시프트 레지스터에 공급되는 게이트 제어신호를 이용하여 홀수번째와 짝수번째 게이트 라인에 각각 게이트 신호를 출력하는 두개의 시프트 레지스터를 동작하도록 하여 베젤(Bezel) 영역을 줄인 효과가 있다.
본 발명에 따른 게이트 드라이버, 이를 구비한 표시장치 및 이의 구동방법은, 게이트 드라이버의 시프트 레지스터 전단에 제어신호를 선택적으로 지연시킬 수 있는 제어부를 배치하여, 서로 분리된 시프트 레지스터들을 순차적으로 동작시켜 표시패널의 신호배선 수를 줄인 효과가 있다.
또한, 본 발명에 따른 게이트 드라이버, 이를 구비한 표시장치 및 이의 구동방법은, 하나의 시프트 레지스터에 공급되는 게이트 제어신호를 이용하여 홀수번째와 짝수번째 게이트 라인에 각각 게이트 신호를 출력하는 두개의 시프트 레지스터를 동작하도록 하여 베젤(Bezel) 영역을 줄인 효과가 있다.
도 1은 종래 표시장치를 도시한 블럭도이다.
도 2는 상기 도 1의 게이트 드라이버에 배치된 게이트 드라이버 집적회로(IC)의 구조를 도시한 블럭도이다.
도 3은 본 발명의 실시예에 따른 표시장치를 도시한 도면이다.
도 4는 본 발명에 따른 게이트 드라이버에 배치된 게이트 드라이버 집적회로(IC)의 구조를 도시한 블럭도이다.
도 5는 본 발명에 따른 게이트 드라이버 집적회로(IC)의 구체적인 회로도이다.
도 6은 본 발명에 따른 게이트 드라이버 집적회로(IC)의 신호파형을 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
또한, 본 발명은 표시패널의 비표시 영역에 복수개의 신호배선들이 형성되는 칩 온 글라스 표시장치와 라인 온 글라스 표시장치에 모두 동일하게 적용될 수 있는 발명이다.
도 3은 본 발명의 실시예에 따른 표시장치를 도시한 도면이고, 도 4는 본 발명에 따른 게이트 드라이버에 배치된 게이트 드라이버 IC의 구조를 도시한 블럭도이며, 도 5는 본 발명에 따른 게이트 드라이버 IC의 구체적인 회로도이고, 도 6은 본 발명에 따른 게이트 드라이버 IC의 신호파형을 도시한 도면이다.
도 3 내지 도 6을 참조하면, 본 발명의 실시예에 따른 표시장치(100)는, 표시패널(120), 타이밍 콘트롤러(121), 소오스 드라이버(122) 및 게이트 드라이버(123)를 포함한다. 상기 소오스 드라이버(122) 및 게이트 드라이버(123)는 상기 표시패널(120)의 기판 상에 직접 배치된다.
또한, 상기 게이트 드라이버(123)는 복수개의 게이트 드라이버 IC를 포함하고, 각 게이트 드라이버 IC(200)는 게이트 제어신호를 선택적으로 지연(Delay)시키는 제어부(202), 상기 표시패널(120)에 배치된 게이트 라인들에 순차적으로 공급되는 게이트 신호들을 발생하는 시프트 레지스터(201) 및 상기 시프트 레지스터(201)에서 발생된 게이트 신호들을 출력하는 출력부(203)를 포함한다.
본 발명의 실시예에 따른 표시장치(100)는, 액정표시장치(Liquid Crystal Display, LCD), 전계방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED), 전기영동 표시장치(Electrophoresis, EPD) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 표시장치를 액정표시장치 중심으로 설명하지만, 본 발명의 표시장치는 액정표시장치에 한정되어 적용되지 않음에 주의하여야 한다.
상기 표시패널(120)은 두 장의 유리기판 사이에 배치된 액정분자들을 구비한다. 이 표시패널(120)에는 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차 구조에 의해 매트릭스 형태로 m×n (m,n은 양의 정수)개의 액정셀들(Clc)이 배치된다.
표시패널(120)의 하부 유리기판에는 m 개의 데이터라인들(D1 내지 Dm), n개의 게이트라인들(G1 내지 Gn), TFT들,TFT들에 각각 접속된 액정셀(Clc)의 화소전극들(1), 및 스토리지 커패시터들(Cst) 등을 포함한 화소 어레이가 형성된다.
표시패널(120)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2)이 형성된다. 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다.
표시패널(120)의 상부 유리기판과 하부 유리기판 각각에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다.
상기 소오스 드라이버(122)는 타이밍 콘트롤러(121)의 제어 하에 디지털 비디오 데이터(RGB)를 래치하고 그 디지털 비디오 데이터를 아날로그 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 데이터전압을 발생하고 그 데이터전압을 데이터라인들(D1 내지 Dm)에 공급한다.
상기 소오스 드라이버(122)는 TCP(Tape Carrier Package) 상에 실장되어 TAB(Tape Automated Bonding) 공정에 의해 표시패널(120)의 하부 유리기판에 접합될 수 있다.
상기 게이트 드라이버(123)의 게이트 드라이버 IC(200)에 배치된 시프트 레지스터(201)는 상기 표시패널(120)에 배치된 게이트 라인들(G1 내지 Gn)에 홀수번째와 짝수번째 게이트 라인들과 대응되는 제1 및 제2 시프트 레지스터(SR_odd, SR_even)를 포함한다.
또한, 상기 게이트 드라이버 IC(200)의 출력부(203)는, 다수의 제1 논리소자(150_1 내지 150_4,..), 다수의 레벨시프트(Level Shift: 210_1, 210_2, 210_3, 210_4,...) 및 다수의 버퍼(buffer: 220_1, 220_2, 220_3, 220_4,...)를 포함한다.
상기 출력부(203)는 게이트 출력 인에이블신호(Gate Output Enable, GOE)에 의해 게이트 신호의 출력이 제어되는데, 상기 출력부(203)와 게이트 출력 인에이블신호(GOE) 사이에는 제2 논리소자(160_1, 160_2)가 배치될 수 있다.
상기 게이트 드라이버(123)는 타이밍 콘트롤러(121)의 제어하에 대략 1 수평기간의 펄스폭을 가지는 스캔펄스들(게이트 신호들)을 게이트라인들(G1 내지 Gn)에 순차적으로 공급한다. 게이트 드라이버(123)는 TCP 상에 실장되어 TAB 공정에 의해 표시패널(120)의 하부 유리기판에 접합되거나, 또는 GIP(Gate In Panel) 공정에 의해 화소 어레이와 동시에 하부 유리기판 상에 직접 형성될 수 있다.
타이밍 콘트롤러(121)는 시스템보드(미도시)로부터 입력되는 디지털 비디오 데이터(RGB)를 표시패널(120)에 맞게 재정렬하여 소오스 드라이버(122)에 공급한다.
타이밍 콘트롤러(121)는 시스템보드로부터 수직/수평 동기신호(Vsync, Hsync), 데이터 인에이블(Data Enable), 클럭신호(CLK, MCLK와 같은 메인 클럭신호를 포함한다) 등의 타이밍신호를 입력받아 소오스 드라이버(122)와 게이트 드라이버(123)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다.
상기 소오스 드라이버(122)를 제어하기 위한 데이터 타이밍 제어신호는 소오스 스타트 펄스(Source Start Pulse, SSP), 소오스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity : POL), 및 소오스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소오스 스타트 펄스(SSP)는 소오스 드라이버(122)의 데이터 샘플링 시작 타이밍을 제어한다. 소오스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소오스 드라이버(122) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 소오스 출력 인에이블신호(SOE)는 소오스 드라이버(122)의 출력 타이밍을 제어한다. 극성제어신호(POL)는 소오스 드라이버(122)로부터 출력되는 데이터전압의 수평 극성 반전 타이밍을 제어한다.
게이트 드라이버(123)를 제어하기 위한 게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP),게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다.
본 발명에서는 상기 게이트 드라이버(123)의 게이트 드라이버 IC(200)에 배치되는 시프트 레지스터(201)는 게이트 라인들(G1 내지 Gn)의 홀수번째 라인들과 짝수번째 라인들에 각각 대등되도록 제1 및 제2 시프트 레지스터(SR_odd, SR_even)로 분리되어 있다.
따라서, 일반적으로 상기와 같이, 제1 및 제2 시프트 레지스터(SR_odd, SR_even)를 동작시키기 위해서는 타이밍 컨트롤러(121)에서 제1 시프트 레지스터(SR_odd)에 제1 게이트 스타트 펄스(GSPA)와 제1 게이트 시프트 클럭(GSCA)를 공급하고, 제2 시프트 레지스터(SR_even)에 제2 게이트 스타트 펄스(GSPB)와 제2 게이트 시프트 클럭(GSCB) 신호를 공급해야 한다.
하지만, 본 발명에서는 게이트 드라이버 IC(200)에 제1 게이트 스타트 펄스(GSPA)와 제1 게이트 시프트 클럭(GSCA)를 입력하고, 이를 이용하여 상기 제1 및 제2 시프트 레지스터(SR_odd, SR_even)를 함께 구동시키도록 하여 신호배선 수를 줄인 효과가 있다.
아울러, 상기 게이트 드라이버(123)에 공급되는 제어신호의 개수가 줄어들기 때문에 상기 타이밍 컨트롤러(121)에서는 종래 보다 적은 개수의 제어신호를 게이트 드라이버(123)에 공급할 수 있어, 상기 타이밍 컨트롤러(121) 등이 배치되는 인쇄회로기판의 소자 수를 줄일 수 있는 효과가 있다.
또한, 상기 표시패널(120)에 형성했던 신호배선들의 개수가 줄어들기 때문에 표시장치의 베젤(bezel) 영역을 줄일 수 있는 효과가 있다.
도면에 도시된 바와 같이, 상기 제1 시프트 레지스터(SR_odd)에는 게이트 라인들의 홀수번째 라인들과 대응되도록 제1 , 제3 및 제5 스테이지(F/F1, F/F3, F/F5,...)들이 배치되어 있고, 상기 제2 시프트 레지스터(SR_even)에는 게이트 라인들의 짝수번째 라인들과 대응되도록 제2, 제4 스테이지(F/F2, F/F4,...)들이 배치되어 있다.
또한, 본 발명에서는 상기 시프트 레지스터(201) 전단에는 제어부(202)를 배치하여 상기 타이밍 컨트롤러(121)에서 공급되는 제1 게이트 스타트 펄스(GSPA)와 제1 게이트 시프트 클럭(GSCA)을 상기 제1 시프트 레지스터(SR_odd)에는 직접 전달하고, 제2 시프트 레지스터(SR_even)에는 상기 제1 게이트 스타트 펄스(GSPA)와 제1 게이트 시프트 클럭(GSCA)을 제2 게이트 스타트 펄스(GSPB)와 제2 게이트 시프트 클럭(GSCB)으로 변환하여 제2 시프트 레지스터(SR_even)에 공급한다.
하지만, 상기 제어부(202)는 표시장치의 요구 조건이나 필요성에 따라 상기 시프트 레지스터(201)의 후단에 배치되어 동작할 수 있다.
상기 제2 게이트 스타트 펄스(GSPB)와 제2 게이트 시프트 클럭(GSCB)은 제1 게이트 스타트 펄스(GSPA)와 제1 게이트 시프트 클럭(GSCA)을 소정 기간 지연시킨 신호일 수 있다.
따라서, 상기 제어부(202)에는 상기 시프트 레지스터(201)에 제1 및 제2 게이트 스타트 펄스(GSPA, GSPB)와 제1 및 제2 게이트 시프트 클럭(GSCA, GSCB)을 출력하는 버퍼부와 상기 제1 게이트 스타트 펄스(GSPA)와 제1 게이트 시프트 클럭(GSCA)의 지연 기간을 카운팅하는 카운터부가 배치될 수 있다.
상기 제어부(202)는 상기 카운터부를 이용하여 제1 게이트 스타트 펄스(GSPA)의 지연 정도를 선택적으로 가변할 수 있다. 이러한 지연 정도에 대한 정보는 상기 타이밍 컨트롤러(121)에서 패킷 형태로 공급될 수 있다.
상기 제1 게이트 스타트 펄스(GSPA)는 각각 1 프레임기간 동안 그 프레임기간의 시작과 동시에 1회 발생하여 첫 번째 게이트 펄스를 발생시킨다. 상기 제2 게이트 스타트 펄스(GSPB)는 상기 제1 게이트 스타트 펄스(GSPA)와 동일한 펄스로써, 상기 제어부(202)에서 지연된 후, 상기 제2 시프트 레지스터(SR_even)에 공급된다.
상기 제1 게이트 시프트 클럭(GSCA)은 상기 제1 시프트 레지스터(SR_odd)의 각 스테이지들에 공통으로 입력되는 클럭 신호로써, 제1 게이트 스타트 펄스(GSPA)를 시프트시킨다.
마찬가지로, 상기 제2 게이트 시프트 클럭(GSCB)은 상기 제1 게이트 시프트 클럭(GSCA)이 상기 제어부(202)에서 지연된 후, 상기 제2 시프트 레지스터(SR_even)의 스테이지들에 공통으로 입력되는 클럭 신호로써, 제2 게이트 스타트 펄스(GSPB)를 시프트시킨다.
즉, 본 발명에서는 게이트 드라이버 IC(200)에 배치되어 있는 두개의 독립적인 시프트 레지스터에 한쌍의 게이트 스타트 펄스(GSPA)와 게이트 시프트 클럭(GSCA)만으로 모두 동작시켜 게이트 신호들을 생성한다.
상기와 같은 구조를 갖는 본 발명의 게이트 드라이버(123)의 구체적인 동작은 다음과 같다.
상기 타이밍 컨트롤러(121)는 상기 제1 시프트 레지스터(SR_odd)에 공급하기 위한 제1 게이트 스타트 펄스(GSPA)와 제1 게이트 시프트 클럭(GSCA)을 발생하고, 이를 게이트 드라이버 IC(200)의 제어부(202)에 공급한다.
상기 제1 게이트 스타트 펄스(GSPA)는 상기 제어부(202)에서 지연 없이 상기 제1 시프트 레지스터(SR_odd)의 제1 스테이지(F/F1)에 공급되고, 상기 제1 스테이지(F/F1)로부터 출력되는 게이트 신호는 상기 출력부(203)와 인접한 제3 스테이지(F/F3)에 공급된다.
상기 제1 게이트 시프트 클럭(GSCA)도 상기 제어부(202)에서 지연 없이 상기 제1 시프트 레지스터(SR_odd)의 스테이지들에 공통으로 공급된다.
하지만, 상기 제어부(202)는 상기 제2 시프트 레지스터(SR_even)에는 상기 제1 게이트 스타트 펄스(GSPA)와 제1 게이트 시프트 클럭(GSCA)을 지연 시켜 공급한다. 이와 같이,상기 제1 게이트 스타트 펄스(GSPA)와 제1 게이트 시프트 클럭(GSCA)이 제어부(202)에서 지연되면, 상기 제2 시프트 레지스터(SR_even)에 공급되는 제2 게이트 스타트 펄스(GSPB)와 제2 게이트 시프트 클럭(GSCB) 신호로 변환된다.
상기 제2 게이트 스타트 펄스(GSPB)는 제2 시프트 레지스터(SR_even)의 제2 스테이지(F/F2)에 공급되고, 상기 제2 스테이지(F/F2)로부터 출력되는 게이트 신호는 상기 출력부(203)와 인접한 제4 스테이지(F/F4)에 공급된다.
상기 제2 게이트 시프트 클럭(GSCB)도 상기 제어부(202)에서 지연 없이 상기 제2 시프트 레지스터(SR_even)의 스테이지들에 공통으로 공급된다.
상기와 같이, 제1 및 제2 시프트 레지스터(SR_odd, SR_even)에서 출력되는 홀수번째 게이트 신호들과 짝수번째 게이트 신호들은 상기 출력부(203)에 공급되는 제1 및 제2 게이트 출력 인에이블 신호(GOE)에 의해 순차적으로 출력부(203)의 레벨시프트(210_1, 210_2, 210_3, 210_4,...) 및 버퍼(buffer: 220_1, 220_2, 220_3, 220_4,...)를 통하여 표시패널(120)로 출력된다.
이와 같이, 본 발명에 따른 게이트 드라이버, 이를 구비한 표시장치 및 이의 구동방법은, 게이트 드라이버의 시프트 레지스터 전단에 게이트 제어신호(예를 들어, GSP, GSC 신호)를 선택적으로 지연시킬 수 있는 제어부를 배치하여, 서로 분리된 시프트 레지스터들을 순차적으로 동작시켜 표시패널의 신호배선 수를 줄인 효과가 있다.
또한, 본 발명에 따른 게이트 드라이버, 이를 구비한 표시장치 및 이의 구동방법은, 하나의 시프트 레지스터에 공급되는 게이트 제어신호(GSP, GSC 신호)를 이용하여 홀수번째와 짝수번째 게이트 라인에 각각 게이트 신호를 출력하는 두개의 시프트 레지스터를 동작하도록 하여 베젤(Bezel) 영역을 줄인 효과가 있다
100: 표시장치
121: 타이밍 컨트롤러
122: 데이터 드라이버
123: 게이트 드라이버
200: 게이트 드라이버 집적회로
201: 시프트 레지스터
202: 제어부
203: 출력부

Claims (9)

  1. 표시패널의 홀수번째 게이트 라인들과 대응되는 제1 시프트 레지스터와 상기 표시패널의 짝수번째 게이트 라인들과 대응되는 제2 시프트 레지스터를 포함하는 시프트 레지스터; 및
    상기 시프트 레지스터 전단에 배치되어, 상기 시프트 레지스터로 입력되는 제1 제어신호를 상기 제1 시프트 레지스터에 공급하고, 상기 제1 제어신호를 지연시켜된 제2 제어신호를 생성하여 상기 제2 시프트 레지스터에 공급하는 제어부를 포함하고,
    상기 제어부는 상기 제2 제어신호를 출력하는 버퍼부와 상기 제1 제어신호의 지연 기간을 카운팅하는 카운터를 포함하여, 상기 제1 제어 신호의 지연 정도를 선택적으로 가변할 수 있는 게이트 드라이버.
  2. 제1항에 있어서, 상기 제1 제어신호는 게이트 스타트 펄스와 게이트 시프트 클럭인 게이트 드라이버.
  3. 삭제
  4. 제1항에 있어서, 상기 제1 및 제2 시프트 레지스터들에서 생성되는 게이트 신호들을 출력하는 출력부를 더 포함하는 게이트 드라이버.
  5. 복수개의 게이트 라인과 데이터 라인을 포함하는 표시패널; 및
    상기 표시패널의 홀수번째 게이트 라인들과 대응되는 제1 시프트 레지스터와 상기 표시패널의 짝수번째 게이트 라인들과 대응되는 제2 시프트 레지스터를 포함하는 시프트 레지스터; 및
    상기 시프트 레지스터 전단에 배치되어, 상기 시프트 레지스터로 입력되는 제1 제어신호를 상기 제1 시프트 레지스터에 공급하고, 상기 제1 제어신호를 지연시켜된 제2 제어신호를 생성하여 상기 제2 시프트 레지스터에 공급하는 제어부를 포함하고,
    상기 제어부는 상기 제2 제어신호를 출력하는 버퍼부와 상기 제1 제어신호의 지연 기간을 카운팅하는 카운터를 포함하여, 상기 제1 제어 신호의 지연 정도를 선택적으로 가변할 수 있는 게이트 드라이버를 포함하는 표시장치.
  6. 제5항에 있어서, 상기 제1 제어신호는 게이트 스타트 펄스와 게이트 시프트 클럭인 표시장치.
  7. 삭제
  8. 제5항에 있어서, 상기 제1 및 제2 시프트 레지스터들에서 생성되는 게이트 신호들을 출력하는 출력부를 더 포함하는 표시장치.
  9. 복수개의 게이트 라인과 데이터 라인을 포함하는 표시패널과, 상기 표시패널의 홀수번째 게이트 라인들과 대응되는 제1 시프트 레지스터와 상기 표시패널의 짝수번째 게이트 라인들과 대응되는 제2 시프트 레지스터를 포함하는 시프트 레지스터와, 상기 시프트 레지스터 전단에 배치된 제어부를 구비한 게이트 드라이버를 포함하는 표시장치의 구동방법에 있어서,
    상기 제어부로 공급되는 제1 제어신호를 지연시켜 제2 제어신호를 생성하는 단계;
    상기 제1 제어신호를 제1 시프트 레지스터에 공급하고, 상기 제2 제어신호를 제2 시프트 레지스터에 공급하는 단계; 및
    상기 제1 시프트 레지스터는 홀수번째 게이트 라인들에 제1 게이트 신호를 공급하고, 상기 제2 시프트 레지스터는 짝수번째 게이트 라인들에 제2 게이트 신호를 공급하는 단계를 포함하고,
    상기 제어부는 상기 제2 제어신호를 출력하는 버퍼부와 상기 제1 제어신호의 지연 기간을 카운팅하는 카운터를 포함하여, 상기 제1 제어 신호의 지연 정도를 선택적으로 가변할 수 있는 표시장치 구동방법.
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