JP2015161945A - 表示装置 - Google Patents

Abstract

【課題】表示パネルの非表示領域に形成される走査駆動部を最小化することで、ベゼルを減らすことができる表示装置を提供する。
【解決手段】表示領域ＤＡと非表示領域ＮＤＡとに区分されて、表示領域ＤＡには、データ線と走査線との交差領域にマトリックス形態に配列される画素が形成される表示パネルＤＩＳと、データ線にデータ電圧を出力するデータ駆動部２０と、走査線に走査信号を順次に出力する走査駆動部１０とを具備し、表示領域ＤＡは、第１領域と第２領域とに区分され、走査駆動部１０の一部は非表示領域ＮＤＡに形成され、残りの一部は第１領域に形成され、第１領域の画素それぞれは一つの画素電極を含み、第２領域の画素それぞれは複数の画素電極と、を含む。
【選択図】図３

Description

本発明は、表示装置に関する。

情報化社会が発展するにつれて画像を表示するための表示装置についての要求が多様な形態で増加している。これにより、最近は、陰極線管（Ｃａｔｈｏｄｅ Ｒａｙ ＴＵｂｅ）の短所である重さと体積を減らすことができる各種平板表示装置が開発されている。例えば、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：ＬＣＤ）、プラズマ表示パネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ：ＰＤＰ）、及び有機電界発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ：ＯＬＥＤ）などのような各種の平板表示装置が活用されている。

表示装置は、走査線とデータ線との交差構造によって形成された領域にマトリックスの形態に配置される画素を含む表示パネル、走査線に走査信号を供給する走査駆動部、及びデータ線にデータ電圧を供給するデータ駆動部を含む。

走査駆動部は、ゲートドライブ集積回路（Ｇａｔｅ Ｄｒｉｖｅ ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を実装した印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）を表示パネルに付着するＴＡＢ（ＴａＰＥ Ａｕｔｏｍａｔｅｄ ＢｏｎＤＩｎｇ）方式、またはゲートドライブ集積回路を表示パネルの非表示領域に直接形成する方式で具現されることができる。

ゲートドライブ集積回路を表示パネルの非表示領域に直接形成する方式は、ＴＡＢ方式に比べてゲートドライブ集積回路を実装する印刷回路基板を表示パネルに付着する工程が必要ではないため、表示装置のスリム化が可能であり、これにより、外的美観を高めることができる長所がある。

また、ゲートドライブ集積回路を表示パネルの非表示領域に直接形成する方式は、ＴＡＢ方式に比べてゲートドライブ集積回路を画素と同時に表示パネルに形成するため、コストの節減が可能であるという長所がある。

さらに、ゲートドライブ集積回路を表示パネルの非表示領域に直接形成する方式は、ＴＡＢ方式に比べて走査信号を表示パネルメーカーが直接設計することができる長所がある。

一方、最近には表示装置の外的美観が重要視されており、表示装置の外的美観を高めるために表示装置のベゼル領域を最小化している。ベゼル領域は、表示装置を取り囲んでいる端領域であり、映像が表示されていない非表示領域を含む。

ゲートドライブ集積回路を表示パネルの非表示領域に直接形成する方式では、表示パネルの非表示領域を減らすためにゲートドライブ集積回路のサイズを減らさなければならないという難しい問題がある。

したがって、本発明は、上記の問題を解決するために案出されたもので、その目的は、表示パネルの非表示領域に形成される走査駆動部を最小化することで、ベゼルを減らすことができる表示装置を提供することである。

上記の目的を解決するために本発明の一実施例による表示装置は、表示領域と非表示領域とに区分されて、前記表示領域には、データ線と走査線との交差領域にマトリックス形態に配列される画素が形成される表示パネルと、前記データ線にデータ電圧を出力するデータ駆動部と、前記走査線に走査信号を順次に出力する走査駆動部を具備し、前記表示領域は、第１領域と第２領域とに区分され、前記走査駆動部の一部は前記非表示領域に形成され、残りの一部は前記第１領域に形成され、前記第１領域の画素それぞれは一つの画素電極を含み、前記第２領域の画素それぞれは複数の画素電極と、を含むことを特徴とする。

本発明によれば、表示パネルの非表示領域に形成される走査駆動部を最小化することで、ベゼルを減らすことができる表示装置を提供することができる。

表示装置の一例を示した斜視図。 図１のＩ−Ｉ’の断面図。 本発明の実施例による表示装置を示すブロック図。 図３の第ｊステージと第ｊ走査線に接続された第１領域の画素の一例を示す等価回路図。 図３の第ｊ走査線に接続された第２領域の画素の一例を示す等価回路図。 図４の第１領域の画素の一例を示す平面図。 図６のＩＩ−ＩＩ’の断面図。 図６のＩＩＩ−ＩＩＩ’の断面図。 図５の第２領域の画素の一例を示す平面図。 図５の第２領域の画素のまた別の例を示す平面図。

以下、添付された図面を参照して本発明による好ましい実施例について詳しく説明する。ただし、明細書全体にかけて同一の参照番号は実質的に同一の構成要素を意味する。以下の説明において、本発明に係わる公知の機能、あるいは構成についての具体的な説明が、本発明の要旨を不要に曇らす恐れがあると判断される場合、その詳細な説明を略する。さらに、以下の説明で使われる構成要素の名称は、明細書作成の容易さを考慮して選択されたもので、実際の製品の名称とは相異なる場合がある。

図１は、表示装置の一例を示す斜視図である。図２は、図１のＩ−Ｉ’の断面図である。図１及び図２を参照すれば、表示装置は、表示パネルＤＩＳと表示パネルＤＩＳの端を取り囲むケース部材ＣＡＳＥと、を含む。表示パネルＤＩＳは、液晶表示素子（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）、電界放出表示素子（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ、ＦＥＤ）、プラズマディスプレイパネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ、ＰＤＰ）、または有機発光ダイオード素子（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）で具現されることができる。表示装置は、表示パネルＤＩＳが液晶表示素子で具現される場合、光を照射するためのバックライトユニットをさらに含むことができる。

表示パネルＤＩＳは、画像を表示する表示領域ＤＡと画像を表示しない非表示領域ＮＤＡとに区分される。表示領域ＤＡは、画素がマトリックス形態で形成される表示パネルＤＩＳの画素アレイ領域にあたり、非表示領域ＮＤＡは、ケース部材ＣＡＳＥによって遮られる表示パネルＤＩＳの領域にあたる。

非表示領域ＮＤＡは、図１及び図２のように、表示パネルＤＩＳの端領域にあたるのが一般的であるが、これに限定されないことに注意しなければならない。非表示領域ＮＤＡは、複数の表示領域ＤＡ間に存在することもできる。また、ベゼル領域ＢＺは、図１及び図２のように表示パネルＤＩＳの端を取り囲むケース部材ＣＡＳＥにあたる領域であり、非表示領域ＮＤＡを含む。

最近、表示装置は多くの長所によって走査駆動部を実装した印刷回路基板を表示パネルに付着するＴＡＢ方式より、走査駆動部を表示パネルの非表示領域に直接形成する方式で形成されている。また、最近には、表示装置の外的美観を高めるために表示装置のベゼル領域ＢＺを最小化している。しかしながら、表示装置のベゼル領域ＢＺを最小化するためには、表示パネルＤＩＳの非表示領域ＮＤＡを減らさなければならないが、走査駆動部を表示パネルの非表示領域に直接形成する方式において、表示パネルＤＩＳの非表示領域を減らすことは難しい。

本発明の実施例は、走査駆動部の一部を表示パネルＤＩＳの表示領域ＤＡに形成するＡｉＰ方式（ＡＳＧ（Ａｍｏｒｐｈｏｕｓ ＳｉｌＩＣｏｎ Ｇａｔｅ）ｉｎ Ｐｉｘｅｌ）で具現される。

ＡＳＧは、走査駆動部を表示パネルの非表示領域に直接形成する方式の一例を意味する。これにより、本発明の実施例は、表示パネルＤＩＳの非表示領域ＮＤＡに形成される走査駆動部のサイズを減らすことができるので、表示パネルＤＩＳの非表示領域ＮＤＡのサイズを減らすことができる。したがって、本発明の実施例は、表示装置のベゼル領域ＢＺをさらに減らすことができる。以下では、図３ないし図９を参照して本発明の実施例による表示装置をより詳しく説明する。

図３は、本発明の実施例による表示装置を示すブロック図である。図３を参照すれば、本発明の実施例による表示装置は、表示パネルＤＩＳ、走査駆動部１０、データ駆動部２０及びタイミング制御部３０を含む。

本発明の実施例による表示パネルＤＩＳは、液晶表示素子、電界放出表示素子、プラズマディスプレイパネル、または有機発光ダイオード素子で具現されることができる。本発明は、下記の実施例で表示パネルＤＩＳが液晶表示素子で具現された場合を中心に説明したが、これに限定されるものではない。

表示パネルＤＩＳは、表示領域ＤＡと非表示領域ＮＤＡとに区分される。表示領域ＤＡは、複数の画素Ｐが形成された画素アレイにあたる領域で、かつ画像を表示する領域である。非表示領域ＮＤＡは、表示領域ＤＡではない領域であり、画像を表示しない領域である。図３において表示領域ＤＡは、点線で表示された内側の領域にあたり、非表示領域ＮＤＡは表示領域ＤＡではない領域、すなわち、点線で表示された外側の領域にあたる。

また、表示領域ＤＡは、走査駆動部１０の一部が形成される第１領域Ａ１と走査駆動部１０が形成されない第２領域Ａ２とに区分される。例えば、図３のように第１領域Ａ１は第１ないし第ｉ（ｉは、１≦ｉ<ｍ-１を満足する自然数）データ線Ｄ１〜Ｄｉに接続された画素を含む領域で、第２領域Ａ２は、第ｉ+１ないし第ｍデータ線Ｄｉ+１〜Ｄｍに接続された画素を含む領域でありえる。

表示パネルＤＩＳの下部基板には、データ線（Ｄ１〜Ｄｍ、ｍは２以上の自然数）と走査線（Ｇ１〜Ｇｎ、ｎは２以上の自然数、または走査線）とが相互交差されるように形成される。表示パネルＤＩＳの表示領域ＤＡには、データ線Ｄ１〜Ｄｍと走査線Ｇ１〜Ｇｎとによって定義されたセル領域にマトリックス形態で配置された画素Ｐが形成される。

表示領域ＤＡの第１領域Ａ１に形成される画素と第２領域Ａ２に形成される画素は、互いに異なる。すなわち、第１領域Ａ１に形成される画素は、一つの画素電極を含む反面、第２領域Ａ２に形成される画素は、複数の画素電極を含むことができる。表示領域ＤＡの第１領域Ａ１に形成される画素についての詳しい説明は、図４及び図６を結付して後述することにする。また、表示領域ＤＡの第２領域Ａ２に形成される画素についての詳しい説明は、図５、図８及び図９を結付して後述することにする。

表示パネルＤＩＳの上部基板には、ブラックマトリックス（Ｂｌａｃｋ Ｍａｔｒｉｘ）のような遮光部材、カラーフィルターなどが形成される。表示パネルＤＩＳの上部基板には、上部偏光板が設けられており、下部基板には下部偏光板が設けられている。上部偏光板の光透過軸と下部偏光板の光透過軸は、直交されるように形成されることができる。また、上部基板と下部基板には、液晶のフリーチルト角（ｐｒｅ−ｔｉｌｔ ａｎｇｌｅ）を設定するための配向膜が形成される。

表示パネルＤＩＳの上部基板と下部基板との間には、液晶層のギャップを維持するためのスペーサが形成される。

共通電極は、ＴＮ（ＴｗｉＳＴｅｄ ＮｅｍａｔＩＣ）モードとＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードのような垂直電界駆動方式では上部基板に形成され、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードとＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードのような水平電界駆動方式では下部基板に形成される。表示パネルＤＩＳの液晶モードは、前述したようなＴＮモード、ＶＡモード、ＩＰＳモード、ＦＦＳモードのみならず、いずれの液晶モードでも具現されることができる。

表示パネルＤＩＳは、バックライトユニットからの光を変調する透過型液晶表示パネルで具現されることができる。バックライトユニットは、バックライトユニット駆動部から供給される駆動電流によって点灯する光源、導光板または拡散板、多数の光学シートなどを含む。バックライトユニットは、直下型またはエッジ型のバックライトユニットで具現されることができる。

バックライトユニットの光源は、ＨＧＦＬ（Ｈｏｔ Ｃａｔｈｏｄｅ ＦｌｕｏｒｅｓＣＥｎｔ Ｌａｍｐ）、ＣＣＦＬ（Ｃｏｌｄ Ｃａｔｈｏｄｅ ＦｌｕｏｒｅｓＣＥｎｔ Ｌａｍｐ）、ＥＥＦＬ（Ｅｘｔｅｒｎａｌ Ｅｌｅｃｔｒｏｄｅ ＦｌｕｏｒｅｓＣＥｎｔ Ｌａｍｐ）、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）のうちいずれか一つの光源、または二つの種類以上の光源を含むことができる。

走査駆動部１０は、タイミング制御部３０の制御の下で走査信号を表示パネルＤＩＳの走査線Ｇ１〜Ｇｎに供給する。走査駆動部１０は、走査線Ｇ１〜Ｇｎに走査信号を順次に供給することで、データ電圧が供給されるべき画素Ｐを選択することができる。走査駆動部１０の一部は、表示パネルＤＩＳの非表示領域ＮＤＡに形成され、残りの一部は、表示パネルＤＩＳの表示領域ＤＡの第１領域Ａ１に形成される。

走査駆動部１０は、順次に出力信号を発生するシフトレジスターを含む。走査駆動部１０のシフトレジスターは、図３のように従属的に接続された複数のステージＳＴ１〜ＳＴｎとダミーステージＳＴｎ+１を含むことができる。第１ないし第ｎステージＳＴ１〜ＳＴｎは、第１ないし第ｎ走査線Ｇ１〜Ｇｎに走査信号を順次に出力する。

ステージ（ＳＴ１、ＳＴ２、…、ＳＴｎ）それぞれは、図３のように第１サブステージＳＵＢ１と第２サブステージＳＵＢ２と、を含むことができる。第１サブステージＳＵＢ１は、表示パネルＤＩＳの非表示領域ＮＤＡに形成され、第２サブステージＳＵＢ２は、表示パネルＤＩＳの表示領域ＤＡの第１領域Ａ１に形成される。この時、第２サブステージＳＵＢ２は、第１領域Ａ１の画素Ｐの間に配置されることができる。例えば、第２サブステージＳＵＢ２は、図３のように第１領域Ａ１の第ｊ（ｊは１≦ｊ≦ｎを満足する自然数）走査線に接続された画素と第ｊ走査線に隣接した第ｊ-１または第ｊ+１走査線に接続された画素の間に配置されることができる。

第１サブステージＳＵＢ１は、タイミング制御部３０からゲートスタート信号ＧＳＴ、または前段ステージの伝達信号、クロック信号ＣＬＫｓ、後段ステージの伝達信号の入力を受けて、走査信号を走査線に出力する。第２サブステージＳＵＢ２は、第１サブステージＳＵＢ１と電気的に連結される。

第２サブステージＳＵＢ２は、トランジスターまたはダイオードのような能動素子を含むことができる。例えば、第２サブステージＳＵＢ２は、能動素子を利用して走査線をゲートオフ電圧で放電することができる。ゲートオフ電圧は、画素Ｐそれぞれに含まれたスイッチトランジスターのターンオフ電圧である。第１及び第２サブステージＳＵＢ１、ＳＵＢ２についての詳しい説明は、図４を結付して後述する。

一方、図３では説明の便宜のために走査駆動部１０が表示パネルＤＩＳの一側面の非表示領域ＮＤＡに形成されたものを中心に説明したが、これに限定されない。すなわち、走査駆動部１０は、表示パネルＤＩＳの両側面の非表示領域ＮＤＡに形成されることができる。この場合、走査駆動部１０の奇数ステージ（ＳＴ１、ＳＴ３、…、ＳＴｎ-１）が表示パネルＤＩＳの一側面の非表示領域ＮＤＡに形成され、偶数ステージ（ＳＴ２、ＳＴ４、…、ＳＴｎ）が表示パネルＤＩＳの他側面の非表示領域ＮＤＡに形成されることができる。この場合、第１サブステージＳＵＢ１及び第２サブステージＳＵＢ２は、例えば次のように配置可能である。奇数ステージ（ＳＴ１、ＳＴ３、…、ＳＴｎ-１）の第１サブステージＳＵＢ１は表示パネルＤＩＳの一側面の非表示領域ＮＤＡに形成され、偶数ステージ（ＳＴ２、ＳＴ４、…、ＳＴｎ）の第１サブステージＳＵＢ１は表示パネルＤＩＳの他側面の非表示領域ＮＤＡに形成される。また、奇数ステージ（ＳＴ１、ＳＴ３、…、ＳＴｎ-１）の第２サブステージＳＵＢ２及び偶数ステージ（ＳＴ２、ＳＴ４、…、ＳＴｎ）の第２サブステージＳＵＢ２は、共に表示パネルＤＩＳの表示領域ＤＡの第１領域Ａ１に形成される。このとき、偶数ステージ（ＳＴ２、ＳＴ４、…、ＳＴｎ）が表示パネルＤＩＳの他側面の非表示領域ＮＤＡに形成されており、一方で第２サブステージＳＵＢ２は表示領域ＤＡの第１領域Ａ１に形成されている。つまり、偶数ステージ（ＳＴ２、ＳＴ４、…、ＳＴｎ）と第２サブステージＳＵＢ２とは離隔して配置されている。よって、表示領域ＤＡの第１領域Ａ１に形成される第２サブステージＳＵＢ２は、表示パネルＤＩＳの他側面の非表示領域ＮＤＡの偶数ステージ（ＳＴ２、ＳＴ４、…、ＳＴｎ）から延びて第２領域Ａ２を通過する配線によって、偶数ステージ（ＳＴ２、ＳＴ４、…、ＳＴｎ）と接続され得る。

その他、第１サブステージＳＵＢ１及び第２サブステージＳＵＢ２は、例えば次のように配置可能である。奇数ステージ（ＳＴ１、ＳＴ３、…、ＳＴｎ-１）の第１サブステージＳＵＢ１は表示パネルＤＩＳの一側面の非表示領域ＮＤＡに形成され、偶数ステージ（ＳＴ２、ＳＴ４、…、ＳＴｎ）の第１サブステージＳＵＢ１は表示パネルＤＩＳの他側面の非表示領域ＮＤＡに形成される。また、奇数ステージ（ＳＴ１、ＳＴ３、…、ＳＴｎ-１）の第２サブステージＳＵＢ２は、表示パネルＤＩＳの表示領域ＤＡの左側領域に形成される。一方、偶数ステージ（ＳＴ２、ＳＴ４、…、ＳＴｎ）の第２サブステージＳＵＢ２は、表示領域ＤＡの右側領域に形成される。よって、各ステージ（ＳＴ１、ＳＴ２、…、ＳＴｎ）と第２サブステージＳＵＢ２とは近接して配置されている。この場合、第１領域Ａ１及び第２領域Ａ２は、第１ないし第ｎ走査線Ｇ１〜Ｇｎの配置順に沿って交互に配置される。つまり、表示パネルＤＩＳの表示領域ＤＡを左右に２領域に分けた場合の左側領域においては、第１ないし第ｎ走査線Ｇ１〜Ｇｎの配置順に沿って第１領域Ａ１、第２領域Ａ２、第１領域Ａ１、第２領域Ａ２というように第１領域Ａ１及び第２領域Ａ２が交互に配置される。また、表示パネルＤＩＳの表示領域ＤＡの右側領域においては、第１ないし第ｎ走査線Ｇ１〜Ｇｎの配置順に沿って第２領域Ａ２、第１領域Ａ１、第２領域Ａ２、第１領域Ａ１というように第２領域Ａ２及び第１領域Ａ１が交互に配置される。

データ駆動部２０は、少なくとも一つのソースドライブＩＣを含む。ソースドライブＩＣは、タイミング制御部３０から入力されるデジタル映像データを正極性／負極性ガンマ補償電圧に変換して正極性／負極性アナログデータ電圧を発生する。ソースドライブＩＣから出力される正極性／負極性アナログデータ電圧は、表示パネルＤＩＳのデータ線Ｄ１〜Ｄｍに供給される。

タイミング制御部３０は、ホストシステム（図示せず）からデジタル映像データ、タイミング信号の入力を受ける。デジタル映像データは、階調値を持つデジタルデータである。タイミング信号は、水平同期信号、垂直同期信号、データイネーブル信号、及びドットクロックなどを含むことができる。

タイミング制御部３０は、タイミング信号に基づき、走査駆動部１０の動作タイミングを制御するための走査駆動部制御信号、データ駆動部２０の動作タイミングを制御するためのデータ駆動部制御信号ＤＣＳを発生する。走査駆動部制御信号は、ゲートスタート信号、クロック信号などを含む。ゲートスタート信号は、第１ステージＳＴ１の走査信号出力を制御する信号である。

走査駆動部１０の第１ないし第ｎステージＳＴ１〜ＳＴｎは、ゲートスタート信号が入力されることによって順次に出力を発生する。タイミング制御部３０は、ゲートスタート信号線ＧＳＴＬを介してゲートスタート信号を出力し、クロック線ＣＬｓを介してクロック信号を走査駆動部１０に出力する。タイミング制御部３０は、デジタル映像データとデータ駆動部制御信号ＤＣＳをデータ駆動部２０に出力する。

図４は、図３の第ｊステージと第ｊ走査線に接続された第１領域の画素の一例を示す等価回路図である。図４には、第ｊ走査線Ｇｊに走査信号を出力する第ｊステージＳＴｊの第１サブステージＳＵＢ１と第２サブステージＳＵＢ２及び第ｊ走査線Ｇｊに接続された第１領域Ａ１の複数の画素Ｐ１が図示されている。第１領域Ａ１の複数の画素Ｐ１は、図４のように第１ないし第ｉデータ線Ｄ１〜Ｄｉに接続された画素でありえる。

以下の説明で、「前段ステージ」とは、基準となるステージの上部に位置することを意味する。例えば、第ｊステージＳＴｊを基準として、前段ステージは、第１ないし第ｊ-１ステージのうちいずれか一つを指す。さらに、「後段ステージ」とは、基準となるステージの下部に位置することを意味する。例えば、第ｊステージＳＴｊを基準として、後段ステージは、第ｊ+１ないし第ｎステージのうちいずれか一つを指す。

まず、第ｊステージＳＴｊの第１サブステージＳＵＢ１について詳しく説明する。第１サブステージＳＵＢ１には、クロック端子ＣＬＫ、第１ないし第３入力端子ＩＮ１、ＩＮ２、ＩＮ３、第１及び第２電圧入力端子Ｖｉｎ１、Ｖｉｎ２、及び伝達信号出力端子Ｃｏｕｔなどが形成される。

第１サブステージＳＵＢ１のクロック端子ＣＬＫは、複数のクロック線ＣＬｓのうちいずれか一つに接続される。例えば、第１サブステージＳＵＢ１のクロック端子ＣＬＫは、第１及び第２クロック線のうちいずれか一つに接続されることができる。この場合、第１サブステージＳＵＢ１のクロック端子ＣＬＫには、第１及び第２クロック信号Ｃ１、Ｃ２のうちいずれか一つが入力されることができる。第１及び第２クロック信号Ｃ１、Ｃ２それぞれは、ゲートオン電圧とゲートオフ電圧とで周期的にスイングする信号でありえる。また、第２クロック信号Ｃ２は、第１クロック信号Ｃ１と位相が反対となる信号でありえる。この時、第１クロック信号Ｃ１は、奇数ステージに入力されることができ、第２クロック信号Ｃ２は、偶数ステージに入力されることができる。

第１サブステージＳＵＢ１の第１入力端子ＩＮ１は、ゲートスタート信号線ＧＳＴＬまたは前段ステージの伝達信号出力端子Ｃｏｕｔに接続される。この場合、第１サブステージＳＵＢ１の第１入力端子ＩＮ１には、ゲートスタート信号または前段ステージの伝達信号が入力されることができる。例えば、第１ステージＳＴ１の第１サブステージＳＵＢ１の第１入力端子ＩＮ１には、スタート信号ＶＳＴが入力され、第２ないし第ｎ+１ステージＳＴ２〜ＳＴｎ+１の第１サブステージＳＵＢ１の第１入力端子ＩＮ１には、前段ステージの伝達信号が入力されることができる。この時、前段ステージの伝達信号は、第ｊ-１ステージＳＴｊ-１の伝達信号出力端子Ｃｏｕｔから出力された伝達信号でありえる。

第１サブステージＳＵＢ１の第２入力端子ＩＮ２は、後段ステージの伝達信号出力端子Ｃｏｕｔに接続される。この場合、第１サブステージＳＵＢ１の第２入力端子ＩＮ２には、後段ステージの伝達信号が入力されることができる。この時、後段ステージの伝達信号は、第ｊ+１ステージＳＴｊ+１の伝達信号出力端子Ｃｏｕｔから出力された伝達信号でありえる。

第１サブステージＳＵＢ１の第３入力端子ＩＮ３は、また別の後段ステージの伝達信号出力端子Ｃｏｕｔに接続される。この場合、第１サブステージＳＵＢ１の第３入力端子ＩＮ３にはまた別の後段ステージの伝達信号が入力されることができる。この時、後段ステージの伝達信号は、第ｊ+２ステージＳＴｊ+２の伝達信号出力端子Ｃｏｕｔから出力された伝達信号でありえる。

第１サブステージＳＵＢ１の第１電圧入力端子Ｖｉｎ１は、第１低電位電圧供給線に接続され、第２電圧入力端子Ｖｉｎ２は、第２低電位電圧供給線に接続される。この場合、第１サブステージＳＵＢ１の第１電圧入力端子Ｖｉｎ１には、第１低電位電圧ＶＳＳ１が入力され、第２電圧入力端子Ｖｉｎ２には、第２低電位電圧ＶＳＳ２が入力されることができる。第１低電位電圧ＶＳＳ１は、第２低電位電圧ＶＳＳ２と異なるレベルの電圧でありえる。第１及び第２低電位電圧ＶＳＳ１、ＶＳＳ２それぞれは、事前実験を通じて予め決定されることができる。

第１サブステージＳＵＢ１の伝達信号出力端子Ｃｏｕｔは、前段ステージの第２入力端子ＩＮ２、また別の前段ステージの第３入力端子ＩＮ３、及び後段ステージの第１入力端子ＩＮ１に接続される。例えば、第ｊステージＳＴｊの第１サブステージＳＵＢ１の伝達信号出力端子Ｃｏｕｔは、第ｊ-１ステージの第２入力端子ＩＮ２、第ｊ-２ステージの第３入力端子ＩＮ３、及び第ｊ+１ステージの第１入力端子ＩＮ１に接続されることができる。この場合、第ｊステージＳＴｊの第１サブステージＳＵＢ１の伝達信号出力端子Ｃｏｕｔから出力された伝達信号は、第ｊ-１ステージの第２入力端子ＩＮ２、第ｊ-２ステージの第３入力端子ＩＮ３、及び第ｊ+１ステージの第１入力端子ＩＮ１に入力されることができる。

第ｊステージＳＴｊの第１サブステージＳＵＢ１は、第１ノード充電部１１０、第２ノード制御部１２０、第１伝達信号出力部１３０、第１走査信号出力部１４０、第１ノード放電部１５０、第２ノード放電部１６０、第２伝達信号出力部１７０、及び第２走査信号出力部１８０を含む。

第１ノード充電部１１０は、第１ノードＮ１をゲートオン電圧で充電する。本発明の実施例において、第１ノードＮ１は、プルアップ制御ノードであることを中心に説明した。具体的には、第１ノード充電部１１０は、第１入力端子ＩＮ１に入力されるスタート信号または前段ステージの伝達信号に応答して第１ノードＮ１をゲートオン電圧で充電する。この時、前段ステージの伝達信号は、第ｊ-１ステージの伝達信号出力端子Ｃｏｕｔから出力された信号でありえる。

第１ノード充電部１１０は、第１トランジスターＴ１を含むことができる。第１トランジスターＴ１は、ゲートオン電圧を持つスタート信号または前段ステージの伝達信号によってターンオンされて、第１ノードＮ１をゲートオン電圧で充電することができる。第１トランジスターＴ１のゲート電極と第２電極とは第１入力端子ＩＮ１に接続されて、第１電極は第１ノードＮ１に接続されることができる。ここで、第１電極は、ソース電極またはドレイン電極、第２電極は第１電極と異なる電極でありえる。例えば、第１電極がソース電極である場合、第２電極はドレイン電極でありえる。

第２ノード制御部１２０は、第２ノードＮ２をクロック端子ＣＬＫを介して入力されるクロック信号で充放電する。本発明の実施例では、第２ノードＮ２はプルダウン制御ノードであることを中心に説明した。

第２ノード制御部１２０は、第２及び第３トランジスターＴ２、Ｔ３を含むことができる。第２トランジスターＴ２は、クロック端子ＣＬＫを介して入力されるクロック信号がゲートオン電圧である場合、ターンオンされて第３ノードＮ３をゲートオン電圧で充電する。第２トランジスターＴ２のゲート電極と第２電極とは、クロック端子ＣＬＫに接続されて、第１電極は第３ノードＮ３に接続される。

また、第３トランジスターＴ３は、第３ノードＮ３がゲートオン電圧である場合、ターンオンされて第２ノードＮ２をクロック端子ＣＬＫを介して入力されるクロック信号の電圧レベルに制御する。例えば、第３トランジスターＴ３がターンオンされる場合、クロック端子ＣＬＫを介して入力されるクロック信号がゲートオン電圧であれば、第３ノードＮ３にはゲートオン電圧が供給され、クロック端子ＣＬＫを介して入力されるクロック信号がゲートオフ電圧であれば、第３ノードＮ３にはゲートオフ電圧が供給されることができる。第３トランジスターＴ３のゲート電極は第３ノードＮ３に接続され、第１電極はクロック端子ＣＬＫに接続され、第２電極は第２ノードＮ２に接続される。

第１伝達信号出力部１３０は、第１ノードＮ１の電圧によってクロック端子ＣＬＫを介して入力されるクロック信号を伝達信号出力端子Ｃｏｕｔに出力する。第１伝達信号出力部１３０は、第４トランジスターＴ４を含むことができる。

第４トランジスターＴ４は、第１ノードＮ１がゲートオン電圧である場合、ターンオンされてクロック端子ＣＬＫを介して入力されるクロック信号を伝達信号出力端子Ｃｏｕｔに出力する。第４トランジスターＴ４のゲート電極は、第１ノードＮ１に接続され、第１電極は、伝達信号出力端子Ｃｏｕｔに接続され、第２電極はクロック端子ＣＬＫに接続される。

一方、第４ノードＮ４は、伝達信号出力端子Ｃｏｕｔに接続されるので、第１ノードＮ１がゲートオン電圧である場合、クロック端子ＣＬＫを介して入力されるクロック信号がゲートオン電圧であれば、第４ノードＮ４はゲートオン電圧で充電される。また、第１ノードＮ１がゲートオン電圧である場合、クロック端子ＣＬＫを介して入力されるクロック信号がゲートオフ電圧であれば、第４ノードＮ４はゲートオフ電圧で放電する。

第１走査信号出力部１４０は、第１ノードＮ１の電圧によってクロック端子ＣＬＫを介して入力されるクロック信号を第ｊ走査線Ｇｊに出力する。第１走査信号出力部１４０はプルアップトランジスターＴＵと第１キャパシターＣ１を含むことができる。

プルアップトランジスターＴＵは、第１ノードＮ１がゲートオン電圧である場合、ターンオンされてクロック端子ＣＬＫを介して入力されるクロック信号を第ｊ走査線Ｇｊに出力する。特に、プルアップトランジスターＴＵは、第１ノードＮ１が第１キャパシターＣ１によってブートストラッピング（Ｂｏｏｔｓｔｒａｐｉｎｇ）されて、ゲートオン電圧以上の電圧に上昇する場合、完全にターンされるように具現されることができる。プルアップトランジスターＴＵのゲート電極は、第１ノードＮ１に接続され、第１電極は第ｊ走査線Ｇｊに接続され、第２電極はクロック端子ＣＬＫに接続される。

第１キャパシターＣ１は、プルアップトランジスターＴＵのゲート電極と第１電極との間に接続される。第１キャパシターＣ１は、第ｊ走査線Ｇｊの電圧変化量を第１ノードＮ１に反映するブースティングキャパシターとして機能する。

第１ノード放電部１５０は、第１ノードＮ１を第２低電位電圧ＶＳＳ２で放電する。具体的に、第１ノード放電部１５０は、第２入力端子ＩＮ２に入力される後段ステージの伝達信号に応答して第１ノードＮ１を第２低電位電圧で放電する。また、第１ノード放電部１５０は、第３入力端子ＩＮ３に入力される後段ステージの伝達信号に応答して第１ノードＮ１を第２低電位電圧で放電する。また、第１ノード放電部１５０は、第２ノードＮ２の電圧によって第１ノードＮ１を第２低電位電圧で放電する。

第１ノード放電部１５０は、第５ないし第８トランジスターＴ５、Ｔ６、Ｔ７、Ｔ８を含むことができる。第５トランジスターＴ５は、第３入力端子ＩＮ３に入力される後段ステージの伝達信号がゲートオン電圧である場合、ターンオンされて第１ノードＮ１を第２低電位電圧ＶＳＳ２で放電する。第５トランジスターＴ５のゲート電極は、第３入力端子ＩＮ３に接続されて、第１電極は、第２電圧入力端子Ｖｉｎ２に接続され、第２電極は第１ノードＮ１に接続される。

第６トランジスターＴ６は、第２ノードＮ２がゲートオン電圧である場合、ターンオンされて第１ノードＮ１を第２低電位電圧ＶＳＳ２で放電する。第６トランジスターＴ６のゲート電極は、第２ノードＮ２に接続されて、第１電極は第２電圧入力端子Ｖｉｎ２に接続され、第２電極は第１ノードＮ１に接続される。

第７及び第８トランジスターＴ７、Ｔ８は、第２入力端子ＩＮ２に入力されるまた別の後段ステージの伝達信号がゲートオン電圧である場合、ターンオンされて第１ノードＮ１を第２低電位電圧ＶＳＳ２で放電する。第７トランジスターＴ７のゲート電極は、第２入力端子ＩＮ２に接続されて、第１電極は第８トランジスターＴ８のゲート電極及び第２電極に接続され、第２電極は、第１ノードＮ１に接続される。第８トランジスターＴ８のゲート電極及び第２電極は、第７トランジスターＴ７の第１電極に接続されて、第１電極は第２電圧入力端子Ｖｉｎ２に接続される。

第２ノード放電部１６０は、第２ノードＮ２を放電する。具体的に、第２ノード放電部１６０は、第１入力端子ＩＮ１に入力される前段ステージの伝達信号に応答して第２ノードＮ２を第２低電位電圧ＶＳＳ２で放電する。また、第２ノード放電部１６０は、第４ノードＮ４の電圧によって第２ノードＮ２を第１低電位電圧ＶＳＳ１で放電する。さらに、第２ノード放電部１６０は、第３ノードＮ３を第１低電位電圧ＶＳＳ１で放電する機能を遂行することもできる。

第２ノード放電部１６０は、第９ないし第１１トランジスターＴ９、Ｔ１０、Ｔ１１を含むことができる。第９トランジスターＴ９は、第１入力端子ＩＮ１に入力される前段ステージの伝達信号がゲートオン電圧である場合、ターンオンされて第２ノードＮ２を第２低電位電圧ＶＳＳ２で放電する。第９トランジスターＴ９のゲート電極は、第１入力端子ＩＮ１に接続されて、第１電極は、第２電圧入力端子Ｖｉｎ２に接続され、第２電極は第２ノードＮ２に接続される。

第１０トランジスターＴ１０は、第４ノードＮ４がゲートオン電圧である場合、ターンオンされて第３ノードＮ３を第１低電位電圧ＶＳＳ１で放電する。第１０トランジスターＴ１０のゲート電極は、第４ノードＮ４に接続されて、第１電極は、第１電圧入力端子Ｖｉｎ１に接続され、第２電極は第３ノードＮ３に接続される。

第１１トランジスターＴ１１は、第４ノードＮ４がゲートオン電圧である場合、ターンオンされて第２ノードＮ２を第１低電位電圧ＶＳＳ１で放電する。第１１トランジスターＴ１１のゲート電極は、第４ノードＮ４に接続されて、第１電極は、第１電圧入力端子Ｖｉｎ１に接続され、第２電極は第２ノードＮ２に接続される。

第２伝達信号出力部１７０は、伝達信号出力端子Ｃｏｕｔに接続された第４ノードＮ４を第２低電位電圧ＶＳＳ２で放電する。これにより、第ｊステージＳＴｊの伝達信号出力端子Ｃｏｕｔには第２低電位電圧ＶＳＳ２が出力される。

第２伝達信号出力部１７０は、第１２及び第１３トランジスターＴ１２、Ｔ１３を含むことができる。第１２トランジスターＴ１２は、第２入力端子ＩＮ２を介して入力される後段ステージの伝達信号がゲートオン電圧である場合、ターンオンされて伝達信号出力端子Ｃｏｕｔを第４ノードＮ４を第２低電位電圧ＶＳＳ２で放電する。第１２トランジスターＴ１２のゲート電極は、第２入力端子ＩＮ２に接続されて、第１電極は、第２電圧入力端子Ｖｉｎ２に接続され、第２電極は第４ノードＮ４に接続される。

第１３トランジスターＴ１３は、第２ノードＮ２がゲートオン電圧である場合、ターンオンされて第４ノードＮ４を第２低電位電圧ＶＳＳ２で放電する。第１３トランジスターＴ１３のゲート電極は、第２ノードＮ２に接続されて、第１電極は、第２電圧入力端子Ｖｉｎ２に接続され、第２電極は第４ノードＮ４に接続される。

第２走査信号出力部１８０は、第２ノードＮ２の電圧によって第ｊ走査線Ｇｊを第１低電位電圧ＶＳＳ１で放電する。第２走査信号出力部１８０は、プルダウントランジスターＴＤを含むことができる。

プルダウントランジスターＴＵは、第２ノードＮ２がゲートオン電圧である場合、ターンオンされて第ｊ走査線Ｇｊを第１低電位電圧ＶＳＳ１で放電する。プルダウントランジスターＴＤのゲート電極は、第２ノードＮ２に接続されて、第１電極は、第ｊ走査線Ｇｊに接続され、第２電極は第１電圧入力端子Ｖｉｎ１に接続される。

上記において、ゲートオン電圧は、第１サブステージＳＵＢ１のトランジスターのターンオン電圧を意味し、ゲートオフ電圧は、第１サブステージＳＵＢ１のトランジスターのターンオフ電圧を意味する。また、第１及び第２低電位電圧ＶＳＳ１、ＶＳＳ２は、ゲートオフ電圧でありえる。また、図４では第１サブステージＳＵＢ１のトランジスターがＮタイプＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に形成されたものを中心に説明したが、これに限定されず、ＰタイプＭＯＳＦＥＴに形成されることもできる。

一方、本発明の実施例による第ｊステージＳＴｊの第１サブステージＳＵＢ１は、図４に示された実施例に限定されないことに注意しなけなければならない。すなわち、本発明の実施例による第ｊステージＳＴｊの第１サブステージＳＵＢ１は、複数の入力端子、少なくとも一つのクロック端子、少なくとも一つの電圧入力端子から入力される信号と電圧を利用してプルアップ制御ノードに接続されたプルアップトランジスターとプルダウン制御ノードに接続されたプルダウントランジスターとを制御することで、第ｊ走査線Ｇｊに走査信号を供給することができる構成であれば、当業者によって置換することができることに注意しなけなければならない。

第２に、第ｊステージＳＴｊの第２サブステージＳＵＢ２について詳しく説明する。図４を参照すれば、第２サブステージＳＵＢ２は、能動素子として放電制御スイッチ素子ＤＣＴを含む。放電制御スイッチ素子ＤＣＴは、第２入力端子ＩＮ２を介して入力される後段ステージの伝達信号に応答して第ｊ走査線Ｇｊを第１低電位電圧ＶＳＳ１で放電する。放電制御スイッチ素子ＤＣＴのゲート電極は、第２入力端子ＩＮ２に接続されて、第１電極は、第ｊ走査線Ｇｊに接続され、第２電極は第１電圧入力端子Ｖｉｎ１に接続される。

本発明の実施例は、放電制御スイッチ素子ＤＣＴによって、第ｊ走査線Ｇｊの走査信号のポーリング（polling）が遅延することを防止することができる。仮に、放電制御スイッチ素子ＤＣＴが省略されると、第ｊ走査線Ｇｊの走査信号のポーリングが遅延されることがあるので、第ｊ走査線Ｇｊに接続された画素が第ｊ+１走査線Ｇｊ+１に接続された画素に供給されるべきデータ電圧によって影響を受けるという問題が発生しえる。

結局、第ｊ走査線Ｇｊに走査信号を安定に供給するために、放電制御スイッチ素子ＤＣＴの機能は重要であるため、第ｊステージＳＴｊで放電制御スイッチ素子ＤＣＴの面積は他のスイッチ素子に比べて広い。したがって、本発明の実施例は、第ｊステージＳＴｊにおいて相対的に面積の広い素子である放電制御スイッチ素子ＤＣＴを表示領域ＤＡの第１領域Ａ１に形成することで、非表示領域ＮＤＡに形成される走査駆動部１０の面積を減らすことができる。その結果、本発明の実施例は、表示パネルＤＩＳの非表示領域ＮＤＡを減らすことができるので、表示装置のベゼル領域を減らすことができる。

第三に、第ｊ走査線Ｇｊに接続された第１領域Ａ１の画素Ｐ１それぞれについて詳しく説明する。図４を参照すれば、第１領域Ａ１の画素Ｐ１それぞれは、第１スイッチ素子ＳＴ１、第１画素電極ＰＥ１、及び第１ストレージキャパシターＣ１などを含む。第１スイッチ素子ＳＴ１は、第ｊ走査線Ｇｊの走査信号に応答して第ｋ（ｋは１≦ｋ≦ｉを満足する自然数）データ線Ｄｋのデータ電圧を第１画素電極ＰＥ１と第１ストレージキャパシターＣ１の一側電極に供給する。第１スイッチ素子ＳＴ１のゲート電極は、第ｊ走査線Ｇｊに接続されて、第１電極は第１画素電極ＰＥ１と第１ストレージキャパシターＣ１との一側電極に接続され、第２電極は第ｋデータ線Ｄｋに接続される。

第１画素Ｐ１は、第１画素電極ＰＥ１のデータ電圧と共通電極ＣＥの共通電圧Ｖｃｏｍとの間の電界によって液晶層の液晶を駆動させ、光の透過量を調整することで画像を表示する。第１ストレージキャパシターＣ１は、所定の期間の間第１画素電極ＰＥ１に供給されたデータ電圧を維持する。

図４に示すように、本発明の実施例は、走査駆動部１０の能動素子を表示領域ＤＡの第１領域Ａ１に形成するため、非表示領域ＮＤＡに形成される走査駆動部１０の面積を減らすことができる。これにより、本発明の実施例は、表示パネルＤＩＳの非表示領域ＮＤＡを減らすことができるので、表示装置のベゼル領域を減らすことができる。

図５は、図３の第ｊ走査線に接続された第２領域の複数の画素の一例を示す等価回路図である。図５には、第ｊ走査線Ｇｊに接続された複数の第２領域Ａ２の画素Ｐ２が示されている。第２領域Ａ２の複数の画素Ｐ２は、図５のように第ｉ+１ないし第ｍデータ線Ｄｉ+１〜Ｄｍに接続された複数の画素でありえる。第２領域Ａ２の複数の画素Ｐ２それぞれは、複数のサブ画素を含む。例えば、第２領域Ａ２の複数の画素Ｐ２それぞれは、図５のように第１及び第２サブ画素ＰＳＵＢ１、ＰＳＵＢ２を含むことができる。

図５を参照すれば、第１サブ画素ＰＳＵＢ１は、第２スイッチ素子ＳＴ２、第２画素電極ＰＥ２、及び第２ストレージキャパシターＣ２などを含む。第２スイッチ素子ＳＴ２は、第ｊ走査線Ｇｊの走査信号に応答して第ｐ（ｐはｉ+１≦p≦ｍを満足する自然数）データ線Ｄｐのデータ電圧を第２画素電極ＰＥ２と第２ストレージキャパシターＣ２との一側電極に供給する。第２スイッチ素子ＳＴ２のゲート電極は、第ｊ走査線Ｇｊに接続されて、第１電極は、第２画素電極ＰＥ２と第２ストレージキャパシターＣ２との一側電極に接続され、第２電極は第ｐデータ線Ｄｐに接続される。

第１サブ画素ＰＳＵＢ１は、第２画素電極ＰＥ２のデータ電圧と共通電極ＣＥの共通電圧Ｖｃｏｍとの間の電界によって液晶層の液晶を駆動させ、光の透過量を調整することで画像を表示する。第２ストレージキャパシターＣ２は、所定の期間の間第２画素電極ＰＥ２に供給されたデータ電圧を維持する。

第２サブ画素ＰＳＵＢ２は、第３及び第４スイッチ素子ＳＴ３、ＳＴ４、第３画素電極ＰＥ３、及び第３ストレージキャパシターＣ３などを含む。第３スイッチ素子ＳＴ３は、第ｊ走査線Ｇｊの走査信号に応答して第ｐデータ線Ｄｐのデータ電圧を第３画素電極ＰＥ３と第３ストレージキャパシターＣ３との一側電極に供給する。第３スイッチ素子ＳＴ３のゲート電極は、第ｊ走査線Ｇｊに接続されて、第１電極は、第３画素電極ＰＥ３と第３ストレージキャパシターＣ３との一側電極に接続され、第２電極は第ｐデータ線Ｄｐに接続される。

第４スイッチ素子ＳＴ４は、第ｊ走査線Ｇｊの走査信号に応答して基準電圧線の基準電圧Ｖｒｅｆを第３画素電極ＰＥ３と第３ストレージキャパシターＣ３との一側電極に供給する。第４スイッチ素子ＳＴ４のゲート電極は、第ｊ走査線Ｇｊに接続されて、第１電極は基準電圧線に接続され、第２電極は第３画素電極ＰＥ３と第３ストレージキャパシターＣ３との一側電極に接続される。基準電圧Ｖｒｅｆは、ピークブラック階調電圧でありえるし、ピークブラック階調電圧よりも低い電圧でありえる。ピークブラック階調電圧は、ブラック階調電圧におけるピーク電圧であり、ピークブラック階調電圧が画素電極に供給される場合、その電圧が供給された画素がピークブラック階調（Ｐｅａｋ Ｂｌａｃｋ Ｇｒａｙｓｃａｌｅ）を表示するようになる電圧を意味する。

第３及び第４スイッチ素子ＳＴ３、ＳＴ４が同時にターンオンされることで、第３画素電極ＰＥ３と第３ストレージキャパシターＣ３との一側電極は、データ電圧と基準電圧との間のレベル電圧で充電される。第２サブ画素ＰＳＵＢ２は、第３画素電極ＰＥ３のデータ電圧と基準電圧との間のレベル電圧と、共通電極ＣＥの共通電圧Ｖｃｏｍとの間の電界によって液晶層の液晶を駆動させ、光の透過量を調整することで画像を表示する。第３ストレージキャパシターＣ３は、所定の期間の間第３画素電極ＰＥ３に供給されたデータ電圧を維持する。

結局、第１サブ画素ＰＳＵＢ１は、第ｐデータ線Ｄｐを介して供給されたデータ電圧によって表示しようとした階調を表示する反面、第２サブ画素ＰＳＵＢ２は、第ｐデータ線Ｄｐを介して供給されたデータ電圧によって表示しようとした階調よりも低い階調を表示するようになる。すなわち、本発明の実施例は、第２サブ画素ＰＳＵＢ２の第３画素電極ＰＥ３に元々表示しようとした階調よりも低い階調電圧で充電する。その結果、本発明の実施例は、表示パネルＤＩＳがＶＡモードのような垂直電界駆動方式によって駆動される場合、液晶層の液晶が傾く角度を緩く調整することで、側面の視認性を改善することができる。

また、本発明の実施例は、第２領域Ａ２の複数の画素Ｐ２が図５のように複数の画素電極を含むように形成する反面、第１領域Ａ１の複数の画素Ｐ１が図４のように一つの画素電極を含むように形成する。これは、第１領域Ａ１には複数の画素Ｐ１のみならず、走査駆動部１０の能動素子が一緒に形成されるため、第１領域Ａ１の複数の画素Ｐ１それぞれが形成されうる面積が細く（小さく）なる。そのため、第１領域Ａ１の複数の画素Ｐ１それぞれが第２領域Ａ２のように複数の画素電極を含む場合、１つの画素Ｐ１において各画素電極の面積が小さくなり、輝度が低くなり過ぎることがありえるからである。したがって、本発明の実施例は、画素電極の面積が小さくなる第１領域Ａ１の複数の画素Ｐ１では１つの画素電極のみを含むように構成して輝度を高め、画素電極の面積を第１領域Ａ１よりも大きくできる第２領域Ａ２の複数の画素Ｐ２では複数の画素電極を含むように形成する。これにより、第１領域Ａ１の画素の輝度と第２領域Ａ２の画素の輝度との間の差を最小化することができる。

図６は、図４の第１領域の画素の一例を示す平面図である。図７は、図６のＩＩ−ＩＩ’の断面図である。図８は、図６のＩＩＩ−ＩＩＩ’の断面図である。図６を参照すれば、第１領域Ａ１の複数の画素Ｐ１の間には走査駆動部１０の能動素子が形成される。図６では、第１領域Ａ１の画素Ｐ１とその下側に形成された走査駆動部１０の放電制御スイッチ素子ＤＣＴを示した。

図６ないし図８を参照すれば、第１領域Ａ１の画素Ｐ１は、第１スイッチ素子ＳＴ１、第１画素電極ＰＥ１などを含む。図６ないし図８では説明の便宜のために第１ストレージキャパシターＣ１は図示しなかった。

第１スイッチ素子ＳＴ１のゲート電極１０１は、第ｊ走査線Ｇｊから延びて、第１電極１０２は、第ｋデータ線Ｄｋから延びて、第２電極１０３は第１電極１０２から所定の間隔ほど離れて形成され、第１コンタクトホールＣＮＴ１を介して第１画素電極ＰＥ１に接続される。

走査駆動部１０の放電制御スイッチ素子ＤＣＴのゲート電極１１１は、第ｊ+１伝達信号線ＲＬｊ+１から延びて、第１電極１１２は、第２コンタクトホールＣＮＴ２を介して第ｊ走査線Ｇｊに接続され、第２電極１１３は、第１電極１１２から所定の間隔ほど離れて形成されて、第３コンタクトホールＣＮＴ３を介して低電位電圧線ＶＳＳＬ（具体的には、第１電圧入力端子Ｖｉｎ１に接続される第１低電位電圧供給線）に接続される。第ｊ+１伝達信号線ＲＬｊ+１は、第ｊ+１ステージの伝達信号出力部に接続された線に第ｊ+１ステージの伝達信号を伝送する。

第ｊ走査線Ｇｊ、第ｊ+１伝達信号線ＲＬｊ+１、低電位電圧線ＶＳＳＬ（具体的には、第１電圧入力端子Ｖｉｎ１に接続される第１低電位電圧供給線）、第１スイッチ素子ＳＴ１のゲート電極１０１、及び放電制御スイッチ素子ＤＣＴのゲート電極１１１は、ゲート金属パターンで形成される。ゲート絶縁膜ＧＩは、ゲート金属パターンを保護及び絶縁するためにゲート金属パターン上に形成される。但し、ゲート絶縁膜ＧＩには、放電制御スイッチ素子ＤＣＴの第１電極１１２と第ｊ走査線Ｇｊとを接続するために第２コンタクトホールＣＮＴ２が形成されて、放電制御スイッチ素子ＤＣＴの第２電極１１３と低電位電圧線ＶＳＳＬ（具体的には、第１電圧入力端子Ｖｉｎ１に接続される第１低電位電圧供給線）とを接続するために第３コンタクトホールＣＮＴ３が形成される。

ゲート絶縁膜ＧＩ上には、第ｋデータ線Ｄｋ、第１スイッチ素子ＳＴ１の第１及び第２電極１０２、１０３、放電制御スイッチ素子ＤＣＴの第１及び第２電極１１２、１１３がデータ金属パターンで形成される。保護膜ＰＡＳは、データ金属パターンを保護及び絶縁するためにデータ金属パターン上に形成される。但し、保護膜ＰＡＳには、第１スイッチ素子ＳＴ１の第２電極１０３と第１画素電極ＰＥ１とを接続するために第１コンタクトホールＣＮＴ１が形成される。保護膜ＰＡＳ上には、第１画素電極ＰＥ１が形成される。

図９は、図５の第２領域の画素の一例を示す平面図である。図９に示されたＩＶ−ＩＶ’の断面図とＶ−Ｖ’の断面図は、図７に示されたＩＩ−ＩＩ’の断面図と類似するので省略する。図９を参照すれば、第２領域Ａ２の画素Ｐ２は、複数のサブ画素を含む。図９では、第２領域Ａ２の画素Ｐ２が第１及び第２サブ画素ＰＳＵＢ１、PＳＵＢ２を含むことを中心に説明した。

図９を参照すれば、第２領域Ａ２の第１サブ画素ＰＳＵＢ１は、第２スイッチ素子ＳＴ２、第２画素電極ＰＥ２などを含み、第２サブ画素ＰＳＵＢ２は、第３スイッチ素子ＳＴ３、第４スイッチ素子ＳＴ４、第３画素電極ＰＥ３などを含む。図９では説明の便宜のために第２及び第３ストレージキャパシターＣ２、Ｃ３は、図示しなかった。

第２画素電極ＰＥ２は、第３画素電極ＰＥ３に比べて狭い面積で形成されうるが、これに限定されないことに注意しなければならない。第２画素電極ＰＥ２は、第３画素電極ＰＥ３と同一の面積または第３画素電極ＰＥ３よりも広い面積で形成されることができ、第２及び第３画素電極ＰＥ２、ＰＥ３の面積は、側面視認性と輝度を考慮して事前実験を通じて予め決定されうる。

第２スイッチ素子ＳＴ２のゲート電極２０１は、第ｊ走査線Ｇｊから延びて、第１電極２０２は第ｐデータ線Ｄｐから延びて、第２電極２０３は第１電極２０２から所定の間隔ほど離れて形成され、第４コンタクトホールＣＮＴ４を介して第２画素電極ＰＥ２に接続される。

第３スイッチ素子ＳＴ３のゲート電極２１１は、第ｊ走査線Ｇｊから延びて、第１電極２１２は第ｐデータ線Ｄｐから延びて、第２電極２１３は第１電極２１２から所定の間隔ほど離れて形成され、第４スイッチ素子ＳＴ４の第２電極２２３に接続されて第５コンタクトホールＣＮＴ５を介して第３画素電極ＰＥ３に接続される。

第４スイッチ素子ＳＴ４のゲート電極２２１は、第ｊ走査線Ｇｊから延びて、第１電極２２２は基準電圧線ＶＲＥＦＬから延びて、第２電極２２３は第１電極２２２から所定の間隔ほど離れて形成され、第３スイッチ素子ＳＴ３の第２電極２１３に接続されて第５コンタクトホールＣＮＴ５を介して第３画素電極ＰＥ３に接続される。

第ｊ走査線Ｇｊ、第２スイッチ素子ＳＴ２のゲート電極２０１、及び第３スイッチ素子ＳＴ３のゲート電極２１１、第４スイッチ素子ＳＴ４のゲート電極２２１は、ゲート金属パターンで形成される。ゲート絶縁膜ＧＩは、ゲート金属パターンを保護及び絶縁するためにゲート金属パターン上に形成される。ゲート絶縁膜ＧＩ上には、第ｐデータ線Ｄｐ、第２スイッチ素子ＳＴ２の第１及び第２電極２０２、２０３、第３スイッチ素子ＳＴ３の第１及び第２電極２１２、２１３、第４スイッチ素子ＳＴ４の第１及び第２電極２２２、２２３がデータ金属パターンで形成される。

保護膜ＰＡＳは、データ金属パターンを保護及び絶縁するためにデータ金属パターン上に形成される。但し、保護膜ＰＡＳには、第２スイッチ素子ＳＴ２の第２電極２０３と第２画素電極ＰＥ２とを接続するために第４コンタクトホールＣＮＴ４が形成され、第３及び第４スイッチ素子ＳＴ３、ＳＴ４の第２電極２１３、２２３と第３画素電極ＰＥ３とを接続するために第５コンタクトホールＣＮＴ５が形成される。保護膜ＰＡＳ上には、第２画素電極ＰＥ２と第３画素電極ＰＥ３とが形成される。

一方、図６及び図９のように、第１領域Ａ１の画素Ｐ１と放電制御スイッチ素子ＤＣＴとが形成される領域のｙ軸方向の幅と、第２領域Ａ２の画素Ｐ２が形成される領域のｙ軸方向の幅とは、「Ｗ」でありえる。この場合、第１領域Ａ１の画素Ｐ１の第１画素電極ＰＥ１のｙ軸方向の幅は、放電制御スイッチ素子ＤＣＴによって「Ｗ１」でありえ、第２領域Ａ２の画素Ｐ２の第２及び第３画素電極ＰＥ２、ＰＥ３が形成される領域のｙ軸方向の幅は「Ｗ２」でありえる。すなわち、第１領域Ａ１の画素Ｐ１の第１画素電極ＰＥ１の面積が第２領域Ａ２の画素Ｐ２の第２及び第３画素電極ＰＥ２、ＰＥ３の面積よりも狭いから、第１領域Ａ１の画素Ｐ１が複数の画素電極を含む場合、第１領域Ａ１の画素Ｐ１の輝度は、第２領域Ａ２の画素Ｐ２の輝度に比べて大きく低くなることがあり、これにより使用者が第１領域Ａ１と第２領域Ａ２で輝度偏差を感じることがありえる。つまり、第１領域Ａ１の画素Ｐ１の第１画素電極ＰＥ１の面積は、第２領域Ａ２の画素Ｐ２の第２及び第３画素電極ＰＥ２、ＰＥ３の合計面積より小さい。もし、第２領域Ａ２の画素Ｐ２と同様に、第１領域Ａ１の画素Ｐ１の第１画素電極ＰＥ１を分割して複数の画素電極から構成する場合、第１画素電極ＰＥ１の面積がさらに小さくなる。これにより、第１領域Ａ１の第１画素電極ＰＥ１の面積と、第２領域Ａ２の第２及び第３画素電極ＰＥ２、ＰＥ３の面積との違いにより、第１領域Ａ１と第２領域Ａ２で輝度偏差が生じ得る。したがって、本発明の実施例は、第１領域Ａ１に走査駆動部１０の能動素子が形成されることで減る第１領域Ａ１の画素Ｐ１の輝度減少を最小化するために、第１領域Ａ１の画素Ｐ１が第１画素電極ＰＥ１のみを含むように具現する。つまり、第１領域Ａ１の画素Ｐ１が第１画素電極ＰＥ１を１つの画素電極で構成することにより、分割された複数の画素電極で構成される場合よりも画素電極の面積を大きくする。

図１０は、図５の第２領域の画素のまた別の例を示す平面図である。図１０に示されたＩＶ−ＩＶ’の断面図とＶ−Ｖ’の断面図は、図７に図示されたＩＩ−ＩＩ’の断面図と類似するので、省略する。また、図１０に示された第２領域Ａ２の画素Ｐ２は、図９に示された第２領域Ａ２の画素Ｐ２と実質的に同一に形成されるので、これについての詳しい説明は省略する。

一方、第１領域Ａ１の画素Ｐ１が一つの画素電極を含むとしても、第２領域Ａ２の画素Ｐ２と輝度の差が発生しえる。すなわち、第２領域Ａ２の画素Ｐ２の輝度が第１領域Ａ１の画素Ｐ１の輝度よりも高いことがありえる。第１領域Ａ１の画素Ｐ１の輝度と第２領域Ａ２の画素Ｐ２の輝度との差を最小化するために、本発明の実施例では、図１０のように第２領域Ａ２の画素Ｐ２の第２及び第３画素電極ＰＥ２、ＰＥ３が形成される領域のｙ軸方向の幅を「Ｗ２」よりも小さい「Ｗ３」で形成することができる。特に、「Ｗ３」は、第１領域Ａ１の画素Ｐ１の輝度と第２領域Ａ２の画素Ｐ２の輝度との間の差を最小化することができるように、事前実験を通じて決められた幅でありえる。この場合、本発明の実施例では、図１０のように第２領域Ａ２の複数の画素Ｐ２の間に遮光部材によって遮られる所定の空間Ｓを含むことができる。

所定の空間Ｓには、図１０のようにいずれかの配線と能動素子を形成するための金属パターンが形成されない空間にあたる。結局、本発明の実施例では、第２領域Ａ２の画素Ｐ２の第２及び第３画素電極ＰＥ２、ＰＥ３が形成される領域の幅を調整することで、第１領域Ａ１の画素Ｐ１の輝度と第２領域Ａ２の画素Ｐ２の輝度との間の差を最小化することができる。

以上のように、本発明の実施例によれば、走査駆動部の一部を表示領域の第１領域に形成するので、非表示領域に形成される走査駆動部の面積を減らすことができる。その結果、表示パネルの非表示領域を減らすことができるので、表示装置のベゼル領域を減らすことができるという効果を奏する。

また、本発明の実施例にとれば、第２領域の画素それぞれが複数の画素電極を含むように形成して、複数の画素電極のうちいずれか一つの一画素電極をデータ電圧で充電し、また別の画素電極を前記データ電圧で表示しようとした階調よりも低い階調電圧で充電する。その結果、ＶＡモードのような垂直電界駆動方式で液晶層の液晶の傾く角度を緩く調整することができるので、側面視認性を改善することができるという効果を奏する。

また、本発明の実施例によれば、第１領域の画素それぞれが一つの画素電極を含むように形成する。その結果、第１領域の画素の輝度と第２領域の画素の輝度との間の差を最小化することができる。特に、本発明の実施例によれば、第２領域の画素の複数の画素電極が形成される領域の幅を調整することで、第１領域の画素の輝度と第２領域の画素の輝度との間の差をさらに減らすことができるという効果を奏する。

以上、説明したように、本発明の属する技術分野における通常の知識を有する者は、本発明がその技術的思想や必須的特徴を変更しなくとも他の具体的な形態で実施することができるということを理解できるだろう。よって、以上より記述した実施例等はすべての面から例示的なもので、限定的ではないものとして理解しなければならない。また、本発明の範囲は、上記詳細な説明よりは後述する特許請求の範囲によって示され、特許請求の範囲の意味及び範囲、そしてその均等概念から導出されるすべての変更または変形された形態が本発明の範囲に含まれるものと解釈されなければならない。

ＤＩＳ 表示パネル 、
ＤＡ 表示領域
ＮＤＡ 非表示領域
ＢＺ ベゼル領域
１０ 走査駆動部、
２０ データ駆動部、
３０ タイミング制御部

Claims (10)

1. 表示領域と非表示領域とに区分されて、前記表示領域には、データ線と走査線との交差領域にマトリックス形態に配列される画素が形成される表示パネルと、
   前記データ線にデータ電圧を出力するデータ駆動部と、
   前記走査線に走査信号を順次に出力する走査駆動部とを具備し、
   前記表示領域は、第１領域と第２領域とに区分され、
   前記走査駆動部の一部は前記非表示領域に形成され、残りの一部は前記第１領域に形成され、
   前記第１領域の画素それぞれは一つの画素電極を含み、
   前記第２領域の画素それぞれは複数の画素電極を含むことを特徴とする表示装置。
2. 前記走査駆動部は、従属的に接続されて前記走査信号を順次に出力する多数のステージを具備し、
   前記ステージそれぞれは、前記非表示領域に形成された第１サブステージと前記第１領域の画素との間に形成された第２サブステージを含むことを特徴とする請求項１に記載の表示装置。
3. 前記第２サブステージは、
   後段ステージの伝達信号に応答して前記走査線を前記ゲートオフ電圧で放電する放電制御スイッチ素子を含むことを特徴する請求項２に記載の表示装置。
4. 前記第１サブステージは、
   プルアップ制御ノードの電圧に応答してクロック端子に入力されるクロック信号を走査線に出力するプルアップスイッチ素子と、
   プルダウン制御ノードの電圧に応答して前記走査線をゲートオフ電圧で放電するプルダウンスイッチ素子と、
   前記プルアップ制御ノードと前記プルダウン制御ノードの電圧を制御するノード制御回路と、
   を含むことを特徴とする請求項３に記載の表示装置。
5. 第ｊ（ｊは自然数）走査線に接続された前記第１領域の画素は、
   第１画素電極と、
   前記第ｊ走査線の走査信号に応答して第ｋ（ｋは自然数）データ線のデータ電圧を前記第１画素電極に供給する第１スイッチ素子と、
   を含むことを特徴とする請求項１に記載の表示装置。
6. 前記第ｊ走査線に接続された第２領域の画素は、
   第１サブ画素と第２サブ画素と、
   を含むことを特徴とする請求項５に記載の表示装置。
7. 前記第１サブ画素は、
   第２画素電極と、
   前記第ｊ走査線の走査信号に応答して第ｐ（ｐはｋより大きい自然数）データ線のデータ電圧を前記第２画素電極に供給する第２スイッチ素子と、
   を含むことを特徴とする請求項５に記載の表示装置。
8. 前記第２サブ画素は、
   第３画素電極と、
   前記第ｊ走査線の走査信号に応答して前記第ｐデータ線のデータ電圧を前記第３画素電極に供給する第３スイッチ素子と、
   前記第ｊ走査線の走査信号に応答して基準電圧線の基準電圧を前記第３画素電極に供給する第４スイッチ素子と、
   を含むことを特徴とする請求項６に記載の表示装置。
9. 前記第２領域の画素の間には、遮光部材によって遮られる所定の空間が形成されていることを特徴とする請求項１に記載の表示装置。
10. 前記所定の空間は、いずれかの配線と能動素子を形成するための金属パターンが形成されない空間であることを特徴とする請求項９に記載の表示装置。
    

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