KR20220096934A - 표시장치 - Google Patents

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Abstract

본 발명의 목적은, 게이트 라인들의 일측 및 타측으로 순차적으로 게이트 펄스를 출력할 수 있는, 표시장치를 제공하는 것이며, 이를 위해, 본 발명에 따른 표시장치는, 표시영역의 외곽에 네 개의 비표시영역들이 구비되어 있는 표시패널, 상기 비표시영역 중 제1 비표시영역에 구비되는 게이트 드라이버, 상기 제1 비표시영역에 구비되는 데이터 드라이버 및 상기 게이트 드라이버와 상기 데이터 드라이버를 제어하는 제어부를 포함하고, 상기 게이트 드라이버로부터 연장된 연결라인들과 연결되어 있는 게이트 라인들은, 상기 연결라인들이 구비된 제1 방향과 다른 제2 방향에 구비되고, 상기 게이트 드라이버로부터 상기 연결라인들을 통해 상기 게이트 라인들로 공급되는 게이트 펄스들은 상기 게이트 라인들의 제1측 및 제2측으로부터 번갈아 가며 출력되며, 상기 제1측 및 상기 제2측은 상기 게이트 라인들의 중심부분을 경계로 구분된다.

Description

표시장치{DISPLAY APPARATUS}
본 발명은 표시장치에 관한 것이다.
표시장치들에는 액정표시장치 및 발광표시장치가 포함될 수 있으며, 표시장치는 표시패널을 포함한다.
표시패널에 구비된 게이트 라인들로는 게이트 펄스가 순차적으로 출력된다.
특히, 게이트 펄스는 게이트 라인들의 일측으로부터 순차적으로 출력된다.
이 경우, 게이트 라인들의 일측과 타측에서 휘도 차이가 발생될 수 있다.
상술한 문제점을 해결하기 위해 제안된 본 발명의 목적은, 게이트 라인들의 일측 및 타측으로 순차적으로 게이트 펄스를 출력할 수 있는, 표시장치를 제공하는 것이다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시장치는, 표시영역의 외곽에 네 개의 비표시영역들이 구비되어 있는 표시패널, 상기 비표시영역 중 제1 비표시영역에 구비되는 게이트 드라이버, 상기 제1 비표시영역에 구비되는 데이터 드라이버 및 상기 게이트 드라이버와 상기 데이터 드라이버를 제어하는 제어부를 포함하고, 상기 게이트 드라이버로부터 연장된 연결라인들과 연결되어 있는 게이트 라인들은, 상기 연결라인들이 구비된 제1 방향과 다른 제2 방향에 구비되고, 상기 게이트 드라이버로부터 상기 연결라인들을 통해 상기 게이트 라인들로 공급되는 게이트 펄스들은 상기 게이트 라인들의 제1측 및 제2측으로부터 번갈아 가며 출력되며, 상기 제1측 및 상기 제2측은 상기 게이트 라인들의 중심부분을 경계로 구분된다.
본 발명에 의하면, 게이트 라인들의 일측 및 타측으로부터 게이트 펄스가 순차적으로 출력될 수 있으며, 이에 따라, 게이트 라인들의 일측 및 타측에서의 휘도 차이가 발생되지 않는다.
즉, 본 발명에 의하면, 표시패널의 일측 및 타측에서 휘도 차이가 발생되지 않으며, 이에 따라, 표시장치의 품질이 향상될 수 있다.
도 1은 본 발명에 따른 발광표시장치의 구성을 나타낸 예시도.
도 2a 및 도 2b는 본 발명에 따른 발광표시장치에 적용되는 픽셀들의 구조를 나타낸 예시도들.
도 3은 본 발명에 따른 발광표시장치에 적용되는 제어부의 구조를 나타낸 예시도.
도 4는 본 발명에 따른 표시장치에 적용되는 게이트 드라이버의 내부 구성을 나타낸 예시도.
도 5는 본 발명에 따른 표시장치에 적용되는 다양한 신호들의 파형도들.
도 6은 본 발명에 따른 표시장치에 적용되는 연결라인들과 게이트 라인들의 연결 관계를 나타낸 예시도.
도 7은 본 발명에 따른 표시장치에 적용되는 연결라인들과 게이트 라인들의 연결 관계를 나타낸 또 다른 예시도.
도 8은 본 발명에 따른 표시장치에 적용되는 연결라인들과 게이트 라인들의 연결 관계를 나타낸 또 다른 예시도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
‘적어도 하나’의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ‘제1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나’의 의미는 제1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 발명에 따른 발광표시장치의 구성을 나타낸 예시도이고, 도 2a 및 도 2b는 본 발명에 따른 발광표시장치에 적용되는 픽셀들의 구조를 나타낸 예시도들이며, 도 3은 본 발명에 따른 발광표시장치에 적용되는 제어부의 구조를 나타낸 예시도이다.
본 발명에 따른 발광표시장치는 각종 전자장치를 구성할 수 있다. 전자장치는, 예를 들어, 스마트폰, 테블릿PC, 텔레비전 및 모니터 등이 될 수 있다.
본 발명에 따른 발광표시장치는, 도 1에 도시된 바와 같이, 표시영역(102)의 외곽에 네 개의 비표시영역들(103a, 103b, 103c, 103d)이 구비되어 있는 표시패널(100), 표시영역(102)에 제1 방향(예를 들어, 표시패널의 세로 방향)으로 형성되어 있는 데이터 라인들(DL1 to DLd)을 구동하기 위해 비표시영역 중 제1비표시영역(103a)에 구비되어 있는 데이터 드라이버(300), 표시영역에 제1방향과 다른 제2방향(예를 들어, 표시패널의 가로 방향)으로 형성되어 있는 게이트 라인들(GL1 to GLg)을 구동하기 위해 비표시영역(102) 중 제1 비표시영역(103a)에 구비되어 있는 게이트 드라이버(200) 및 데이터 드라이버(300)와 게이트 드라이버(200)를 제어하기 위한 제어부(400)를 포함한다. 여기서, g 및 d는 자연수이며, 특히, g 및 d는 짝수이다.
우선, 표시패널(100)은 표시영역(102) 및 표시영역을 감싸고 있는 비표시영역(103)을 포함한다.
표시영역(102)에는 게이트 라인들(GL1 to GLg), 데이터 라인들(DL1 to DLd) 및 연결라인(CL)들이 구비된다.
비표시영역(103)에는 게이트 드라이버(200), 데이터 드라이버(300) 및 제어부(400)가 구비될 수 있다. 비표시영역은 제1 비표시영역(103a), 제2 비표시영역(103b), 제3 비표시영역(103c) 및 제4 비표시영역(103d)을 포함한다.
제1 비표시영역(103a)은 표시영역(102)을 사이에 두고 제2 비표시영역(103b)과 마주보고 있으며, 제3 비표시영역(103c)은 표시영역(102)을 사이에 두고 제4 비표시영역(103d)과 마주보고 있다. 제1 비표시영역(103a)의 양쪽 끝단에는 제3 비표시영역(103c) 및 제4 비표시영역(103d)의 일측 끝단들이 연결되며, 제2 비표시영역(103b)의 양쪽 끝단에는 제3 비표시영역(103c) 및 제4 비표시영역(103d)의 타측 끝단들이 연결된다.
게이트 드라이버(200)로부터 연장된 연결라인(CL)들과 연결되어 있는 게이트 라인들(GL1 to GLg)은, 연결라인(CL)들이 구비된 제1 방향과 다른 제2 방향에 구비된다.
여기서, 제1 방향은 상기에서 설명된 바와 같이, 표시패널의 세로 방향이 될 수 있으며, 이 경우 데이터 라인들(DL1 to DLd) 및 연결라인(CL)들은 제1 방향을 따라 표시패널(100)에 구비된다. 제2 방향은 표시패널의 가로 방향이 될 수 있으며, 게이트 라인들(GL1 to GLg)은 제2 방향을 따라 표시패널(100)에 구비된다.
표시패널(100)은 도 2a에 도시된 바와 같은 픽셀들로 구성된 발광표시패널일 수도 있으며, 도 2b에 도시된 바와 같은 픽셀들로 구성된 액정표시패널일 수도 있다.
표시패널(100)이 도 2a에 도시된 바와 같은 픽셀(101)들을 포함하는 발광표시패널인 경우, 표시패널(100)에 구비되는 픽셀(101)은 발광소자(ED), 스위칭 트랜지스터(Tsw1), 스토리지 캐패시터(Cst), 구동 트랜지스터(Tdr) 및 센싱 트랜지스터(Tsw2)를 포함할 수 있다. 즉, 픽셀(101)은 픽셀구동부(PDU) 및 발광부를 포함하고, 픽셀구동부(PDU)는 스위칭 트랜지스터(Tsw1), 스토리지 커패시터(Cst), 구동 트랜지스터(Tdr) 및 센싱 트랜지스터(Tsw2)를 포함할 수 있다. 그리고, 발광부는 발광소자(ED)를 포함할 수 있다.
픽셀구동부(PDU)를 구성하는 스위칭 트랜지스터(Tsw1)는 게이트 라인(GL)으로 공급되는 게이트 신호(GS)에 의해 턴온 또는 턴오프될 수 있다. 그리고, 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)은 스위칭 트랜지스터(Tsw1)가 턴온될 때 구동 트랜지스터(Tdr)로 공급된다. 제1 전압(EVDD)은 제1 전압공급라인(PLA)을 통해 구동 트랜지스터(Tdr) 및 발광소자(ED)로 공급될 수 있다. 제2 전압(EVSS)은 제2 전압공급라인(PLB)을 통해 발광소자(ED)로 공급된다. 센싱 트랜지스터(Tsw2)는 센싱제어라인(SCL)을 통해 공급되는 센신제어신호(SS)에 의해 턴온 또는 턴오프될 수 있다. 센싱라인(SL)은 센싱 트랜지스터(Tsw2)에 연결될 수 있다. 기준전압(Vref)은 센싱라인(SL)을 통해 픽셀(110)로 공급될 수 있다. 구동 트랜지스터(Tdr)의 특성변화와 관련된 센싱신호는 센싱 트랜지스터(Tsw2)를 통해 센싱라인(SL)으로 전송될 수 있다.
표시패널(100)이 도 2b에 도시된 바와 같은 픽셀(101)들을 포함하는 액정표시패널인 경우, 표시패널(100)에 구비되는 픽셀(110)은 스위칭 트랜지스터(Tsw1), 공통전극 및 액정을 포함할 수 있다. 예를 들어, 픽셀(101)은 픽셀구동부(PDU) 및 발광부를 포함할 수 있다. 픽셀구동부(PDU)는 스위칭 트랜지스터(Tsw1) 및 공통전압(Vcom)이 공급되는 공통전극을 포함할 수 있다. 발광부는 액정을 포함할 수 있다. 도 2b에서 도면부호 Clc는, 스위칭 트랜지스터(Tsw1)와 연결된 픽셀전극에 공급되는 픽셀전압과 공통전극에 공급되는 공통전압(Vcom)의해, 액정에 형성되는 스토리지 캐패시턴스를 의미한다.
표시패널(100)이 액정표시패널인 경우, 표시장치는 액정표시패널로 광을 출력하는 백라이트를 더 포함할 수 있다.
본 발명에 적용되는 표시패널(100)은 도 2a 및 도 2b에 도시된 바와 같은 구조로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 발명에 적용되는 표시패널(100)은 도 2a 및 도 2b에 도시된 구조 이외에도 다양한 형태로 변경될 수 있다.
다음, 데이터 드라이버(300)는 데이터 전압(Vdata)들을 데이터 라인들(DL1 to DLd)로 공급한다.
데이터 드라이버(300)는 표시패널(100)의 제1 비표시영역(102a)에 부착되는 필름(500)에 구비될 수 있으며, 표시패널(100)에 장착될 수도 있다.
다음, 게이트 드라이버(200)는 게이트 라인들(GL1 to GLg)로 게이트 신호(GS)들을 공급한다.
게이트 드라이버(200)는 집적회로(Integrated Circuit)로 구성된 후 제1 비표시영역(103a)에 구비될 수도 있고, 필름(500)에 구비될 수도 있으며, 제1 비표시영역(103a)에 게이트 인 패널(GIP: Gate In Panel) 방식을 이용하여 직접 내장될 수도 있다.
데이터 드라이버(300)가 필름(500)에 구비되는 경우, 게이트 드라이버(200) 역시 필름(500)에 구비될 수 있다. 또한, 데이터 드라이버(300)가 제1 비표시영역(103a)에 구비되는 경우, 게이트 드라이버(200)는 게이트 인 패널(GIP) 방식으로 제1 비표시영역(103a)에 직접 내장될 수도 있으며, 집적회로(IC)로 구성되어 제1 비표시영역(103a)에 구비될 수도 있다.
게이트 드라이버(200)에서 생성된 게이트 펄스가 픽셀(101)에 구비된 스위칭 트랜지스터(Tsw1)의 게이트로 공급될 때, 스위칭 트랜지스터(Tsw1)는 턴온된다. 게이트 오프 신호가 스위칭 트랜지스터(Tsw1)로 공급될 때, 스위칭 트랜지스터(Tsw1)는 턴오프된다. 게이트 라인(GL)으로 공급되는 게이트 신호(GS)는 게이트 펄스 및 게이트 오프 신호를 포함한다.
게이트 드라이버(200)로부터 연결라인(CL)들을 통해 게이트 라인들(GL1 to GLg)로 공급되는 게이트 펄스(GP)들은 게이트 라인들(GL1 to GLg)의 제1측 및 제2측으로부터 번갈아 가며 출력된다.
여기서, 제1측 및 제2측은 게이트 라인들의 중심부분(C)을 경계로 구분된다.
예를 들어, 도 1에서, 게이트 라인들의 중심부분(C)을 경계로 좌측이 제1측(A)이 될 수 있으며, 우측이 제2측(B)이 될 수 있다.
이 경우, 제1측(A)에 구비된 연결라인(CL)과 연결된 제k 게이트 라인의 제1측(A)에서 제k 게이트 펄스가 출력되면, 제k+1 게이트 펄스는, 제2측(B)에 구비된 제k+1 연결라인(CL)과 연결된 제k+1 게이트 라인의 제2측(B)에서 출력된다. 여기서, k는 g보다 작은 자연수 이다.
그러나, 게이트 라인들(GL1 to GLg)의 중심부분(C)에서 연속적으로 출력되는 두 개의 게이트 펄스(GP)들은 제1측(A)에서 출력되거나 또는 제2측(B)에서 출력될 수 있다.
게이트 드라이버(200)의 구체적인 구성 및 기능은, 이하에서, 도 4 내지 도 8을 참조하여 상세히 설명된다.
다음, 제어부(400)는, 도 3에 도시된 바와 같이, 외부 시스템으로부터 전송되어온 타이밍 동기신호(TSS)를 이용하여, 외부 시스템으로부터 전송되어온 입력 영상데이터들(Ri, Gi, Bi)을 재정렬하여 재정렬된 영상데이터(Data)들을 데이터 드라이버(300)로 공급하기 위한 데이터 정렬부(430), 타이밍 동기신호(TSS)를 이용하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성하기 위한 제어신호 생성부(420), 타이밍 동기신호(TSS)와 외부 시스템으로부터 전송된 입력 영상데이터들(Ri, Gi, Bi)을 수신하여 데이터 정렬부(430)와 제어신호 생성부(420)로 전송하기 위한 입력부(410), 및 데이터 정렬부(430)에서 생성된 영상데이터(Data)들과 제어신호 생성부(420)에서 생성된 제어신호들(DCS, GCS)을 데이터 드라이버(300) 또는 게이트 드라이버(200)로 출력하기 위한 출력부(440)를 포함할 수 있다.
제어부(400)에서 발생되는 게이트 제어신호(GCS)들에는 게이트 스타트 펄스, 게이트 쉬프트 클럭 및 게이트 출력 인에이블 신호(GOE) 등이 포함된다.
마지막으로, 외부 시스템은 제어부(400) 및 전자장치를 구동하는 기능을 수행한다. 즉, 전자장치가 스마트폰, 테블릿PC, 텔레비전 및 모니터 등인 경우, 외부 시스템은 무선 통신망 또는 유선 통신망을 통해 각종 음성정보, 영상정보 및 문자정보 등을 수신할 수 있으며, 수신된 영상정보를 제어부(400)로 전송할 수 있다. 영상정보는 입력 영상데이터들(Ri, Gi, Bi)이 될 수 있다.
도 4는 본 발명에 따른 표시장치에 적용되는 게이트 드라이버의 내부 구성을 나타낸 예시도이며, 도 5는 본 발명에 따른 표시장치에 적용되는 다양한 신호들의 파형도들이다.
본 발명에 적용되는 게이트 드라이버(200)는, 적어도 하나의 게이트 드라이버 IC를 포함한다. 이하에서는, 도 1 내지 도 5를 참조하여, 하나의 게이트 드라이버 IC를 포함하는 발광표시장치가 본 발명의 일예로서 설명된다. 게이트 드라이버(200)가 하나의 게이트 드라이버 IC(GIC)를 포함할 때, 게이트 드라이버(200)는 게이트 드라이버 IC(GIC)가 될 수 있다.
게이트 드라이버(200), 즉, 게이트 드라이버 IC(GIC)는, 도 4에 도시된 바와 같이, 게이트 드라이버(200)의 제1측 방향으로부터 제2측 방향으로 구동되는 홀수 플립플롭(211)들을 포함하는 홀수 쉬프트 레지스터(210), 게이트 드라이버(200)의 제2측 방향으로부터 제1측 방향으로 구동되는 짝수 플립플롭(221)들을 포함하는 짝수 쉬프트 레지스터(220), 홀수 쉬프트 레지스터(210) 및 짝수 쉬프트 레지스터(220)로부터 순차적으로 전송된 홀수 쉬프트 클럭들 및 짝수 쉬프트 클럭들을 증폭시켜 순차적으로 출력하는 레벨 쉬프터부(230) 및 레벨 쉬프터부(230)에 의해 증폭된 게이트 펄스(GP)들을 게이트 라인들(GL1 to GLg)로 순차적으로 출력하는 버퍼부(240)를 포함한다.
이 경우, 제1측(A)은, 상기에서 설명된 바와 같이, 게이트 라인들의 중심부분(C)을 경계로 좌측이 될 수 있으며, 제2측(B)은 게이트 라인들의 중심부분(C)을 경계로 우측이 될 수 있다. 게이트 드라이버(200)가 게이트 라인들의 중심부분(C)에 정렬되어 있다면, 게이트 드라이버(200)의 좌측은 제1측(A)이 될 수 있으며, 우측은 제2측(B)이 될 수 있다.
여기서, 제1측 방향으로부터 제2측 방향은, 예를 들어, 도 4에서 X1으로 도시된 화살표 방향을 의미할 수 있으며, 제2측 방향으로부터 제1측 방향은, 예를 들어, 도 4에서 X2로 도시된 화살표 방향을 의미할 수 있다.
따라서, 이하의 설명에서, 제1측 방향으로부터 제2측 방향은, 표시패널(100) 또는 게이트 드라이버(200) 또는 게이트 드라이버 IC(GIC)의 좌측으로부터 우측을 향하는 방향을 의미하며, 제2측 방향으로부터 제1측 방향은 표시패널(100) 또는 게이트 드라이버(200) 또는 게이트 드라이버 IC(GIC)의 우측으로부터 좌측을 향하는 방향을 의미한다.
우선, 홀수 쉬프트 레지스터(210)는 홀수 플립플롭(211)들을 포함한다. 홀수 플립플롭(211)들은 제1측 방향으로부터 제2측 방향(X1 방향)으로 순차적으로 구동되어 홀수 쉬프트 클럭(OSC)들을 순차적으로 출력한다.
짝수 쉬프트 레지스터(220)는 짝수 플립플롭(221)들을 포함한다. 짝수 플립플롭(221)들은 제2측 방향으로부터 제1측 방향(X2 방향)으로 순차적으로 구동되어 짝수 쉬프트 클럭(ESC)들을 순차적으로 출력한다.
예를 들어, 홀수 쉬프트 레지스터(210)는 도 5에 도시된 바와 같은 홀수 게이트 스타트 펄스(GSP1)가 공급되면 구동된다. 홀수 게이트 스타트 펄스(GSP1)는 홀수 스타트 제어신호이다. 홀수 게이트 스타트 펄스(GSP1)는 제어부(400)에서 생성된 게이트 제어신호(GCS)들 중 하나가 될 수 있다. 즉, 제어부(400)는 타이밍 동기신호(TSS)를 이용하여 홀수 게이트 스타트 펄스(GSP1)를 생성할 수 있다. 그러나, 홀수 게이트 스타트 펄스(GSP1)는 제어부(400)에서 생성된 게이트 쉬프트 클럭(GSC) 등을 이용하여 게이트 드라이버(200)에서 직접 생성될 수도 있다.
짝수 쉬프트 레지스터(220)는 도 5에 도시된 바와 같은 짝수 게이트 스타트 펄스(GSP2)가 공급되면 구동된다. 짝수 게이트 스타트 펄스(GSP2)는 짝수 스타트 제어신호이다. 짝수 게이트 스타트 펄스(GSP2)는 제어부(400)에서 생성된 게이트 제어신호(GCS)들 중 하나가 될 수 있다. 즉, 제어부(400)는 타이밍 동기신호(TSS)를 이용하여 짝수 게이트 스타트 펄스(GSP2)를 생성할 수 있다. 그러나, 짝수 게이트 스타트 펄스(GSP2)는 제어부(400)에서 생성된 게이트 쉬프트 클럭(GSC) 등을 이용하여 게이트 드라이버(200)에서 직접 생성될 수 있다.
홀수 게이트 스타트 펄스(GSP1)의 하이레벨이 출력되는 기간을 2수평기간이라 할 때, 짝수 게이트 스타트 펄스(GSP2)의 하이레벨이 출력되는 기간 역시 2수평기간이된다. 하이레벨을 갖는 홀수 게이트 스타트 펄스(GSP1)가 홀수 쉬프트 레지스터(220)에 공급된 후, 하이레벨을 갖는 짝수 게이트 스타트 펄스(GSP2)가 짝수 쉬프트 레지스터(220)에 공급된다.
홀수 쉬프트 레지스터(210)는 홀수 게이트 쉬프트 클럭(GSC1)을 이용하여 홀수 쉬프트 클럭(OSC)들을 생성한다. 홀수 게이트 쉬프트 클럭(GSC1)을 구성하는 하이레벨의 폭은 2수평기간(2H)이 될 수 있다.
예를 들어, 홀수 쉬프트 레지스터(210)를 구성하는 홀수 플립플롭(211)들은 홀수 게이트 쉬프트 클럭(GSC1)의 하이레벨에 대응되는 신호를 순차적으로 출력할 수 있다. 홀수 플립플롭(211)들 각각에서 출력되는 신호는 홀수 쉬프트 클럭(OSC)이라 한다.
짝수 쉬프트 레지스터(220)는 짝수 게이트 쉬프트 클럭(GSC2)을 이용하여 짝수 쉬프트 클럭(ESC)들을 생성한다. 짝수 게이트 쉬프트 클럭(GSC1)을 구성하는 하이레벨의 폭은 2수평기간(2H)이 될 수 있다.
예를 들어, 짝수 쉬프트 레지스터(220)를 구성하는 짝수 플립플롭(221)들은 짝수 게이트 쉬프트 클럭(GSC2)의 하이레벨에 대응되는 신호를 순차적으로 출력할 수 있다. 짝수 플립플롭(221)들 각각에서 출력되는 신호는 짝수 쉬프트 클럭(ESC)이라 한다.
부연하여 설명하면, 홀수 쉬프트 레지스터(210)를 구성하는 홀수 플립플롭(211)들 중 제1측의 끝단에 구비된 홀수 플립플롭이, 제1측으로부터 공급된 홀수 게이트 스타트 펄스(GSP1)에 의해 구동되면, 제1측으로부터 제2측으로 구비된 홀수 플립플롭(211)들이 순차적으로 구동되어, 홀수 쉬프트 클럭(OSC)들을 순차적으로 출력한다.
또한, 짝수 쉬프트 레지스터(220)를 구성하는 짝수 플립플롭(221)들 중 제2측의 끝단에 구비된 짝수 플립플롭이, 제2측으로부터 공급된 짝수 게이트 스타트 펄스(SGP2)에 의해 구동되면, 제2측으로부터 제1측으로 구비된 짝수 플립플롭(221)들이 순차적으로 구동되어, 짝수 쉬프트 클럭(ESC)들을 순차적으로 출력한다.
이 경우, 홀수 플립플롭(211)들 및 짝수 플립플롭(221)들은 번갈아 가며 구동된다. 따라서, 홀수 쉬프트 클럭(OSC)들과 짝수 쉬프트 클럭(ESC)들은 번갈아 가며 출력된다.
다음, 레벨 쉬프터부(230)는 홀수 쉬프트 레지스터(211) 및 짝수 쉬프트 레지스터(221)로부터 순차적으로 전송된 홀수 쉬프트 클럭(OSC)들 및 짝수 쉬프트 클럭(ESC)들을 증폭시켜 순차적으로 출력한다.
이를 위해, 레벨 쉬프터부(230)는 홀수 플립플롭(211)들 및 짝수 플립플롭(221)들과 연결된 레벨 쉬프터를 포함한다.
홀수 플립플롭(211)들은 레벨 쉬프터들 중 홀수 레벨 쉬프터(231)들에 연결되며, 짝수 플립플롭(221)들은 레벨 쉬프터들 중 짝수 레벨 쉬프터(232)들에 연결된다.
마지막으로, 버퍼부(240)는 레벨 쉬프터부(230)로부터 순차적으로 공급된 쉬프트 펄스들을 제1 게이트 출력 인에이블 신호(GOE1) 및 제2 게이트 출력 인에이블 신호(GOE2)에 따라 게이트 라인들(GL1 to GLg)로 순차적으로 출력한다.
게이트 펄스(GP)의 펄스폭은 홀수 쉬프트 클럭(OSC)의 펄스폭 및 짝수 쉬프트 클럭(ESC)의 펄스폭과 동일하다.
버퍼부(240)는 레벨 쉬프터부(230)로부터 순차적으로 공급된 쉬프트 펄스들을 저장하는 버퍼들을 포함한다.
홀수 레벨 쉬프터(231)들은 버퍼들 중 홀수 버퍼(241)들에 연결되며, 짝수 레벨 쉬프터(232)들은 짝수 버퍼(242)들에 연결된다.
홀수 버퍼(241)들에는 홀수 쉬프트 펄스(OSP)들이 저장되며, 짝수 버퍼(242)들에는 짝수 쉬프트 펄스(ESP)들이 저장된다. 여기서, 홀수 쉬프트 펄스(OSP) 및 짝수 쉬프트 펄스(ESP)는 게이트 펄스들이다. 즉, 이하에서는, 설명의 편의를 위해, 버퍼들(241, 242)로 공급되는 신호들을 홀수 쉬프트 펄스(OSP)들 및 짝수 쉬프트 펄스(ESP)들이라 하고, 버퍼들(241, 242)로부터 출력되는 신호들을 게이트 펄스들이라 한다.
제1 게이트 출력 인에이블 신호(GOE1) 및 제2 게이트 출력 인에이블 신호(GOE2)는 짝수 버퍼(242)들 및 홀수 버퍼(241)들에 공급된다.
본 발명에서, 제1 게이트 출력 인에이블 신호(GOE1)를 구성하는 펄스는 예를 들어, 도 5에 도시된 바와 같이, 제1 게이트 쉬프트 클럭(GSC1)이 하이 레벨에서 로우 레벨로 하강할 때 또는 제2 게이트 쉬프트 클럭(GSC2)이 로우 레벨에서 하이 레벨로 상승할 때, 짝수 버퍼(242)들로 공급되며, 제2 게이트 출력 인에이블 신호(GOE2)를 구성하는 펄스는, 제2 게이트 쉬프트 클럭(GSC2)이 하이 레벨에서 로우 레벨로 하강할 때 또는 제1 게이트 쉬프트 클럭(GSC1)이 로우 레벨에서 하이 레벨로 상승할 때, 홀수 버퍼(241)들로 출력된다.
제1 게이트 출력 인에이블 신호(GOE1) 및 제2 게이트 출력 인에이블 신호(GOE2)는 도 5에 도시된 바와 같은 게이트 출력 인에이블 신호(GOE)에 의해 생성될 수 있다. 게이트 출력 인에이블 신호(GOE)는 제어부(400)에서 생성될 수 있다. 제1 게이트 출력 인에이블 신호(GOE1) 및 제2 게이트 출력 인에이블 신호(GOE2)는 제어부(400)에서 생성된 후 게이트 드라이버(200)로 전송될 수 있으며, 게이트 드라이버(200)에서 게이트 출력 인에이블 신호(GOE)를 이용하여 생성될 수 있다.
이 경우, 홀수 쉬프트 클럭(OSC)들에 의해 생성된 홀수 게이트 펄스들은 연결라인(CL)들 중 홀수 연결라인들을 통해 게이트 라인들 중 홀수 게이트 라인들로 출력된다. 또한, 짝수 쉬프트 클럭(ESC)들에 의해 생성된 짝수 게이트 펄스들은 연결라인(CL)들 중 짝수 연결라인들을 통해 게이트 라인들 중 짝수 게이트 라인들로 출력된다.
이 경우, 게이트 드라이버의 제1 포트(P1) 내지 제g 포트(Pg)가 도 4에 도시된 바와 같이, 버퍼부(240)의 제1측(A)(좌측)으로부터 제2(B)(우측)으로 구비된 버퍼들(241, 242)에 1대1로 연결될 때, 제1 포트(P1)는 제1 연결라인(CL1)을 통해 제1 게이트 라인(GL1)과 연결되고, 제2 포트(P2)는 제g 게이트 연결라인(CLg)을 통해 제g 게이트 라인(GLg)에 연결되고, 제g-1포트(Pg-1)는 제g-1 연결라인(CLg-1)을 통해 제g-1 게이트 라인(GLg-1)에 연결되며, 제g 포트(Pg)는 제2 연결라인(CL2)을 통해 제2 게이트 라인(GL2)에 연결된다.
홀수 버퍼(241)들 중에서는 제1 포트(P1)와 연결된 버퍼가 가장 먼저 구동되어 제1 게이트 펄스(GP1)를 출력한다. 제1 포트(P1)는 제1 연결라인(CL1)을 통해 제1 게이트 라인(GL1)과 연결되어 있다. 따라서, 제1 포트(P1)에서 출력된 제1 게이트 펄스(GP1)는 제1 연결라인(CL1)을 통해 제1 게이트 라인(GL1)으로 출력된다. 이후, 홀수 버퍼(241)들은 제1측(A)으로부터 순차적으로 구동되어 게이트 펄스들을 순차적으로 출력한다.
짝수 버퍼(242)들 중에서는 제g 포트(Pg)와 연결된 버퍼가 가장 먼저 구동되어 제2 게이트 펄스(GP2)를 출력한다. 제g 포트(Pg)는 제2 연결라인(CL2)을 통해 제2 게이트 라인(GL2)과 연결되어 있다. 따라서, 제g 포트(Pg)에서 출력된 제2 게이트 펄스(GP2)는 제2 연결라인(CL2)을 통해 제2 게이트 라인(GL2)으로 출력된다. 이후, 짝수 버퍼(242)들은 제2측(B)으로부터 순차적으로 구동되어 게이트 펄스들을 순차적으로 출력한다.
이 경우, 홀수 버퍼(241)들 및 짝수 버퍼(242)들은 번갈아 가며 구동된다. 따라서, 홀수 게이트 라인들로 공급되는 게이트 펄스들과 짝수 게이트 라인들로 공급되는 게이트 펄스들이 번갈아 가며 출력된다.
제2 게이트 출력 인에이블 신호(GOE2)에 의해 홀수 버퍼(241)가 구동되어 홀수 게이트 펄스가 출력되고, 제1 게이트 출력 인에이블 신호(GOE1)에 의해 짝수 버퍼(242)가 구동되어 짝수 게이트 펄스가 출력된다.
이 경우, 게이트 드라이버(200)의 제1측(A)에 구비된 홀수 버퍼(241)들 및 짝수 버퍼(242)들과 연결된 연결라인(CL)들은 게이트 라인들(GL1 to GLg)의 제1측에 연결되어 있다. 게이트 드라이버(200)의 제2측(B)에 구비된 또 다른 홀수 버퍼(241)들 및 또 다른 짝수 버퍼(242)들과 연결된 연결라인(CL)들은 게이트 라인들(GL1 to GLg)의 제2측에 연결되어 있다.
따라서, 게이트 드라이버(200)로부터 연결라인(CL)들을 통해 게이트 라인들(GL1 to GLg)로 공급되는 게이트 펄스들(GP1 to GPg)은 게이트 라인들의 제1측 및 제2측으로 번갈아 가며 출력될 수 있다.
게이트 펄스들이 게이트 라인들의 제1측 및 제2측으로 번갈아 가며 출력되는 방법은 이하에서, 도 6 내지 도 8을 참조하여 설명된다.
도 6은 본 발명에 따른 표시장치에 적용되는 연결라인들과 게이트 라인들의 연결 관계를 나타낸 예시도이며, 특히, 8개의 게이트 라인들이 구비된 표시패널을 나타낸다. 즉, 이하에서는, 8개의 게이트 라인들이 구비된 표시패널이 본 발명의 일예로서 설명된다.
본 발명에서는, 상기에서 설명된 바와 같이, 상기 게이트 드라이버(200)로부터 상기 연결라인(CL)들을 통해 상기 게이트 라인(GL)들로 공급되는 게이트 펄스(GP)들이 상기 게이트 라인(GL)들의 제1측 및 제2측으로 번갈아 가며 출력된다.
이를 위해, 도 6에 도시된 바와 같이, 연결라인(CL)들 중 제1측(A)에서 게이트 드라이버(200)와 연결된 제1측 연결라인들(CLA)은 게이트 라인(GL)들의 제1측(A)에 연결되며, 연결라인(CL)들 중 제2측(B)에서 게이트 드라이버(200)와 연결된 제2측 연결라인들(CLB)은 게이트 라인(GL)들의 제2측(B)에 연결된다.
또한, 제1측 연결라인들(CLA)은 게이트 라인(GL)들 중 홀수 게이트 라인들 및 짝수 게이트 라인들에 번갈아 가며 연결되며, 제2측 연결라인들(CLA)은 게이트 라인(GL)들 중 또 다른 홀수 게이트 라인들 및 또 다른 짝수 게이트 라인들에 번갈아 가며 연결된다.
보다 구체적으로 설명하면, 표시패널에는 게이트 드라이버(200)와 연결된 제1 연결라인(CL1) 내지 제g 연결라인(CLg) 및 상기 제1 연결라인(CL1) 내지 상기 제g 연결라인(CLg)과 연결된 제1 게이트 라인(GL1) 내지 제g 게이트 라인(GLg)이 구비된다.
연결라인들(CL1 to CLg) 중 제1측 연결라인들(CLA)은, 제1 게이트 라인(GL1) 내지 제(g/2)-1 게이트 라인(GL(g/2)-1) 중 홀수 게이트 라인들 및 제g 게이트 라인(GLg) 내지 제(g/2)+2 게이트 라인(GL(g/2)+2) 중 짝수 게이트 라인에 연결된다.
연결라인들(CL1 to CLg) 중 제2측 연결라인들(CLB)은, 제(g/2)+1 게이트 라인(GL(g/2)+1) 내지 제g 게이트 라인(GLg) 중 홀수 게이트 라인들 및 제(g/2) 게이트 라인(GL(g/2)) 내지 제1 게이트 라인(GL1) 중 짝수 게이트 라인들에 연결된다.
이 경우, 제1측 연결라인들은, 제1 게이트 라인 내지 상기 제(g/2)-1 게이트 라인 중 홀수 게이트 라인들 및 제g 게이트 라인 내지 상기 제(g/2)+2 게이트 라인 중 짝수 게이트 라인들에 번갈아 가며 연결된다.
제2측 연결라인들은, 제(g/2)+1 게이트 라인 내지 상기 제g 게이트 라인 중 홀수 게이트 라인들 및 제(g/2) 게이트 라인 내지 상기 제1 게이트 라인 중 짝수 게이트 라인들에 번갈아 가며 연결된다.
상기한 바와 같은 구조를, 도 6을 참조하여 설명하면 다음과 같다. 도 6에는 설명의 편의를 위해, 8개의 게이트 라인들(GL1 to GL8)이 구비된 표시패널(100)이 도시되어 있다.
즉, 도 6에는 8개의 게이트 라인들(GL1 to GL8)과 연결된 8개의 연결라인들(CL1 to CL8)이 구비되어 있다.
이 경우, 제1측 연결라인들(CLA)에는 제1 연결라인(CL1), 제8 연결라인(CL8), 제3 연결라인(CL3) 및 제6 연결라인(CL6)이 포함된다. 제2측 연결라인들(CLA)에는 제5 연결라인(CL5), 제4 연결라인(CL4), 제7 연결라인(CL7) 및 제2 연결라인(CL2)이 포함된다.
제1 연결라인(CL1), 제8 연결라인(CL8), 제3 연결라인(CL3), 제6 연결라인(CL6), 제5 연결라인(CL5), 제4 연결라인(CL4), 제7 연결라인(CL7) 및 제2 연결라인(CL2)은 게이트 드라이버(200)의 제1 포트(P1) 내지 제8 포트(P8)에 연결되어 있다.
즉, 제1 연결라인(CL1)은 제1 포트(P1)에 연결되고, 제8 연결라인(CL8)은 제2 포트(P2)에 연결되고, 제3 연결라인(CL3)은 제3 포트(P3)에 연결되고, 제6 연결라인(CL6)은 제4 포트(P4)에 연결되고, 제5 연결라인(CL5)은 제5 포트(P5)에 연결되고, 제4 연결라인(CL4)은 제6 포트(P6)에 연결되고, 제7 연결라인(CL7)은 제7 포트(P7)에 연결되며, 제2 연결라인(CL2)은 제8 포트(P8)에 연결된다.
포트(P)들의 번호는 게이트 드라이버(200)의 제1측(A)으로부터 제2측(B) 방향으로 순차적으로 부여되며, 연결라인(CL)들의 번호는 연결라인(CL)들이 연결되는 게이트 라인(GL)들의 번호에 대응된다. 즉, 제1 포트(P1)에 연결된 제1 연결라인(CL1)은 제1 게이트 라인(GL1)에 연결되어 있으며, 마지막 포트인 제8 포트(P8)에 연결된 제2 연결라인(CL2)은 제2 게이트 라인(GL2)에 연결되어 있다.
이 경우, 홀수 포트들은 홀수 쉬프트 레지스터(210)에 연결되며, 짝수 포트들은 짝수 쉬프트 레지스터(220)에 연결된다.
특히, 포트(P)들은 실질적으로는 도 4에 도시된 바와 같이, 버퍼들(241, 242)에 연결되어 있으나, 설명의 편의를 위해, 도 6에는 포트들이 홀수 쉬프트 레지스터(210) 및 짝수 쉬프트 레지스터(220)에 연결되어 있다. 즉, 도 6은 홀수 쉬프트 레지스터(210) 및 짝수 쉬프트 레지스터(220)와 포트(P)들 및 연결라인(CL)들의 관계를 나타내고 있다.
부연하여 설명하면, 도 4에 도시된 바와 같이, 홀수 쉬프트 레지스터(210)로부터 공급된 홀수 쉬프트 클럭(OSC)에 의해 생성된 게이트 펄스들은 홀수 버퍼(241)들을 통해 홀수 포트들로 출력되며, 짝수 쉬프트 레지스터(220)로부터 공급된 짝수 쉬프트 클럭(ESC)에 의해 생성된 게이트 펄스들은 짝수 버퍼(242)들을 통해 짝수 포트들로 출력된다.
따라서, 도 6에는 설명의 편의를 위해, 홀수 쉬프트 레지스터(210)에 연결된 홀수 포트들 및 짝수 쉬프트 레지스터(220)에 연결된 짝수 포트들이 도시되어 있다.
즉, 도 6에 도시된 바와 같이, 제1측 연결라인들(CLA)에 포함되는 제1 연결라인(CL1), 제8 연결라인(CL8), 제3 연결라인(CL3) 및 제6 연결라인(CL6)은, 제1 게이트 라인(GL1), 제8 게이트 라인(GL8), 제3 게이트 라인(GL3) 및 제6 게이트 라인(GL6)에 연결된다.
이 경우, 제1측 연결라인들(CLA)은 홀수 게이트 라인들 및 짝수 게이트 라인들에 번갈아 가며 연결되어 있다.
또한, 도 6에 도시된 바와 같이, 제2측 연결라인들(CLA)에 포함되는 제5 연결라인(CL5), 제4 연결라인(CL4), 제7 연결라인(CL7) 및 제2 연결라인(CL2)은 제5 게이트 라인(GL5), 제4 게이트 라인(GL4), 제7 게이트 라인(GL7) 및 제2 게이트 라인(GL2)에 연결된다.
이 경우, 제2측 연결라인들(CLB) 역시 홀수 게이트 라인들 및 짝수 게이트 라인들에 번갈아 가며 연결되어 있다.
상기에서 설명된 바와 같은 구조를 갖는 발광표시장치에서 게이트 펄스들이 출력되는 순서를 설명하면 다음과 같다.
우선, 제1 포트(P1)와 연결된 제1 연결라인(CL1)을 통해 출력된 제1 게이트 펄스가 제1 게이트 라인(GL1)의 제1측을 통해 출력된다.
다음, 제8 포트(P8)와 연결된 제2 연결라인(CL2)을 통해 출력된 제2 게이트 펄스가 제2 게이트 라인(GL2)의 제2측을 통해 출력된다.
다음, 제3 포트(P3)와 연결된 제3 연결라인(CL3)을 통해 출력된 제3 게이트 펄스가 제3 게이트 라인(GL3)의 제1측을 통해 출력된다.
다음, 제6 포트(P6)와 연결된 제4 연결라인(CL4)을 통해 출력된 제4 게이트 펄스가 제4 게이트 라인(GL4)의 제2측을 통해 출력된다.
다음, 제5 포트(P5)와 연결된 제5 연결라인(CL5)을 통해 출력된 제5 게이트 펄스가 제5 게이트 라인(GL5)의 제2측을 통해 출력된다.
다음, 제4 포트(P4)와 연결된 제6 연결라인(CL6)을 통해 출력된 제6 게이트 펄스가 제6 게이트 라인(GL6)의 제1측을 통해 출력된다.
다음, 제7 포트(P7)와 연결된 제7 연결라인(CL7)을 통해 출력된 제7 게이트 펄스가 제7 게이트 라인(GL7)의 제2측을 통해 출력된다.
마지막으로, 제2 포트(P2)와 연결된 제8 연결라인(CL8)을 통해 출력된 제8 게이트 펄스가 제8 게이트 라인(GL8)의 제1측을 통해 출력된다.
상기한 바와 같은 본 발명에 의하면, 게이트 드라이버(200)로부터 연결라인(CL)들을 통해 게이트 라인(GL)들로 공급되는 게이트 펄스(GP)들은 게이트 라인(GL)들의 제1측 및 제2측으로 번갈아 가며 출력된다.
이 경우, 게이트 라인(GL)들의 중심부분(C)에 구비된 두 개의 연결라인들로 연속적으로 출력되는 두 개의 게이트 펄스들은 제1측에서 출력되거나 또는 상기 제2측에서 출력될 수 있다.
예를 들어, 도 6에서, 제4 연결라인(CL4) 및 제5 연결라인(CL5)을 통해 연속적으로 출력되는 제4 게이트 펄스 및 제5 게이트 펄스는 제4 게이트 라인(GL4) 및 제5 게이트 라인(GL5)의 제2측(B)에서 출력된다.
도 7은 본 발명에 따른 표시장치에 적용되는 연결라인들과 게이트 라인들의 연결 관계를 나타낸 또 다른 예시도이며, 특히, 16개의 게이트 라인들이 구비된 표시패널을 나타낸다. 즉, 이하에서는, 16개의 게이트 라인들이 구비된 표시패널이 본 발명의 일예로서 설명된다. 또한, 도 7에 도시된 게이트 드라이버(200)에는 두 개의 게이트 드라이버 IC(GIC)가 포함되어 있다. 이하의 설명 중, 도 1 내지 도 7을 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.
상기에서 설명된 바와 같이, 본 발명에 적용되는 게이트 드라이버(200)는, 적어도 두 개의 게이트 드라이버 IC들(GIC1, GIC2)을 포함할 수 있다.
적어도 두 개의 게이트 드라이버 IC들(GIC1, GIC2) 각각은, 도 4에 도시된 바와 같이, 홀수 쉬프트 레지스터(210), 짝수 쉬프트 레지스터(220), 레벨 쉬프터부(230) 및 버퍼부(240)를 포함한다.
이 경우, 적어도 두 개의 게이트 드라이버 IC들이 제1측(A) 방향으로부터 제2측 방향으로 구비된 제1 게이트 드라이버 IC 내지 제n(n은 자연수) 게이트 드라이버 IC를 포함할 때, 제1 게이트 드라이버 IC 내지 제n 게이트 드라이버 IC는 인접되어 있는 게이트 드라이버 IC 또는 제어부(400)로부터 전송된 스타트 제어신호에 의해 구동된다.
제m 게이트 드라이버 IC에 구비된 홀수 쉬프트 레지스터는 제m-1 게이트 드라이버 IC에 구비된 홀수 쉬프트 레지스터로부터 전송된 홀수 스타트 제어신호(SP1)에 따라 구동되며, 제m-1 게이트 드라이버 IC에 구비된 짝수 쉬프트 레지스터는 제m 게이트 드라이버 IC에 구비된 짝수 쉬프트 레지스터로부터 전송된 짝수 스타트 제어신호(SP2)에 따라 구동된다. m은 n보다 작거나 같다.
예를 들어, 게이트 드라이버(200)가 도 7에 도시된 바와 같이, 두 개의 게이트 드라이버 IC들(GIC1, GIC2)을 포함할 때, 제2 게이트 드라이버 IC(GIC2)에 구비된 홀수 쉬프트 레지스터(210)는 제1 게이트 드라이버 IC(GIC1)에 구비된 홀수 쉬프트 레지스터(210)로부터 전송된 홀수 스타트 제어신호(SP1)에 따라 구동된다. 제1 게이트 드라이버 IC(GIC1)에 구비된 짝수 쉬프트 레지스터(220)는 제2 게이트 드라이버 IC(GIC2)에 구비된 짝수 쉬프트 레지스터(220)로부터 전송된 짝수 스타트 제어신호(SP2)에 따라 구동된다.
이 경우, 제1 게이트 드라이버 IC(GIC1)에 구비된 홀수 쉬프트 레지스터(210)는 제어부(400)에서 전송된 홀수 스타트 제어신호(SP1), 즉, 홀수 게이트 스타트 펄스(GSP1)에 따라 구동되며, 제2 게이트 드라이버 IC(GIC2)에 구비된 짝수 쉬프트 레지스터(220)는 제어부(400)에서 전송된 짝수 스타트 제어신호(SP2), 즉, 짝수 게이트 스타트 펄스(GSP2)에 따라 구동된다.
본 발명에서는, 상기에서 설명된 바와 같이, 상기 게이트 드라이버(200)로부터 연결라인(CL)들을 통해 상기 게이트 라인(GL)들로 공급되는 게이트 펄스(GP)들은 상기 게이트 라인(GL)들의 제1측 및 제2측으로 번갈아 가며 출력된다.
이하에서는, 도 7에 도시된 발광표시장치에서 게이트 펄스들이 출력되는 순서가 설명된다.
우선, 제1 포트(P1)와 연결된 제1 연결라인(CL1)을 통해 출력된 제1 게이트 펄스가 제1 게이트 라인(GL1)의 제1측을 통해 출력된다.
다음, 제16 포트(P16)와 연결된 제2 연결라인(CL2)을 통해 출력된 제2 게이트 펄스가 제2 게이트 라인(GL2)의 제2측을 통해 출력된다.
다음, 제3 포트(P3)와 연결된 제3 연결라인(CL3)을 통해 출력된 제3 게이트 펄스가 제3 게이트 라인(GL3)의 제1측을 통해 출력된다.
다음, 제14 포트(P14)와 연결된 제4 연결라인(CL4)을 통해 출력된 제4 게이트 펄스가 제4 게이트 라인(GL4)의 제2측을 통해 출력된다.
다음, 제5 포트(P5)와 연결된 제5 연결라인(CL5)을 통해 출력된 제5 게이트 펄스가 제5 게이트 라인(GL5)의 제1측을 통해 출력된다.
다음, 제12 포트(P12)와 연결된 제6 연결라인(CL6)을 통해 출력된 제6 게이트 펄스가 제6 게이트 라인(GL6)의 제2측을 통해 출력된다.
다음, 제7 포트(P7)와 연결된 제7 연결라인(CL7)을 통해 출력된 제7 게이트 펄스가 제7 게이트 라인(GL7)의 제1측을 통해 출력된다.
다음, 제10 포트(P10)와 연결된 제8 연결라인(CL8)을 통해 출력된 제8 게이트 펄스가 제8 게이트 라인(GL8)의 제2측을 통해 출력된다.
다음, 제9 포트(P9)와 연결된 제9 연결라인(CL9)을 통해 출력된 제9 게이트 펄스가 제9 게이트 라인(GL9)의 제2측을 통해 출력된다.
다음, 제8 포트(P8)와 연결된 제10 연결라인(CL10)을 통해 출력된 제10 게이트 펄스가 제10 게이트 라인(GL10)의 제1측을 통해 출력된다.
다음, 제11 포트(P11)와 연결된 제11 연결라인(CL11)을 통해 출력된 제11 게이트 펄스가 제11 게이트 라인(GL11)의 제2측을 통해 출력된다.
다음, 제6 포트(P6)와 연결된 제12 연결라인(CL12)을 통해 출력된 제12 게이트 펄스가 제12 게이트 라인(GL12)의 제1측을 통해 출력된다.
다음, 제13 포트(P13)와 연결된 제13 연결라인(CL13)을 통해 출력된 제13 게이트 펄스가 제13 게이트 라인(GL13)의 제2측을 통해 출력된다.
다음, 제4 포트(P4)와 연결된 제14 연결라인(CL14)을 통해 출력된 제14 게이트 펄스가 제14 게이트 라인(GL14)의 제1측을 통해 출력된다.
다음, 제15 포트(P15)와 연결된 제15 연결라인(CL15)을 통해 출력된 제15 게이트 펄스가 제15 게이트 라인(GL15)의 제2측을 통해 출력된다.
마지막으로, 제2 포트(P2)와 연결된 제16 연결라인(CL16)을 통해 출력된 제16 게이트 펄스가 제16 게이트 라인(GL16)의 제1측을 통해 출력된다.
상기한 바와 같은 본 발명에 의하면, 게이트 드라이버(200)로부터 연결라인(CL)들을 통해 게이트 라인(GL)들로 공급되는 게이트 펄스(GP)들은 게이트 라인(GL)들의 제1측 및 제2측으로 번갈아 가며 출력된다.
이 경우, 게이트 라인(GL)들의 중심부분(C)에 구비된 두 개의 연결라인들로 연속적으로 출력되는 두 개의 게이트 펄스들은 제1측에서 출력되거나 또는 상기 제2측에서 출력될 수 있다.
예를 들어, 도 7에서, 제8 연결라인(CL8) 및 제9 연결라인(CL9)을 통해 연속적으로 출력되는 제8 게이트 펄스 및 제9 게이트 펄스는 제8 게이트 라인(GL8) 및 제9 게이트 라인(GL9)의 제2측(B)에서 출력된다.
도 8은 본 발명에 따른 표시장치에 적용되는 연결라인들과 게이트 라인들의 연결 관계를 나타낸 또 다른 예시도이며, 특히, 32개의 게이트 라인들이 구비된 표시패널을 나타낸다. 즉, 이하에서는, 32개의 게이트 라인들이 구비된 표시패널이 본 발명의 일예로서 설명된다. 또한, 도 8에 도시된 게이트 드라이버(200)에는 네 개의 게이트 드라이버 IC(GIC)가 포함되어 있다. 이하의 설명 중, 도 1 내지 도 7을 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.
상기에서 설명된 바와 같이, 본 발명에 적용되는 게이트 드라이버(200)는, 적어도 두 개의 게이트 드라이버 IC들(GIC1, GIC2)을 포함할 수 있다.
적어도 두 개의 게이트 드라이버 IC들(GIC1, GIC2) 각각은, 도 4에 도시된 바와 같이, 홀수 쉬프트 레지스터(210), 짝수 쉬프트 레지스터(220), 레벨 쉬프터부(230) 및 버퍼부(240)를 포함한다.
이 경우, 적어도 두 개의 게이트 드라이버 IC들이 제1측(A) 방향으로부터 제2측 방향으로 구비된 제1 게이트 드라이버 IC 내지 제n(n은 자연수) 게이트 드라이버 IC를 포함할 때, 제1 게이트 드라이버 IC 내지 제n 게이트 드라이버 IC는 인접되어 있는 게이트 드라이버 IC 또는 상기 제어부(400)로부터 전송된 스타트 제어신호에 의해 구동된다.
제m 게이트 드라이버 IC에 구비된 홀수 쉬프트 레지스터는 제m-1 게이트 드라이버 IC에 구비된 홀수 쉬프트 레지스터로부터 전송된 홀수 스타트 제어신호(SP1)에 따라 구동되며, 제m-1 게이트 드라이버 IC에 구비된 짝수 쉬프트 레지스터는 제m 게이트 드라이버 IC에 구비된 짝수 쉬프트 레지스터로부터 전송된 짝수 스타트 제어신호(SP2)에 따라 구동된다.
예를 들어, 게이트 드라이버(200)가 도 8에 도시된 바와 같이, 네 개의 게이트 드라이버 IC들(GIC1, GIC2, GIC3, GIC4)을 포함할 때, 제1 게이트 드라이버 IC(GIC1)에 구비된 홀수 쉬프트 레지스터(210)는 제어부(400)에서 전송된 홀수 스타트 제어신호(SP1), 즉, 홀수 게이트 스타트 펄스(GSP1)에 따라 구동되고, 제2 게이트 드라이버 IC(GIC2)에 구비된 홀수 쉬프트 레지스터(210)는 제1 게이트 드라이버 IC(GIC1)에 구비된 홀수 쉬프트 레지스터(210)로부터 전송된 홀수 스타트 제어신호(SP1)에 따라 구동되고, 제3 게이트 드라이버 IC(GIC3)에 구비된 홀수 쉬프트 레지스터(210)는 제2 게이트 드라이버 IC(GIC2)에 구비된 홀수 쉬프트 레지스터(210)로부터 전송된 홀수 스타트 제어신호(SP1)에 따라 구동되며, 제4 게이트 드라이버 IC(GIC4)에 구비된 홀수 쉬프트 레지스터(210)는 제3 게이트 드라이버 IC(GIC3)에 구비된 홀수 쉬프트 레지스터(210)로부터 전송된 홀수 스타트 제어신호(SP1)에 따라 구동된다.
또한, 제4 게이트 드라이버 IC(GIC4)에 구비된 짝수 쉬프트 레지스터(220)는 제어부(400)로부터 전송된 짝수 스타트 제어신호(SP2), 즉, 짝수 게이트 스타트 펄스(GSP2)에 따라 구동되고, 제3 게이트 드라이버 IC(GIC3)에 구비된 짝수 쉬프트 레지스터(220)는 제4 게이트 드라이버 IC(GIC4)에 구비된 짝수 쉬프트 레지스터(220)로부터 전송된 짝수 스타트 제어신호(SP2)에 따라 구동되고, 제2 게이트 드라이버 IC(GIC2)에 구비된 짝수 쉬프트 레지스터(220)는 제3 게이트 드라이버 IC(GIC3)에 구비된 짝수 쉬프트 레지스터(220)로부터 전송된 짝수 스타트 제어신호(SP2)에 따라 구동되며, 제1 게이트 드라이버 IC(GIC1)에 구비된 짝수 쉬프트 레지스터(220)는 제2 게이트 드라이버 IC(GIC2)에 구비된 짝수 쉬프트 레지스터(220)로부터 전송된 짝수 스타트 제어신호(SP2)에 따라 구동된다.
본 발명에서는, 상기에서 설명된 바와 같이, 상기 게이트 드라이버(200)로부터 연결라인(CL)들을 통해 상기 게이트 라인(GL)들로 공급되는 게이트 펄스(GP)들은 상기 게이트 라인(GL)들의 제1측 및 제2측으로 번갈아 가며 출력된다.
이하에서는, 도 8에 도시된 발광표시장치에서 게이트 펄스들이 출력되는 순서가 설명된다.
우선, 제1 포트(P1)와 연결된 제1 연결라인(CL1)을 통해 출력된 제1 게이트 펄스가 제1 게이트 라인(GL1)의 제1측을 통해 출력된다.
다음, 제32 포트(P32)와 연결된 제2 연결라인(CL2)을 통해 출력된 제2 게이트 펄스가 제2 게이트 라인(GL2)의 제2측을 통해 출력된다.
다음, 제3 포트(P3)와 연결된 제3 연결라인(CL3)을 통해 출력된 제3 게이트 펄스가 제3 게이트 라인(GL3)의 제1측을 통해 출력된다.
다음, 제30 포트(P30)와 연결된 제4 연결라인(CL4)을 통해 출력된 제4 게이트 펄스가 제4 게이트 라인(GL4)의 제2측을 통해 출력된다.
다음, 제5 포트(P5)와 연결된 제5 연결라인(CL5)을 통해 출력된 제5 게이트 펄스가 제5 게이트 라인(GL5)의 제1측을 통해 출력된다.
다음, 제28 포트(P28)와 연결된 제6 연결라인(CL6)을 통해 출력된 제6 게이트 펄스가 제6 게이트 라인(GL6)의 제2측을 통해 출력된다.
다음, 제7 포트(P7)와 연결된 제7 연결라인(CL7)을 통해 출력된 제7 게이트 펄스가 제7 게이트 라인(GL7)의 제1측을 통해 출력된다.
다음, 제26 포트(P26)와 연결된 제8 연결라인(CL8)을 통해 출력된 제8 게이트 펄스가 제8 게이트 라인(GL8)의 제2측을 통해 출력된다.
다음, 제9 포트(P)와 연결된 제9 연결라인(CL9)을 통해 출력된 제9 게이트 펄스가 제9 게이트 라인(GL9)의 제1측을 통해 출력된다.
다음, 제24 포트(P24)와 연결된 제10 연결라인(CL10)을 통해 출력된 제10 게이트 펄스가 제10 게이트 라인(GL10)의 제2측을 통해 출력된다.
다음, 제11 포트(P11)와 연결된 제11 연결라인(CL11)을 통해 출력된 제11 게이트 펄스가 제11 게이트 라인(GL11)의 제1측을 통해 출력된다.
다음, 제22 포트(P22)와 연결된 제12 연결라인(CL12)을 통해 출력된 제12 게이트 펄스가 제12 게이트 라인(GL12)의 제2측을 통해 출력된다.
다음, 제13 포트(P13)와 연결된 제13 연결라인(CL13)을 통해 출력된 제13 게이트 펄스가 제13 게이트 라인(GL13)의 제1측을 통해 출력된다.
다음, 제20 포트(P20)와 연결된 제14 연결라인(CL14)을 통해 출력된 제14 게이트 펄스가 제14 게이트 라인(GL14)의 제2측을 통해 출력된다.
다음, 제15 포트(P15)와 연결된 제15 연결라인(CL15)을 통해 출력된 제15 게이트 펄스가 제15 게이트 라인(GL15)의 제1측을 통해 출력된다.
다음, 제18 포트(P18)와 연결된 제16 연결라인(CL16)을 통해 출력된 제16 게이트 펄스가 제16 게이트 라인(GL16)의 제2측을 통해 출력된다.
다음, 제17 포트(P17)와 연결된 제17 연결라인(CL17)을 통해 출력된 제17 게이트 펄스가 제17 게이트 라인(GL17)의 제2측을 통해 출력된다.
다음, 제16 포트(P16)와 연결된 제18 연결라인(CL18)을 통해 출력된 제18 게이트 펄스가 제18 게이트 라인(GL18)의 제1측을 통해 출력된다.
다음, 제19 포트(P19)와 연결된 제19 연결라인(CL19)을 통해 출력된 제19 게이트 펄스가 제19 게이트 라인(GL19)의 제2측을 통해 출력된다.
다음, 제14 포트(P14)와 연결된 제20 연결라인(CL20)을 통해 출력된 제20 게이트 펄스가 제20 게이트 라인(GL20)의 제1측을 통해 출력된다.
다음, 제21 포트(P21)와 연결된 제21 연결라인(CL21)을 통해 출력된 제21 게이트 펄스가 제21 게이트 라인(GL21)의 제2측을 통해 출력된다.
다음, 제12 포트(P12)와 연결된 제22 연결라인(CL22)을 통해 출력된 제22 게이트 펄스가 제22 게이트 라인(GL22)의 제1측을 통해 출력된다.
다음, 제23 포트(P23)와 연결된 제23 연결라인(CL23)을 통해 출력된 제23 게이트 펄스가 제23 게이트 라인(GL23)의 제2측을 통해 출력된다.
다음, 제10 포트(P10)와 연결된 제24 연결라인(CL24)을 통해 출력된 제24 게이트 펄스가 제24 게이트 라인(GL24)의 제1측을 통해 출력된다.
다음, 제25 포트(P25)와 연결된 제25 연결라인(CL25)을 통해 출력된 제25 게이트 펄스가 제25 게이트 라인(GL25)의 제2측을 통해 출력된다.
다음, 제8 포트(P8)와 연결된 제26 연결라인(CL26)을 통해 출력된 제26 게이트 펄스가 제26 게이트 라인(GL26)의 제1측을 통해 출력된다.
다음, 제27 포트(P27)와 연결된 제27 연결라인(CL27)을 통해 출력된 제27 게이트 펄스가 제27 게이트 라인(GL27)의 제2측을 통해 출력된다.
다음, 제6 포트(P6)와 연결된 제28 연결라인(CL28)을 통해 출력된 제28 게이트 펄스가 제28 게이트 라인(GL28)의 제1측을 통해 출력된다.
다음, 제29 포트(P29)와 연결된 제29 연결라인(CL29)을 통해 출력된 제29 게이트 펄스가 제29 게이트 라인(GL29)의 제2측을 통해 출력된다.
다음, 제4 포트(P4)와 연결된 제30 연결라인(CL30)을 통해 출력된 제30 게이트 펄스가 제30 게이트 라인(GL30)의 제1측을 통해 출력된다.
다음, 제31 포트(P31)와 연결된 제31 연결라인(CL31)을 통해 출력된 제31 게이트 펄스가 제31 게이트 라인(GL31)의 제2측을 통해 출력된다.
마지막으로, 제2 포트(P)와 연결된 제32 연결라인(CL32)을 통해 출력된 제32 게이트 펄스가 제32 게이트 라인(GL32)의 제1측을 통해 출력된다.
상기한 바와 같은 본 발명에 의하면, 게이트 드라이버(200)로부터 연결라인(CL)들을 통해 게이트 라인(GL)들로 공급되는 게이트 펄스(GP)들은 게이트 라인(GL)들의 제1측 및 제2측으로 번갈아 가며 출력된다.
이 경우, 게이트 라인(GL)들의 중심부분(C)에 구비된 두 개의 연결라인들로 연속적으로 출력되는 두 개의 게이트 펄스들은 제1측에서 출력되거나 또는 상기 제2측에서 출력될 수 있다.
예를 들어, 도 8에서, 제16 연결라인(CL16) 및 제17 연결라인(CL17)을 통해 연속적으로 출력되는 제16 게이트 펄스 및 제17 게이트 펄스는 제16 게이트 라인(GL16) 및 제17 게이트 라인(GL17)의 제2측(B)에서 출력된다.
상기에서 설명된 바와 같은 본 발명에 의하면, 게이트 펄스들이 표시패널(100)의 좌측 및 우측에서 번갈아 가며 출력될 수 있다. 따라서, 표시패널(100)의 좌측 및 우측에서의 휘도 차이가 발생되지 않는다. 이에 따라, 본 발명에 따른 표시장치의 품질이 향상될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 패널 200: 게이트 드라이버
300: 데이터 드라이버 400: 제어부

Claims (12)

  1. 표시영역의 외곽에 네 개의 비표시영역들이 구비되어 있는 표시패널;
    상기 비표시영역 중 제1 비표시영역에 구비되는 게이트 드라이버;
    상기 제1 비표시영역에 구비되는 데이터 드라이버; 및
    상기 게이트 드라이버와 상기 데이터 드라이버를 제어하는 제어부를 포함하고,
    상기 게이트 드라이버로부터 연장된 연결라인들과 연결되어 있는 게이트 라인들은, 상기 연결라인들이 구비된 제1 방향과 다른 제2 방향에 구비되고,
    상기 게이트 드라이버로부터 상기 연결라인들을 통해 상기 게이트 라인들로 공급되는 게이트 펄스들은 상기 게이트 라인들의 제1측 및 제2측으로부터 번갈아 가며 출력되며,
    상기 제1측 및 상기 제2측은 상기 게이트 라인들의 중심부분을 경계로 구분되는 표시장치.
  2. 제 1 항에 있어서,
    상기 연결라인들 중 상기 제1측에서 상기 게이트 드라이버와 연결된 제1측 연결라인들은 상기 게이트 라인들의 상기 제1측에 연결되며,
    상기 연결라인들 중 상기 제2측에서 상기 게이트 드라이버와 연결된 제2측 연결라인들은 상기 게이트 라인들의 상기 제2측에 연결되는 표시장치.
  3. 제 2 항에 있어서,
    상기 제1측 연결라인들은 상기 게이트 라인들 중 홀수 게이트 라인들 및 짝수 게이트 라인들에 번갈아 가며 연결되고,
    상기 제2측 연결라인들은 상기 게이트 라인들 중 또 다른 홀수 게이트 라인들 및 또 다른 짝수 게이트 라인들에 번갈아 가며 연결되는 표시장치.
  4. 제 2 항에 있어서,
    상기 표시패널에는 상기 게이트 드라이버와 연결된 제1 연결라인 내지 제g 연결라인 및 상기 제1 연결라인 내지 상기 제g 연결라인과 연결된 제1 게이트 라인 내지 제g 게이트 라인이 구비되고,
    상기 연결라인들 중 상기 제1측 연결라인들은, 상기 제1 게이트 라인 내지 제(g/2)-1 게이트 라인 중 홀수 게이트 라인들 및 제g 게이트 라인 내지 제(g/2)+2 게이트 라인 중 짝수 게이트 라인에 연결되고,
    상기 연결라인들 중 상기 제2측 연결라인들은, 제(g/2)+1 게이트 라인 내지 제g 게이트 라인 중 홀수 게이트 라인들 및 제(g/2) 게이트 라인 내지 제1 게이트 라인 중 짝수 게이트 라인들에 연결되며,
    g는 자연수 중 짝수인 표시장치.
  5. 제 4 항에 있어서,
    상기 제1측 연결라인들은, 상기 제1 게이트 라인 내지 상기 제(g/2)-1 게이트 라인 중 홀수 게이트 라인들 및 상기 제g 게이트 라인 내지 상기 제(g/2)+2 게이트 라인 중 짝수 게이트 라인들에 번갈아 가며 연결되고,
    상기 제2측 연결라인들은, 상기 제(g/2)+1 게이트 라인 내지 상기 제g 게이트 라인 중 홀수 게이트 라인들 및 상기 제(g/2) 게이트 라인 내지 상기 제1 게이트 라인 중 짝수 게이트 라인들에 번갈아 가며 연결되는 표시장치.
  6. 제 1 항에 있어서,
    상기 게이트 드라이버는, 적어도 하나의 게이트 드라이버 IC를 포함하고,
    상기 게이트 드라이버 IC는,
    상기 게이트 드라이버의 상기 제1측 방향으로부터 상기 제2측 방향으로 구동되는 홀수 플립플롭들을 포함하는 홀수 쉬프트 레지스터;
    상기 게이트 드라이버의 상기 제2측 방향으로부터 상기 제1측 방향으로 구동되는 짝수 플립플롭들을 포함하는 짝수 쉬프트 레지스터;
    상기 홀수 쉬프트 레지스터 및 상기 짝수 쉬프트 레지스터로부터 순차적으로 전송된 홀수 쉬프트 클럭들 및 짝수 쉬프트 클럭들을 증폭시켜 순차적으로 출력하는 레벨 쉬프터부; 및
    상기 레벨 쉬프터부에 의해 증폭된 게이트 펄스들을 상기 게이트 라인들로 순차적으로 출력하는 버퍼부를 포함하는 표시장치.
  7. 제 6 항에 있어서,
    상기 홀수 플립플롭들은 상기 제1측 방향으로부터 상기 제2측 방향으로 순차적으로 구동되어 홀수 쉬프트 클럭들을 순차적으로 출력하며,
    상기 짝수 플립플롭들은 상기 제2측 방향으로부터 상기 제1측 방향으로 순차적으로 구동되어 짝수 쉬프트 클럭들을 순차적으로 출력하는 표시장치.
  8. 제 7 항에 있어서,
    상기 홀수 플립플롭들 및 상기 짝수 플립플롭들은 번갈아 구며 구동되는 표시장치.
  9. 제 7 항에 있어서,
    상기 홀수 쉬프트 클럭들에 의해 생성된 홀수 게이트 펄스들은 상기 게이트 라인들 중 홀수 게이트 라인들로 출력되며,
    상기 짝수 쉬프트 클럭들에 의해 생성된 짝수 게이트 펄스들은 상기 게이트 라인들 중 짝수 게이트 라인들로 출력되는 표시장치.
  10. 제 1 항에 있어서,
    상기 게이트 드라이버는, 적어도 두 개의 게이트 드라이버 IC들을 포함하고,
    상기 게이트 드라이버 IC들 각각은,
    상기 게이트 드라이버의 상기 제1측 방향으로부터 상기 제2측 방향으로 구동되는 홀수 플립플롭들을 포함하는 홀수 쉬프트 레지스터;
    상기 게이트 드라이버의 상기 제2측 방향으로부터 상기 제1측 방향으로 구동되는 짝수 플립플롭들을 포함하는 짝수 쉬프트 레지스터;
    상기 홀수 쉬프트 레지스터 및 상기 짝수 쉬프트 레지스터로부터 순차적으로 전송된 홀수 쉬프트 클럭들 및 짝수 쉬프트 클럭들을 증폭시켜 순차적으로 출력하는 레벨 쉬프터부; 및
    상기 레벨 쉬프터부에 의해 증폭된 게이트 펄스들을 상기 게이트 라인들로 순차적으로 출력하는 버퍼부를 포함하고,
    상기 적어도 두 개의 게이트 드라이버 IC들은 상기 제1측 방향으로부터 상기 제2측 방향으로 구비된 제1 게이트 드라이버 IC 내지 제n(n은 자연수) 게이트 드라이버 IC를 포함하고,
    상기 제1 게이트 드라이버 IC 내지 상기 제n 게이트 드라이버 IC는 인접되어 있는 게이트 드라이버 IC 또는 상기 제어부로부터 전송된 스타트 제어신호에 의해 구동되는 표시장치.
  11. 제 10 항에 있어서,
    제m 게이트 드라이버 IC에 구비된 홀수 쉬프트 레지스터는 제m-1 게이트 드라이버 IC에 구비된 홀수 쉬프트 레지스터로부터 전송된 홀수 스타트 제어신호에 따라 구동되며,
    제m-1 게이트 드라이버 IC에 구비된 짝수 쉬프트 레지스터는 제m 게이트 드라이버 IC에 구비된 짝수 쉬프트 레지스터로부터 전송된 짝수 스타트 제어신호에 따라 구동되며,
    m은 n보다 작거나 같은 표시장치.
  12. 제 1 항에 있어서,
    상기 게이트 라인들의 중심부분에 구비된 두 개의 연결라인들로 연속적으로 출력되는 두 개의 게이트 펄스들은 상기 제1측에서 출력되거나 또는 상기 제2측에서 출력되는 표시장치.


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