KR20160133055A - 표시 패널 - Google Patents

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Abstract

표시 패널에 관한 것이다.
표시 패널은, 복수의 화소, 상기 복수의 화소로 게이트 신호를 공급하는 게이트 구동부, 외부로부터 클럭신호를 수신하는 클럭패드, 그리고 상기 클럭패드와 상기 게이트 구동부 사이에 연결되며, 상기 클럭패드를 통해 수신되는 상기 클럭신호로부터 RC 지연을 보상하고, RC 지연이 보상된 상기 클럭신호를 상기 게이트 구동부로 공급하는 버퍼 회로를 포함할 수 있다.

Description

표시 패널{DISPLAY PANEL}
본 발명은 표시 패널에 관한 것으로서, 더욱 상세하게는 게이트 구동회로가 내장된 표시 패널에 관한 것이다.
액정표시장치는 전극이 각각 형성되어 있는 두 기판과, 두 기판 사이에 개재되는 액정층을 포함한다. 액정표시장치에서 두 기판은 전극들이 서로 대향하도록 배치되며, 전극들에 인가되는 전기신호에 의해 액정분자가 회동하여 달라지는 광투과율에 의해 영상이 표현된다.
액정표시장치는 두 기판 사이에 액정물질이 주입되어 있는 표시 패널과, 표시 패널에 배면에 배치되어 광원으로 사용되는 백라이트 유닛, 그리고 표시 패널을 구동시키기 위한 구동부로 이루어진다.
통상적으로 구동부는 구동회로기판(Printed Circuit Board, PCB)에 구현되며, 구동회로기판은 표시 패널의 게이트 배선과 연결되는 게이트 구동회로기판과, 표시 패널의 데이터 배선과 연결되는 데이터 구동회로기판으로 구분될 수 있다.
구동회로기판을 게이트 및 데이터용으로 각각 구성하고, 이를 표시 패널의 일측면에 실장하는 경우, 표시장치의 부피가 커지며 이로 인해 무게 또한 증가한다. 최근에는 이러한 문제를 개선하기 데이터 구동회로기판만을 표시 패널의 일측에 실장하고, 게이트 구동회로는 표시 패널 내부에 형성하는 GIP(gate in panel)구조의 표시장치가 제안되었다.
표시 패널 내부에 형성된 게이트 구동회로는 표기패널 외곽에 형성된 입력 패드(pad)로부터 클럭 신호 등의 게이트 구동신호를 전달 받는다. 입력 패드로 입력되는 게이트 구동신호는 입력 패드와 게이트 구동회로를 연결하는 배선들에 의해 게이트 구동회로로 전달된다.
입력 패드와 게이트 구동회로를 연결하는 배선들은 표시 패널의 크기에 따라서 그 길이가 달라지며, 표시 패널이 대면적일수록 그 길이가 증가한다. 입력 패드와 게이트 구동회로를 연결하는 배선의 길이가 증가할수록 입력 패드와 게이트 구동회로 간의 배선 저항 또한 증가한다. 입력 패드와 게이트 구동회로 사이의 배선 저항은 RC 지연을 발생시켜 게이트 구동신호의 왜곡을 발생시킨다.
특히, 클럭 신호의 경우 게이트 구동회로를 그대로 통과하여 각 화소로 출력되므로, 배선 저항에 의해 RC 지연이 발생한 그대로 각 화소로 인가된다. 클럭 신호의 RC 지연이 큰 경우, 각 화소에서 스캔 구동에 필요한 시간을 충분히 확보하지 못하는 문제가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는, 입력 패드와 게이트 구동회로 사이의 배선 저항에 의해 발생하는 신호 왜곡을 보상함으로써, 각 회소에서의 스캔 시간 마진(scan time margin)을 극대화한 표시 패널을 제공하는 것이다.
본 발명의 일 실시 예에 따르면 표시 패널은, 복수의 화소, 상기 복수의 화소로 게이트 신호를 공급하는 게이트 구동부, 외부로부터 클럭신호를 수신하는 클럭패드, 그리고 상기 클럭패드와 상기 게이트 구동부 사이에 연결되며, 상기 클럭패드를 통해 수신되는 상기 클럭신호로부터 RC 지연을 보상하고, RC 지연이 보상된 상기 클럭신호를 상기 게이트 구동부로 공급하는 버퍼 회로를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 표시 패널의 입력 패드와 게이트 구동부 사이에 버퍼 회로를 배치함으로써, 게이트 구동부로 전달되는 게이트 구동신호의 배선 저항에 의한 RC 지연을 최소화하는 것이 가능하다.
특히, 클럭신호의 경우, 입력 패드로부터 게이트 구동부로 전달되는 동안 발생하는 RC 지연이 버퍼 회로에 의해 보상되어, 각 회소에서의 스캔 시간 마진(scan time margin)을 극대화하는 것이 가능하다.
도 1은 본 발명의 일 실시 예에 따른 표시 패널의 일부를 도시한 평면도이다.
도 2는 본 발명의 일 실시 예에 따른 버퍼 회로의 등가 회로도이다.
도 3은 도 2의 버퍼 회로의 개략적인 타이밍도이다.
도 4는 본 발명의 다른 실시 예에 따른 버퍼 회로의 등가 회로도이다.
도 5는 본 발명의 다른 실시 예에 따른 표시 패널의 일부를 도시한 평면도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
이하, 필요한 도면들을 참조하여 본 발명의 실시 예에 따른 표시 기판에 대해 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 표시 패널의 일부를 도시한 평면도이다.
도 1을 참고하면, 본 발명의 일 실시 예에 따른 표시 패널은 베이스 기판(100)을 포함하며, 베이스 기판(100)은, 복수의 화소(PX)들이 형성되는 표시 영역(Display Area, DA)과 표시 영역(DA)을 둘러싸는 주변 영역(Peripheral Area, PA)을 포함한다.
표시 영역(DA)에는 복수의 게이트 배선(Gate Line, GL)과 복수의 데이터 배선(Data Line, DL)이 형성된다. 또한, 표시 영역(DA)에는 서로 교차하는 게이트 배선(GL)과 데이터 배선(GL)에 의해 정의되는 복수의 화소(PX)가 형성된다.
주변 영역(PA)에는 게이트 구동부(110)가 배치된다.
게이트 구동부(110)는 게이트 배선(GL)들과 전기적으로 연결되며, 게이트 배선(GL)들에 게이트 신호들을 인가한다. 게이트 구동회로(110)는 각각의 게이트 배선(GL)으로 게이트 신호를 출력하는 복수의 스테이지를 포함한다. 복수의 스테이지는 서로 종속적으로 연결되며, 각 스테이지는 쉬프트 레지스터 회로(Shift Register Circuit, SRC)로 구성된다.
게이트 구동부(110)는 복수의 스테이지 중 첫 번째 스테이지(SRC1)에 수직개시신호(vertical start signal)가 인가되면 구동이 개시된다. 각 스테이지는 복수의 스위칭 소자를 포함하며, 스위칭 소자들은 표시 영역(DA)에 형성된 스위칭 소자(TR)와 동일한 공정을 통해 형성될 수 있다.
주변 영역(PA)에는 게이트 구동부(110)로 인가되는 게이트 구동신호들을 외부로부터 수신하는 게이트 패드부(120)가 배치된다.
게이트 패드부(120)는 제1클럭신호(CK), 제2클럭신호(CKB) 및 수직개시신호(STV) 등의 게이트 구동신호들을 외부로부터 수신한다.
게이트 패드부(120)는 제1클럭신호(CK)를 수신하는 제1클럭패드(121), 제2클럭신호(CKB)를 수신하는 제2클럭패드(122) 및 수직개시신호(STV)를 수신하는 개시패드(123) 등을 포함한다.
주변 영역(PA)에는 데이터 패드부(140)가 배치된다.
데이터 패드부(140)는 데이터 배선(DL)들에 데이터 신호들을 인가하는 복수의 데이터 패드(141)들을 포함한다.
주변 영역(PA)에는 게이트 패드부(120)를 통해 수신한 게이트 구동신호들을 게이트 구동부(110)로 전달하는 복수의 신호 배선(131a, 131b, 132a, 132b, 133) 및 복수의 보상부(151, 152)가 배치된다.
게이트 구동신호들을 게이트 구동부(110)로 전달하는 복수의 신호 배선은, 제1 내지 제4클럭배선(131a, 131b, 132a, 132b) 및 수직개시배선(133)을 포함한다.
제1 및 제2클럭배선(131a, 131b)은 제1클럭패드(121)와 게이트 구동부(110)의 홀수 번째 스테이지들을 전기적으로 연결한다. 제1 및 제2클럭배선(131a, 131b)은 제1클럭패드(121)를 통해 수신한 제1클럭신호(CK)를 게이트 구동부(110)의 홀수 번째 스테이지들로 전달한다.
제3 및 제4클럭배선(132a, 132b)은 제2클럭패드(122)와 게이트 구동부(110)의 짝수 번째 스테이지들을 전기적으로 연결한다. 제3 및 제4클럭배선(132a, 132b)은 제2클럭패드(122)를 통해 수신한 제2클럭신호(CKB)를 게이트 구동부(110)의 짝수 번째 스테이지들로 전달한다.
수직개시배선(133)은 개시패드(123)와 게이트 구동부(110)를 전기적으로 연결한다. 수직개시배선(133)은 개시패드(123)를 통해 수신한 수직개시신호(STV)를 게이트 구동부(110)로 공급한다. 수직개시배선(133)은 게이트 구동부(110)의 첫 번째 스테이지(SRC1)와 전기적으로 연결된다. 수직개시배선(133)은 개시패드(123)로부터 공급되는 수직개시신호(STV)를 게이트 구동부(110)의 첫 번째 스테이지(SRC1)로 전달한다. 한편, 도 1에 도시하지 않았지만, 수직개시배선(133)은 게이트 구동부(110)의 마지막 스테이지(미도시)까지 연장되어 마지막 스테이지에 수직개시신호(STV)를 전달할 수도 있다.
주변 영역(PA)에는 제1 및 제2보상부(151, 152)가 배치된다.
제1보상부(151)는 제1클럭패드(121)와 게이트 구동부(110) 사이에 배치된다. 즉, 제1클럭패드(121)는 제1보상부(151)를 경유하여 게이트 구동부(110)와 전기적으로 연결된다. 제1보상부(151)는 제1클럭배선(131a)를 통해 제1클럭패드(121)에 연결되며, 제1클럭배선(131a)을 통해 제1클럭패드(121)로부터 출력된 제1클럭신호(CK)를 수신한다. 제1보상부(151)는 제2클럭배선(131b)를 통해 게이트 구동부(110)의 홀수 번째 스테이지들에 연결되며, 게이트 구동부(110)의 홀수 번째 스테이지들로 제1클럭신호(CK)를 공급한다.
제1클럭신호(CK)는 제1클럭배선(131a)의 배선 저항으로 인해 RC 지연이 발생한 상태로 제1보상부(151)로 입력된다. 제1보상부(151)는 버퍼 회로(도 2의 도면부호 1 참고)를 포함하며, 버퍼 회로를 이용하여 제1클럭배선(131a)을 통해 전달받은 제1클럭신호(CK)로부터 RC 지연을 보상한 뒤 게이트 구동부(110)의 홀수 번째 스테이지들로 공급한다.
제2보상부(152)는 제2클럭패드(122)와 게이트 구동부(110) 사이에 배치된다. 즉, 제2클럭패드(122)는 제2보상부(152)를 경유하여 게이트 구동부(110)와 전기적으로 연결된다. 제2보상부(152)는 제3클럭배선(132a)를 통해 제2클럭패드(122)에 연결되며, 제3클럭배선(132a)을 통해 제2클럭패드(122)로부터 출력된 제2클럭신호(CKB)를 수신한다. 제2보상부(152)는 제4클럭배선(132b)를 통해 게이트 구동부(110)의 짝수 번째 스테이지들에 연결되며, 게이트 구동부(110)의 짝수 번째 스테이지들로 제2클럭신호(CKB)를 공급한다.
제2클럭신호(CKB)는 제3클럭배선(132a)의 배선 저항으로 인해 RC 지연이 발생한 상태로 제2보상부(152)로 입력된다. 제2보상부(152)는 버퍼 회로(도 2의 도면부호 1 참고)를 포함하며, 버퍼 회로를 이용하여 제3클럭배선(132a)을 통해 전달받은 제2클럭신호(CKB)로부터 RC 지연을 보상한 뒤 게이트 구동부(110)의 짝수 번째 스테이지들로 공급한다.
제1 및 제2보상부(151, 152)에 의해 RC 지연이 보상된 상태로 출력된 제1 및 제2클럭신호(CK, CKB)는 제2 및 제4클럭배선(131b, 132b)을 통과하면서 RC 지연이 발생할 수 있다. 제1 및 제2보상부(151, 152)에 의해 보상된 클럭신호(CK, CKB)가 제2 및 제4클럭배선(131b, 132b)에 의해 다시 RC 지연되는 것을 최소화하기 위해, 제2 및 제4클럭배선(131b, 132b)은 그 길이 또는 배선 저항이 제1 및 제3클럭배선(131a, 132a)보다 작게 형성될 수 있다. 또한, 제1 및 제2보상부(151, 152)는 제2 및 제4클럭배선(131b, 132b)의 길이를 최소화하기 위해 제1 및 제2클럭패드(121, 122)보다 게이트 구동부(110)의 입력단에 더 인접하게 배치될 수 있다.
한편 도 1에서는 RC 지연 보상을 위한 보상부가 각 클럭패드(121, 122) 당 하나만 배치되는 경우를 예로 들어 도시하였으나, 본 발명의 실시예는 이에 한정되지 않으며, 각 클럭패드(121, 122) 당 복수의 보상부가 배치될 수도 있다.
예를 들어, 게이트 구동부(110)를 구성하는 각 스테이지 별로 RC 지연 보상을 위한 보상부가 배치될 수 있다. 이 경우, 각 클럭패드(121, 122)와 게이트 구동부(110)의 각 스테이지 사이에 RC 지연 보상을 위한 보상부가 배치된다.
또한, 예를 들어, 게이트 구동부(110)를 구성하는 스테이지들을 복수의 그룹으로 그룹핑하고, 각 스테이지 그룹 별로 RC 지연 보상을 위한 보상부가 배치될 수도 있다. 이 경우, 각 클럭패드(121, 122)와 게이트 구동부(110) 사이에는 복수의 보상부가 배치되며, 각 보상부는 복수의 스테이지와 연결될 수 있다.
이하에서 본 발명의 일 실시 예에 따른 표시 패널에서 제1 및 제2보상부(151, 152)를 구성하는 버퍼 회로에 대해 도 2 및 도 3을 참고하여 설명한다.
도 2는 본 발명의 일 실시 예에 따른 버퍼 회로의 등가 회로도이고, 도 3은 도 2의 버퍼 회로의 개략적인 타이밍도이다.
도 2 및 도 3을 참고하면, 본 발명의 일 실시 예에 따른 버퍼 회로(1)는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8, T9) 및 커패시터(Cbuf)를 포함한다.
제1트랜지스터(T1)의 게이트 전극(G1)은 제1클럭배선(131a)/제3클럭배선(132a)에 연결되어 있다. 또한, 제1트랜지스터(T1)의 소스 전극(S1)은 제1전압(VGH)이 인가되는 제1전원배선(171)에 연결되고, 제1트랜지스터(T1)의 드레인 전극(D1)은 제1노드(Q)에 연결되어 있다. 제1전압(VGH)은 게이트 온 전압으로, 하이 레벨의 전압이다. 제1트랜지스터(T1)는 제1클럭배선(131a)/제3클럭배선(132a)을 통해 입력되는 클럭신호(CK/CKB)에 따라 턴 온되어 제1전압(VGH)을 제1노드(Q)로 전달한다.
제2 및 제3트랜지스터(T2, T3)는 제1노드(Q)와 제2전압(VVSS)이 인가되는 제2전원배선(172) 사이에 다이오드 연결된다. 즉, 제2트랜지스터(T2)의 소스 전극(S2)은 제1노드(Q)에 연결되어 있고, 제2트랜지스터(T2)의 드레인 전극(D2)은 제3트랜지스터(T3)의 소스 전극(S3)에 연결되어 있다. 또한, 제2트랜지스터(T2) 및 제3트랜지스터(T3)의 게이트 전극(G2, G3)은 제3트랜지스터(T3)의 드레인 전극(D3)과 함께 제2전압(VVSS)이 인가되는 제2전원배선(172)에 연결되어 있다. 여기서, 제2전압(VVSS)은 기저전압으로, 게이트 오프 전압과 동일한 로우 레벨의 전압일 수 있다. 제2 및 제3트랜지스터(T2, T3)는 제1노드(Q)와 제2전원배선(172) 사이에 다이오드 연결되어, 제1트랜지스터(T1)가 턴 오프 시 제2전압(VVSS)에서 제2 및 제3트랜지스터(T2, T3)의 문턱전압만큼 증가된 전압을 제1노드(Q)에 인가한다.
제4트랜지스터(T4)의 게이트 전극(G4)은 제1노드(Q)에 연결되어 있고, 제4트랜지스터(T4)의 소스 전극(S4)은 제1전원배선(171)에 연결되어 있다. 또한, 제4트랜지스터(T4)의 드레인 전극(D4)은 제2노드(QB)에 연결되어 있다. 제4트랜지스터(T4)는 제1노드(Q)에서의 전압에 따라 턴 온되어 제1전압(VGH)을 제2노드(QB)로 전달한다.
제5트랜지스터(T5)의 게이트 전극(G5)은 제1클럭배선(131a)/제3클럭배선(132a)에 연결되어 있다. 또한, 제5트랜지스터(T5)의 소스 전극(S5)은 제1노드(Q)에 연결되어 있고, 제5트랜지스터(T5)의 드레인 전극(D5)은 제2전원배선(172)에 연결되어 있다. 제5트랜지스터(T4)는 제1클럭배선(131a)/제3클럭배선(132a)을 통해 전달 받은 클럭신호(CK/CKB)에 따라 턴 온되어 제2전압(VVSS)을 제2노드(QB)로 전달한다.
제6트랜지스터(T6)의 게이트 전극(G6)은 제2노드(QB)에 연결되어 있고, 제6트랜지스터(T6)의 소스 전극(S6)은 제1전원배선(171)에 연결되어 있다. 또한, 제6트랜지스터(T6)의 드레인 전극(D6)은 제3노드(P)에 연결되어 있다. 제6트랜지스터(T6)는 제2노드(QB)에서의 전압에 따라 턴 온되어 제1전압(VGH)을 제3노드(P)로 전달한다.
제7트랜지스터(T7)의 게이트 전극(G7)은 제1노드(Q)에 연결되어 있고, 제7트랜지스터(T7)의 소스 전극(S7)은 제2노드(QB)에 연결되어 있다. 또한, 제7트랜지스터(T7)의 드레인 전극(D7)은 제2전원배선(172)에 연결되어 있다. 제7트랜지스터(T4)는 제1노드(Q)에서의 전압에 따라 턴 온되어 제2전압(VVSS)을 제3노드(P)로 전달한다.
제8트랜지스터(T8)의 게이트 전극(G8)은 제3노드(P)에 연결되어 있고, 제8트랜지스터(T8)의 소스 전극(S8)은 제1전원배선(171)에 연결되어 있다. 또한, 제6트랜지스터(T8)의 드레인 전극(D8)은 출력노드(OUT)에 연결되어 있고, 출력노드(OUT)는 제2클럭배선(131b)/제4클럭배선(132b)에 연결되어 있다. 제8트랜지스터(T8)는 제3노드(P)에서의 전압에 따라 턴 온되어 제1전압(VGH)을 제2클럭배선(131b)/제4클럭배선(132b)으로 전달한다.
제9트랜지스터(T9)의 게이트 전극(G9)은 제2노드(QB)에 연결되어 있고, 제9트랜지스터(T9)의 소스 전극(S9)은 출력노드(OUT)에 연결되어 있다. 또한, 제9트랜지스터(T9)의 드레인 전극(D9)은 제3전압(VGL)이 공급되는 제3전원배선(173)에 연결되어 있다. 제3전압(VGL)은 게이트 오프 전압으로, 클럭신호(CK, CKB)의 로우 레벨 전압에 대응한다. 또한, 제3전압(VGL)은 제2전압(VVSS)과 동일한 레벨의 전압일 수 있다. 제9트랜지스터(T9)는 제2노드(QB)에서의 전압에 따라 턴 온되어 제3전압(VGL)을 제2클럭배선(131b)/제4클럭배선(132b)으로 전달한다.
제1클럭배선(131a)/제3클럭배선(132a)을 통해 로우 레벨의 클럭신호(CK/CKB)가 인가되면, 제1트랜지스터(T1)와 제5트랜지스터(T5)가 턴 온된다. 이에 따라, 제1노드(Q)에는 제1전압(VGH)이 인가되고, 제2노드(QB)에는 제2전압(VVSS)이 인가된다. 제2노드(QB)에 제2전압(VVSS)이 인가됨에 따라, 제6트랜지스터(T6)와 제9트랜지스터(T9)가 턴 온되고, 제6트랜지스터(T6)의 턴 온으로 제8트랜지스터(T8)가 턴 오프되어, 출력노드(OUT)에는 제3전압(VGL)이 인가된다.
제1클럭배선(131a)/제3클럭배선(132a)을 통해 하이 레벨의 클럭신호(CK/CKB)가 인가되면, 제1트랜지스터(T1)와 제5트랜지스터(T5)는 턴 오프된다. 이에 따라, 제1노드(Q)에는 제2전압(VVSS)에서 제2 및 제3트랜지스터(T2, T3)의 문턱전압만큼 증가된 전압이 인가되고, 제1노드(Q)에 인가된 로우 레벨의 전압에 의해 제4트랜지스터(T4)와 제7트랜지스터(T7)가 턴 온 된다. 제4트랜지스터(T4)와 제7트랜지스터(T7)가 턴 온됨에 따라, 제2노드(QB)에는 제1전압(VGH)이 인가되어 제6트랜지스터(T6) 및 제9트랜지스터(T9)가 턴 오프되고, 제8트랜지스터(T8)가 턴 온되어, 출력노드(OUT)에는 제1전압(VGH)이 인가된다.
한편, 제1클럭배선(131a)/제3클럭배선(132a)을 통해 로우 레벨의 클럭신호(CK/CKB)가 인가되는 동안 제9트랜지스터(T9)가 턴 온 상태를 유지하기 위해서는, 제9트랜지스터(T9)의 게이트 전극(D9)과 소스 전극(S9) 사이의 전압차가 문턴전압 이상을 유지해야 한다.
이를 위해, 제9트랜지스터(T9)의 게이트 전극(D9)과 소스 전극(S9) 사이에 커패시터(Cbuf)가 배치된다. 커패시터(Cbuf)는 일단(Cbuf1)이 제9트랜지스터(T9)의 게이트 전극(G9)에 연결되고, 타단(Cbuf2)이 제9트랜지스터(T9)의 소스 전극(S9)에 연결되어 있다. 커패시터(Cbuf)는 제9트랜지스터(T9)가 턴 온된 상태에서 제9트랜지스터(T9)의 게이트 전극(D9)과 소스 전극(S9) 사이의 전압을 트랜지스터(T9)의 문턱전압 이상으로 유지하는 기능을 수행한다. 즉, 커패시터(Cbuf)는 도 3에 도시된 바와 같이, 제2노드(QB)에 로우 레벨의 전압이 인가되어 제9트랜지스터(T9)가 턴 온되면, 제9트랜지스터(T9)의 게이트 전극(D9) 즉, 제2노드(QB)에 제3전압(VGL)보다 낮은 전압을 인가한다.
한편, 도 2에서는 9개의 P채널 트랜지스터와 1개의 커패시터를 포함하는 버퍼 회로를 도시하고 있으나, 본 발명은 이에 한정되는 것은 아니다. 제1 및 제2보상부(151, 152)에 포함된 버퍼 회로를 구성하는 트랜지스터의 수와 종류, 그리고 커패시터의 수는 다양하게 변형 가능하다.
예를 들어, 제1 및 제2보상부(151, 152)를 구성하는 버퍼 회로는 도 4에 도시된 바와 같이 커패시터(Cbuf)가 생략된 상태로 구현될 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 버퍼 회로의 등가 회로도로서, 커패시터(Cbuf)가 생략된 버퍼 회로를 나타낸다. 한편, 도 4에 도시된 버퍼 회로의 동작은, 전술한 도 2에 도시된 버퍼 회로의 동작과 유사하다. 따라서, 아래에서는 중복되는 설명을 피하기 위해 도 2의 버퍼 회로와 동일하거나 유사한 동작에 대해서는 설명을 생략하거나 간략하게 설명한다.
도 4를 참고하면, 제1클럭배선(131a)/제3클럭배선(132a)을 통해 로우 레벨의 클럭신호(CK/CKB)가 인가되면, 제1트랜지스터(T1)와 제5트랜지스터(T5)가 턴 온되어 제1노드(Q)와 제2노드(QB)에는 각각 제1전압(VGH)과 제2전압(VVSS)이 인가된다. 또한, 제2노드(QB)에 제2전압(VVSS)이 인가됨에 따라, 제6트랜지스터(T6)와 제9트랜지스터(T9)가 턴 온되어, 출력노드(OUT)에는 제3전압(VGL)이 인가된다.
한편, 도 4에서 제3, 제5 및 제7트랜지스터(T3, T5, T7)의 드레인 전극(D3, D5, D7)으로 공급되는 제2전압은, 도 2의 버퍼 회로에서와 달리 제3전압(VGL) 즉, 게이트 오프 전압보다 제9트랜지스터(T9)의 문턱전압 이상 낮은 레벨로 공급된다. 이에 따라, 제9커패시터(T9)의 게이트-소스 전극(G9-S9) 즉, 제2노드(QB)와 출력노드(OUT) 사이에 커패시터가 생략되더라도, 제9트랜지스터(T9)의 게이트 전극(G9)으로 제3전압(VGL)보다 낮은 전압을 공급하는 것이 가능하다. 즉, 제9트랜지스터(T9)가 턴 온 되어 제9트랜지스터(T9)의 소스 전극(S9)에 제3전압(VGL)이 인가되더라도, 제9트랜지스터(T9)의 게이트 전극(G9)으로 제3전압(VGL)보다 낮은 제2전압(VVSS)이 인가되어, 제9트랜지스터(T9)는 턴 온 상태를 유지할 수 있다.
한편, 버퍼 회로(1)에 제3전압(VGL)보다 낮은 제2전압(VVSS)을 인가하기 위해서는, 도 5에 도시된 바와 같이, 표시 패널의 주변 영역(PA)에 외부로부터 제2전압(VVSS)을 수신하기 위한 전원패드(162)와 제2전압(VVSS)을 제1 및 제2보상부(151, 152)로 공급하기 위한 제2전원배선(172)이 추가로 배치된다.
전술한 바에 따르면, 본 발명의 실시 예에 따른 표시 패널은 입력 패드와 게이트 구동부 사이에 버퍼 회로를 배치함으로써, 게이트 구동부로 전달되는 게이트 구동신호의 배선 저항에 의한 RC 지연을 최소화하는 것이 가능하다. 특히, 클럭신호의 경우, 입력 패드로부터 게이트 구동부로 전달되는 동안 발생하는 RC 지연이 버퍼 회로에 의해 보상되어, 각 회소에서의 스캔 시간 마진(scan time margin)을 극대화하는 것이 가능하다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (11)

  1. 복수의 화소,
    상기 복수의 화소로 게이트 신호를 공급하는 게이트 구동부,
    외부로부터 클럭신호를 수신하는 클럭패드, 그리고
    상기 클럭패드와 상기 게이트 구동부 사이에 연결되며, 상기 클럭패드를 통해 수신되는 상기 클럭신호로부터 RC 지연을 보상하고, RC 지연이 보상된 상기 클럭신호를 상기 게이트 구동부로 공급하는 버퍼 회로
    를 포함하는 표시 패널.
  2. 제1항에 있어서,
    상기 버퍼 회로와 상기 게이트 구동부를 연결하는 배선은, 상기 클럭패드와 상기 버퍼 회로를 연결하는 배선보다 배선 저항이 작은 표시 패널.
  3. 제1항에 있어서,
    상기 버퍼 회로와 상기 게이트 구동부를 연결하는 배선은, 상기 버퍼 회로와 상기 클럭패드를 연결하는 배선보다 길이가 짧은 표시 패널.
  4. 제1항에 있어서,
    상기 버퍼 회로는 상기 클럭패드보다 상기 게이트 구동부의 입력단에 인접하게 배치되는 표시 패널.
  5. 제1항에 있어서,
    상기 게이트 구동부는 상기 게이트 신호를 출력하는 복수의 스테이지를 포함하며,
    상기 버퍼 회로는 상기 복수의 스테이지 중 적어도 일부로 상기 RC 지연이 보상된 클럭신호를 공급하는 표시 패널.
  6. 제5항에 있어서,
    상기 게이트 구동부에 포함된 각 스테이지와 상기 클럭패드 사이에는 상기 버퍼 회로가 각각 배치되는 표시 패널.
  7. 제1항에 있어서,
    상기 버퍼 회로는,
    제1전압을 공급하는 제1전원배선과 제1노드 사이에 연결되며, 상기 클럭패드로부터 입력되는 상기 클럭신호에 따라서 상기 제1노드로 상기 제1전압을 인가하는 제1트랜지스터,
    상기 제1노드와 제2전압을 공급하는 제2전원배선 사이에 다이오드 연결되며, 상기 제1노드에 상기 제2전압보다 소정 전압만큼 증가한 전압을 인가하는 제2 및 제3트랜지스터,
    상기 제1전원배선과 제2노드 사이에 연결되며, 상기 제1노드에 인가되는 전압에 따라서 상기 제2노드로 상기 제1전압을 인가하는 제4트랜지스터,
    상기 제2노드와 상기 제2전원배선 사이에 연결되며, 상기 클럭신호에 따라서 상기 제2노드로 상기 제2전압을 인가하는 제5트랜지스터,
    상기 제1전원배선과 제3노드 사이에 연결되며, 상기 제2노드에 인가되는 전압에 따라서 상기 제3노드로 상기 제1전압을 인가하는 제6트랜지스터,
    상기 제3노드와 상기 제2전원배선 사이에 연결되며, 상기 제1노드에 인가되는 전압에 따라서 상기 제3노드로 상기 제2전압을 인가하는 제7트랜지스터,
    상기 제1전원배선과 상기 게이트 구동부에 연결된 제4노드 사이에 연결되며, 상기 제3노드에 인가되는 전압에 따라서 상기 제4노드로 상기 제1전압을 인가하는 제8트랜지스터, 그리고
    상기 제4노드와 제3전압을 공급하는 제3전원배선 사이에 연결되며, 상기 제2노드에 인가되는 전압에 따라서 상기 제4노드로 상기 제3전압을 인가하는 제9트랜지스터를 포함하는 표시 패널.
  8. 제7항에 있어서,
    상기 버퍼 회로는,
    상기 제2노드와 상기 제4노드 사이에 연결되는 커패시터를 더 포함하는 표시 패널.
  9. 제8항에 있어서,
    상기 제2전압은 상기 제3전압과 동일한 레벨의 전압인 표시 패널.
  10. 제9항에 있어서,
    상기 제2전압은 상기 제3전압보다 상기 제9트랜지스터의 문턱전압만큼 낮은 레벨의 전압인 표시 패널.
  11. 제10항에 있어서,
    외부로부터 상기 제2전압을 수신하는 전원패드를 더 포함하는 표시 패널.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105448264B (zh) * 2016-01-04 2018-09-18 京东方科技集团股份有限公司 Goa电路的驱动方法、装置、时序控制器、显示设备
TWI642305B (zh) * 2017-05-10 2018-11-21 友達光電股份有限公司 顯示面板
KR102495057B1 (ko) * 2017-12-27 2023-02-03 삼성디스플레이 주식회사 표시 장치
CN109166502B (zh) * 2018-09-12 2020-10-16 惠科股份有限公司 一种检测方法和显示面板
US11024246B2 (en) * 2018-11-09 2021-06-01 Sakai Display Products Corporation Display apparatus and method for driving display panel with scanning line clock signal or scanning line signal correcting unit
CN110675821B (zh) * 2019-09-30 2020-11-27 上海天马有机发光显示技术有限公司 显示面板、显示装置和显示面板的驱动方法
CN110706656B (zh) * 2019-10-21 2021-02-02 京东方科技集团股份有限公司 一种移位寄存器、其驱动方法、驱动电路及显示装置
WO2022046148A1 (en) * 2020-08-24 2022-03-03 Google Llc Display clock signaling with reduced power consumption
CN112419994B (zh) * 2020-11-30 2022-07-12 厦门天马微电子有限公司 显示面板和显示装置
KR20240090033A (ko) 2022-12-12 2024-06-21 삼성디스플레이 주식회사 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060134730A (ko) * 2005-06-23 2006-12-28 삼성전자주식회사 어레이 기판 및 이를 구비한 표시 장치
KR20080070400A (ko) * 2007-01-26 2008-07-30 삼성전자주식회사 표시 장치
KR20100064150A (ko) * 2008-12-04 2010-06-14 주식회사 하이닉스반도체 정전기 방전 회로
KR100977218B1 (ko) * 2003-10-20 2010-08-23 엘지디스플레이 주식회사 라인 온 글래스형 액정 표시 장치 및 그 구동방법
KR20140124607A (ko) * 2013-04-17 2014-10-27 삼성디스플레이 주식회사 주사 구동부 및 이를 포함하는 유기전계발광 표시장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050077573A (ko) 2004-01-28 2005-08-03 삼성전자주식회사 액정 표시 장치
KR101030694B1 (ko) 2004-02-19 2011-04-26 삼성전자주식회사 액정표시패널 및 이를 갖는 액정표시장치
KR20080068420A (ko) 2007-01-19 2008-07-23 삼성전자주식회사 표시 장치 및 이의 구동 방법
KR101361956B1 (ko) * 2009-12-03 2014-02-12 엘지디스플레이 주식회사 액정표시장치
KR102070660B1 (ko) 2012-04-20 2020-01-30 삼성디스플레이 주식회사 표시 패널 및 이를 포함하는 표시 장치
KR101977248B1 (ko) * 2012-11-13 2019-08-28 엘지디스플레이 주식회사 표시장치와 그의 데이터 충전편차 보상방법
KR102061875B1 (ko) * 2013-08-28 2020-01-02 엘지디스플레이 주식회사 액정표시장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100977218B1 (ko) * 2003-10-20 2010-08-23 엘지디스플레이 주식회사 라인 온 글래스형 액정 표시 장치 및 그 구동방법
KR20060134730A (ko) * 2005-06-23 2006-12-28 삼성전자주식회사 어레이 기판 및 이를 구비한 표시 장치
KR20080070400A (ko) * 2007-01-26 2008-07-30 삼성전자주식회사 표시 장치
KR20100064150A (ko) * 2008-12-04 2010-06-14 주식회사 하이닉스반도체 정전기 방전 회로
KR20140124607A (ko) * 2013-04-17 2014-10-27 삼성디스플레이 주식회사 주사 구동부 및 이를 포함하는 유기전계발광 표시장치

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